CN104901699A - 一种cmos主从式采样保持电路 - Google Patents

Abstract

本发明提供一种CMOS主从式采样保持电路，包括输入缓冲放大器，接收和缓冲外部输入的模拟信号，并驱动主采样保持电路；主采样保持电路，采样保持输入缓冲放大器的输出信号，并输出第一采样信号；级间缓冲放大器，接收和缓冲第一采样信号，并驱动从采样保持电路；从采样保持电路，采样保持级间缓冲放大器的输出信号，并输出第二采样信号；时钟电路，接收外部时钟信号，产生一对非交叠的第一内部时钟信号和第二内部时钟信号，第一内部时钟信号用于给主采样保持电路提供时钟信号，第二内部时钟信号用于给从采样保持电路提供时钟信号。本发明中非交叠的第一和第二内部时钟信号分别给主从保持采样电路提供时钟信号，能够在整个时钟周期内保持信号不变。

Description

一种CMOS主从式采样保持电路

技术领域

本发明属于模拟/混合信号集成电路领域，具体涉及一种CMOS主从式采样保持电路。

背景技术

CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)工艺由于极高的集成度和极低的加工价格，普遍用于模拟和混合信号集成电路设计。CMOS采样保持电路广泛应用于模数转换器前端，它能采样模拟信号瞬时值并将其保持一段时间。在这段时间里，模数转换器将处理一个不变的信号，这大大提高了模数转换器的精度和准确性。

图1为现有技术中用于模数转换器前端的CMOS单级采样保持电路，包括一NMOS晶体管Ns，一采样电容Cd，NMOS晶体管Ns用作采样开关，其栅极连接时钟信号CLK，源极连接模拟信号SIN，漏极连接采样电容Cd上极板并输出信号SOUT，采样电容Cd下极板接地。图1中CMOS单级采样保持电路的工作原理如下：

请参考图2，当时钟信号CLK为高电平时，NMOS晶体管Ns开启，连接采样电容Cd的上极板SOUT到模拟信号SIN，采样电容Cd的上极板SOUT跟随模拟信号SIN。当时钟信号CLK为低电平时，NMOS晶体管Ns截止，断开采样电容Cd的上极板SOUT与模拟信号SIN间的电连接。由于采样电容Cd具有电荷保持能力，采样电容Cd的上极板将采样并保持时钟下降沿处的模拟信号瞬时值。

但是，本发明的发明人经过研究发现，现有技术的CMOS单级采样保持电路，只能在半个时钟周期内保持信号不变，并且还受到电荷注入、非线型导通电阻等非理想效应影响，因而已经不能满足现在高速高精度模数转换器需要。

发明内容

针对现有技术的CMOS单级采样保持电路，只能在半个时钟周期内保持信号不变的技术问题，本发明提供一种新型的CMOS主从式采样保持电路。

为了实现上述目的，本发明采用如下技术方案：

一种CMOS主从式采样保持电路，包括：

输入缓冲放大器，适于接收和缓冲外部输入的模拟信号，并驱动主采样保持电路；

主采样保持电路，适于采样保持输入缓冲放大器的输出信号，并输出第一采样信号；

级间缓冲放大器，适于接收和缓冲第一采样信号，并驱动从采样保持电路；

从采样保持电路，适于采样保持级间缓冲放大器的输出信号，并输出第二采样信号，且第二采样信号为所述CMOS主从式采样保持电路的最终输出信号；

时钟电路，适于接收外部时钟信号，产生第一内部时钟信号和第二内部时钟信号，所述第一内部时钟信号和第二内部时钟信号为一对非交叠的时钟信号，且第一内部时钟信号用于给主采样保持电路提供时钟信号，第二内部时钟信号用于给从采样保持电路提供时钟信号。

本发明提供的CMOS主从式采样保持电路中，时钟电路产生一对非交叠的第一内部时钟信号和第二内部时钟信号，第一内部时钟信号用于给主采样保持电路提供时钟信号，第二内部时钟信号用于给从采样保持电路提供时钟信号，因而主采样保持电路和从保持采样电路共两级保持电路能够在整个时钟周期内保持信号不变；同时，还包括一个输入缓冲放大器用于接收和缓冲外部输入的模拟信号，一个级间缓冲放大器被插入到两级采样保持电路之间，用于隔离主采样保持电路和从采样保持电路的采样电容，防止电荷分享效应发生。本发明应用于模数转换器前端，能大大提高模数转换器性能。

进一步，所述输入缓冲放大器采用单端电路形式，包括第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管为工作晶体管，其栅极接收外部输入的模拟信号，源极输出缓冲后的模拟信号，漏极连接电源VCC；所述第二NMOS晶体管为偏置晶体管，其漏极连接第一NMOS晶体管的源极，为第一NMOS晶体管提供偏置电流，源极接地，栅极连接第一偏置电压。

进一步，所述主采样保持电路和从采样保持电路均采用单端电路形式并具有相同的电路结构，包括采样开关和采样电容，所述采样电容的下极板接地，上极板连接采样开关的一端，采样开关的另一端连接输入信号，采样开关的控制端与内部时钟信号连接，且所述采样电容上极板信号作为主从采样保持电路的输出采样信号。

进一步，所述采样开关为自举开关，包括第一反相器、第二反相器、第三反相器、第四反相器、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、电容器和主开关晶体管；所述主开关晶体管的源极连接输入信号，漏极连接所述采样电容的上极板，栅极同时连接第六NMOS晶体管、第七NMOS晶体管和第三PMOS晶体管的栅极，第一反相器的输入端连接内部时钟信号，输出端与第二反相器和第三反相器的输入端连接，第二反相器的输出端连接第三NMOS晶体管的源极,第三反相器的输出端连接第四反相器的输入端、第二PMOS晶体管和第五NMOS晶体管的栅极，第四反相器的输出端连接第四NMOS晶体管的栅极，第一反相器、第二反相器、第三反相器和第四反相器为CMOS静态逻辑门电路，由电源VCC供电，第三NMOS晶体管的栅极接电源VCC，漏极连接主开关晶体管的栅极和第一PMOS晶体管的漏极，第一PMOS晶体管的栅极连接第二PMOS晶体管、第五NMOS晶体管和第七NMOS晶体管的漏极，电容器的上极板连接第一PMOS晶体管的源极和第三PMOS晶体管的漏极，第三PMOS晶体管的源极连接电源VCC，电容器的下极板连接第五NMOS晶体管和第七NMOS晶体管的源极以及第四NMOS晶体管和第六NMOS晶体管的漏极，第四NMOS晶体管的源极接地，第六NMOS晶体管的源极与主开关晶体管的源极连接。

进一步，所述级间缓冲放大器采用单端电路形式，包括第八NMOS晶体管、第九NMOS晶体管、第一电阻器和第二电阻器，所述第八NMOS晶体管为工作晶体管，其栅极与主采样保持电路输出的第一采样信号连接，漏极输出缓冲后的第一采样信号，源极连接第一电阻器的一端，第一电阻器的另一端接地；所述第九NMOS晶体管为负载晶体管，其栅极连接第二偏置电压，漏极连接电源VCC，源极连接第二电阻器的一端，第二电阻器的另一端与第八NMOS晶体管的漏极连接。

进一步，所述第八NMOS晶体管和第九NMOS晶体管的跨导相等，且所述第一电阻器和第二电阻器的阻值相等。

进一步，所述时钟电路包括第一与非门、第二与非门、第五反相器、第六反相器、第七反相器和数字缓冲器，所述第五反相器和数字缓冲器的输入端接收外部时钟信号，第五反相器的输出端与第一与非门的第一输入端连接，数字缓冲器的输出端与第二与非门的第一输入端连接，第一与非门的输出端与第六反相器的输入端和第二与非门的第二输入端连接，第二与非门的输出端与第七反相器的输入端和第一与非门的第二输入端连接，第六反相器的输出端输出第一内部时钟信号，第七反相器的输出端输出第二内部时钟信号。

进一步，所述输入缓冲放大器采用差分电路形式，其包括两个单端电路形式，两个单端电路分别用于处理差分信号中的正相部分和反相部分，每个单端电路包括第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管为工作晶体管，其栅极接收外部输入的模拟信号，源极输出缓冲后的模拟信号，漏极连接电源VCC；所述第二NMOS晶体管为偏置晶体管，其漏极连接第一NMOS晶体管的源极，为第一NMOS晶体管提供偏置电流，源极接地，栅极连接第一偏置电压。

进一步，所述主采样保持电路和从采样保持电路均采用差分电路形式并具有相同的电路结构，其包括两个单端电路形式，两个单端电路分别用于处理差分信号中的正相部分和反相部分，每个单端电路包括采样开关和采样电容，所述采样电容的下极板接地，上极板连接采样开关的一端，采样开关的另一端连接输入信号，采样开关的控制端与内部时钟信号连接，且所述采样电容上极板信号作为主从采样保持电路的输出采样信号。

进一步，所述级间缓冲放大器采用差分电路形式，其包括两个单端电路形式和尾电流源，两个单端电路分别用于处理差分信号中的正相部分和反相部分，每个单端电路包括第八NMOS晶体管、第九NMOS晶体管、第一电阻器和第二电阻器，所述第八NMOS晶体管为工作晶体管，其栅极与主采样保持电路输出的第一采样信号连接，漏极输出缓冲后的第一采样信号，源极连接第一电阻器的一端，第一电阻器的另一端经尾电流源接地；所述第九NMOS晶体管为负载晶体管，其栅极连接第二偏置电压，漏极连接电源VCC，源极连接第二电阻器的一端，第二电阻器的另一端与第八NMOS晶体管的漏极连接。

附图说明

图1是现有技术提供的CMOS单级采样保持电路结构示意图。

图2是现有技术提供的CMOS单级采样保持电路时序示意图。

图3是本发明提供的CMOS主从式采样保持电路单端原理框图。

图4是本发明提供的CMOS主从式采样保持电路时序示意图。

图5是图3中输入缓冲放大器的实施线路图。

图6是图3中主从采样保持电路的实施线路图。

图7是图6中采样开关的实施线路图。

图8是图3中级间缓冲放大器的实施线路图。

图9是图3中时钟电路的实施线路图。

图10是图9所示时钟电路工作时序示意图。

图11是本发明提供的CMOS主从式采样保持电路差分原理框图。

图12是图11中输入缓冲放大器的实施线路图。

图13是图11中主从采样保持电路的实施线路图。

图14是图11中级间缓冲放大器的实施线路图。

图中，1、输入缓冲放大器；2、主采样保持电路；3、级间缓冲放大器；4、从采样保持电路；5、时钟电路。

具体实施方式

为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。

请参考图3所示，本发明提供一种CMOS主从式采样保持电路，包括：

输入缓冲放大器1，适于接收和缓冲外部输入的模拟信号Ain，并驱动主采样保持电路2；

主采样保持电路2，适于采样保持输入缓冲放大器1的输出信号BAin，并输出第一采样信号SS1；

级间缓冲放大器3，适于接收和缓冲第一采样信号SS1，并驱动从采样保持电路4；

从采样保持电路4，适于采样保持级间缓冲放大器3的输出信号BSS1，并输出第二采样信号SS2，且第二采样信号SS2为所述CMOS主从式采样保持电路的最终输出信号；

时钟电路5，适于接收外部时钟信号CK，产生第一内部时钟信号CKI1和第二内部时钟信号CKI2，所述第一内部时钟信号CKI1和第二内部时钟信号CKI2为一对非交叠的时钟信号，且第一内部时钟信号CKI1用于给主采样保持电路2提供时钟信号，第二内部时钟信号CKI2用于给从采样保持电路4提供时钟信号。

本发明提供的CMOS主从式采样保持电路中，时钟电路产生一对非交叠的第一内部时钟信号和第二内部时钟信号，第一内部时钟信号用于给主采样保持电路提供时钟信号，第二内部时钟信号用于给从采样保持电路提供时钟信号，因而主采样保持电路和从保持采样电路共两级保持电路能够在整个时钟周期内保持信号不变；同时，还包括一个输入缓冲放大器用于接收和缓冲外部输入的模拟信号，一个级间缓冲放大器被插入到两级采样保持电路之间，用于隔离主采样保持电路和从采样保持电路的采样电容，防止电荷分享效应发生。本发明应用于模数转换器前端，能大大提高模数转换器性能。

在本发明中，所述主采样保持电路2和从采样保持电路4在时钟信号驱动下周期性工作，每个工作周期分跟踪相和采样相两部分。在跟踪相，主采样保持电路2和从采样保持电路4的输出跟随其输入信号；在保持相，主采样保持电路2和从采样保持电路4的输出信号保持不变。当第一内部时钟信号CKI1为高电平时，主采样保持电路2处于跟踪相，当第一内部时钟信号CKI1为低电平时，主采样保持电路2处于保持相；当第二内部时钟信号CKI2为高电平时，从采样保持电路4处于跟踪相，当第二内部时钟信号CKI2为低电平时，从采样保持电路4处于保持相。由于第一内部时钟信号CKI1和第二内部时钟信号CKI2为一对非交叠的时钟信号，因而主跟踪保持电路2和从跟踪保持电路4不会同时处于跟踪相。

具体请参考图4，在开始时刻，第一内部时钟信号CKI1和第二内部时钟信号CKI2都为低电平，主采样保持电路2和从采样保持电路4都处于保持相。在某一时间t，第一内部时钟信号CKI1上升沿到来，其从低电平跳变到高电平，主采样保持电路2进入跟踪相，其输出的第一采样信号SS1跟随外部输入的模拟信号Ain；经过一个脉冲时间τp后，第一内部时钟信号CKI1下降沿到来，其从高电平跳变为低电平，主采样保持电路2采样并保持该时刻的外部输入的模拟信号Ain，之后主采样保持电路2进入保持相，其输出的第一采样信号SS1信号保持不变；再经过一个时钟非交叠时间，第二内部时钟信号CKI2上升沿到来，其从低电平跳变到高电平，从采样保持电路4进入跟踪相，其输出的第二采样信号SS2跟随第一采样信号SS1；经过一个脉冲时间τp后，第二内部时钟信号CKI2下降沿到来，其从高电平跳变为低电平，从采样保持电路4采样并保持该时刻的第一采样信号SS1后进入保持相，其输出的第二采样信号SS2保持不变。此后，在第一内部时钟信号CKI1和第二内部时钟信号CKI2的驱动下，主采样保持电路2和从采样保持电路4交叠地对信号进行采样和保持。并且从图4可以看出，从采样保持电路4输出的第二采样信号SS2在整个时钟周期内保持不变。

作为一种具体实施例，图3中的所有信号和模块都采用单端信号或者单端电路形式。

请参考图5，其示出了图3中输入缓冲放大器1采用单端电路形式实现的线路图，所述输入缓冲放大器1包括第一NMOS晶体管N1和第二NMOS晶体管N2，所述第一NMOS晶体管N1为工作晶体管，其栅极接收外部输入的模拟信号Ain，源极输出缓冲后的模拟信号BAin，漏极连接电源VCC；所述第二NMOS晶体管N2为偏置晶体管，其漏极连接第一NMOS晶体管N1的源极，为第一NMOS晶体管N1提供偏置电流，源极接地，栅极连接第一偏置电压BIAS1。该第一偏置电压BIAS1为一电压信号，可由芯片内的偏置信号产生电路产生，且改变该第一偏置电压BIAS1的大小，可以调节所述第二NMOS晶体管N2提供给第一NMOS晶体管N1的偏置电流大小。

请参考图6所示，所述主采样保持电路2和从采样保持电路4具有相同的电路结构，它们的单端电路实现形式包括采样开关SW和采样电容Cs，所述采样电容Cs的下极板接地，上极板连接采样开关SW的一端，采样开关SW的另一端连接输入信号VIN，采样开关SW的控制端与内部时钟信号CKI连接，且所述采样电容Cs上极板信号作为主从采样保持电路的输出采样信号SS。具体地，在所述主采样保持电路2中，所述采样开关SW的另一端连接的输入信号是BAin，采样开关SW的控制端与内部时钟信号CKI1连接，且所述采样电容Cs上极板信号作为主采样保持电路2的输出采样信号SS1；在所述从采样保持电路4中，所述采样开关SW的另一端连接的输入信号是BSS1，采样开关SW的控制端与内部时钟信号CKI2连接，且所述采样电容Cs上极板信号作为从采样保持电路4的输出采样信号SS2。具体工作过程中，当时钟信号CKI为高电平时，采样开关SW闭合，连接输入信号VIN与采样电容Cs的上极板SS，此时采样电容Cs上极板SS跟踪输入信号VIN；当时钟信号CKI为低电平时，采样开关SW断开，此时采样电容Cs的上极板SS信号保持不变。

作为具体实施例，请参考图7所示，所述采样开关SW为自举开关，包括第一反相器T1、第二反相器T2、第三反相器T3、第四反相器T4、第三NMOS晶体管N3、第四NMOS晶体管N4、第五NMOS晶体管N5、第六NMOS晶体管N6、第七NMOS晶体管N7、第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、电容器Ca和主开关晶体管N0；其中，所述主开关晶体管N0为自举开关的主要开关器件，其源极连接输入信号VIN，漏极连接所述采样电容Cs的上极板SS，栅极同时连接第六NMOS晶体管N6、第七NMOS晶体管N7和第三PMOS晶体管P3的栅极，第一反相器T1的输入端连接内部时钟信号CKI，输出端与第二反相器T2和第三反相器T3的输入端连接，第二反相器T2的输出端连接第三NMOS晶体管N3的源极,第三反相器T3的输出端连接第四反相器T4的输入端、第二PMOS晶体管P2和第五NMOS晶体管N5的栅极，第四反相器T4的输出端连接第四NMOS晶体管N4的栅极，第一反相器T1、第二反相器T2、第三反相器T2和第四反相器T4为CMOS静态逻辑门电路，由电源VCC供电，因此其输出高电平为电源电压VCC，输出低电平为地电平gnd，第三NMOS晶体管N3的栅极接电源VCC，漏极连接主开关晶体管N0的栅极和第一PMOS晶体管P1的漏极，第一PMOS晶体管P1的栅极连接第二PMOS晶体管P2、第五NMOS晶体管N5和第七NMOS晶体管N7的漏极，电容器Ca的上极板连接第一PMOS晶体管P1的源极和第三PMOS晶体管P3的漏极，第三PMOS晶体管P3的源极连接电源VCC，电容器Ca的下极板连接第五NMOS晶体管N5和第七NMOS晶体管N7的源极以及第四NMOS晶体管N4和第六NMOS晶体管N6的漏极，第四NMOS晶体管N4的源极接地，第六NMOS晶体管N6的源极与主开关晶体管N0的源极连接。所述自举开关的工作原理如下：

当时钟信号CKI为低电平时，第二反相器T2输出低电平，第三NMOS晶体管N3开启，主开关晶体管N0的栅极被拉低，主开关晶体管N0截止，断开其源极与栅极间的电学连接。由于图6中采样电容Cs的信号保持功能，位于主开关晶体管N0漏极的信号SS将被采样并保持；同时，第六NMOS晶体管N6的栅极电位被拉低，第六NMOS晶体管N6截止，断开电容器Ca下极板与输入信号VIN的电学连接；同时，第三PMOS晶体管P3的栅极电位被拉低，第三PMOS晶体管P3开启，把电容器Ca的上极板连接到电源VCC。第七NMOS晶体管N7的栅极被拉低，第七NMOS晶体管N7截止，部分断开(因为电容器Ca的下极板与第一PMOS晶体管P1的栅极通过N7和N5连接，N7截止只是部分断开，只有当N5也截止时才完全断开)第一PMOS晶体管P1的栅极与电容器Ca下极板间的电学连接。同时，第三反相器T3输出为低电平，第五NMOS晶体管N5的栅极为低电平，第五NMOS晶体管N5截止，进一步完全断开第一PMOS晶体管P1的栅极与电容器Ca下极板间的电学连接。同时，第二PMOS晶体管P2的栅极为低电平，第二PMOS晶体管P2开启，把第一PMOS晶体管P1的栅极连接到电源VCC，第一PMOS晶体管截止，断开电容器Ca上极板与主开关晶体管N0栅极间的电学连接。同时，第四反相器T4的输出为高电平，第四NMOS晶体管N4栅极为高电平，第四NMOS晶体管N4开启，把电容器Ca的下极板连接到地gnd。由此可见，电容器Ca的上极板通过第三PMOS晶体管P3连接到电源VCC，下极板通过第四NMOS晶体管N4连接到地，电源VCC对电容器Ca充电直至电容器两端的电压差达到电源电压VCC。

当时钟信号CKI为高电平时，第二反相器T2的输出为高电平，第三NMOS晶体管N3截止，断开其源极与漏极间的电学连接。第三反相器T3输出为高电平，第二PMOS晶体管P2截止，断开第一PMOS晶体管P1栅极与电源VCC的电学连接。同时，第五NMOS晶体管N5开启，把第一PMOS晶体管P1的栅极连接到电容器Ca的下极板。这样，电容器Ca上、下极板间的电压差VCC被加到第一PMOS晶体管P1的源、栅极间，第一PMOS晶体管P1开启，从而把电容器Ca的上极板连接到主开关晶体管N0的栅极。这样，电容器Ca上、下极板间的压差VCC被加到了第七NMOS晶体管N7的栅、源极间，第七NMOS晶体管N7开启，这样第一PMOS晶体管P1的栅极进一步被充分地连接到电容器Ca的下极板。同时，第四反相器T4的输出为低电平，第四NMOS晶体管N4截止，断开了电容器Ca下极板与地gnd的电学连接。同时，电容器Ca上、下极板的压差VCC被加到了第六NMOS晶体管的栅、源极之间，第六NMOS晶体管开启，从而把电容器Ca的下极板连接到主开关晶体管N0的源极。这时，电容器Ca上、下极板间的压差VCC被加到主开关晶体管N0的栅、源极间，主开关晶体管N0开启，从而连接输入信号VIN与输出信号SS。由于电容器Ca的信号保持功能，在输入信号VIN变化时，主开关晶体管N0的栅极与源极间始终保持VCC的压差。

根据半导体器件的物理知识，主开关晶体管N0的导通电阻为：

$R_{on}=\frac{1}{{\mathrm{\μ}}_n\×C_{ox}\×\frac{W}{L}\×(V_g-V_s-V_{th})}---\left(1\right)$

上式中μ_n为电子迁移率，C_ox为MOS晶体管单位面积栅电容，W和L分别为主开关晶体管N0的栅宽和栅长，V_g和V_s分别为主开关晶体管N0栅极和源极电位，V_th为MOS晶体管的阈值电压；因为

V_g-V_s＝VCC                (2)

把(2)式代入(1)式得到

$R_{on}=\frac{1}{{\mathrm{\μ}}_n\×C_{ox}\×\frac{W}{L}\×(VCC-V_{th})}---\left(3\right)$

由(3)式可知，主开关管晶体管N0的导通电阻不随输入信号VIN变化，这提高了主从式采样保持电路的线型性；具体由图7可知，主开关晶体管N0的源极电位V_s其实是输入信号VIN，而(3)式中消去了V_s，也就是说导通电阻R_on与输入信号VIN无关。所以，本发明采样开关SW采用专门设计的自举开关，极大地提高了采样开关SW的线型性。

作为具体实施例，请参考图8所示，所述级间缓冲放大器3采用单端电路形式，其包括第八NMOS晶体管N8、第九NMOS晶体管N9、第一电阻器R1和第二电阻器R2，所述第八NMOS晶体管N8为工作晶体管，其栅极与主采样保持电路2输出的第一采样信号SS1连接，漏极输出缓冲后的第一采样信号BSS1，源极连接第一电阻器R1的一端，第一电阻器R1的另一端接地；所述第九NMOS晶体管N9为负载晶体管，其栅极连接第二偏置电压BIAS2，漏极连接电源VCC，源极连接第二电阻器R2的一端，第二电阻器R2的另一端与第八NMOS晶体管N8的漏极连接。其中，所述第一电阻器R1作为退化电阻用于提高所述级间缓冲放大器3的线型性，所述第二偏置电压BIAS2为电压信号，可由芯片内偏置产生单元产生。整个级间缓冲放大器3的增益可表示为：

$G_{ain}=\frac{g_{m8}}{1+g_{m8}\×R_1}\×(R_2+\frac{1}{g_{m9}})---\left(4\right)$

上式中，g_m8和g_m9分别是第八NMOS晶体管N8和第九NMOS晶体管N9的跨导；作为一种具体实施方式，所述第八NMOS晶体管N8与第九NMOS晶体管N9具有相同的尺寸，即所述第八NMOS晶体管N8和第九NMOS晶体管N9的跨导相等，所以

g_m8＝g_m9                   (5)

且所述第一电阻器R1和第二电阻器R2的阻值相等，把(5)式代入(4)式，得到G_ain＝1，即所述级间缓冲放大器3的级间增益为1，因而它不会对第一采样信号SS1放大，缓冲后的第一采样信号BSS1只相对于第一采样信号SS1作信号平移，因此所述级间缓冲放大器3具有极好的线型性。

作为具体实施例，请参考图9所示，所述时钟电路5包括第一与非门NAND1、第二与非门NAND2、第五反相器T5、第六反相器T6、第七反相器T7和数字缓冲器B1，所述第五反相器T5和数字缓冲器B1的输入端接收外部时钟信号CK，第五反相器T5的输出端与第一与非门NAND1的第一输入端连接，数字缓冲器B1的输出端与第二与非门NAND2的第一输入端连接，第一与非门NAND1的输出端与第六反相器T6的输入端和第二与非门NAND2的第二输入端连接，第二与非门NAND2的输出端与第七反相器T7的输入端和第一与非门NAND1的第二输入端连接，第六反相器T6的输出端输出第一内部时钟信号CKI1，第七反相器T7的输出端输出第二内部时钟信号CKI2。在下面的原理说明中，为了说明的方便，假设所有数字门电路延迟都相等设为τ_gate。具体地，所述时钟电路5的工作原理如下：

请参考图10，假设在初始时刻，外部时钟信号CK为低电平(即地)，此时数字缓冲器B1的输出为低电平，第二与非门NAND2的输出为高电平；同时，第五反相器T5的输出为高电平，第一与非门NAND1的输出为低电平。当外部时钟信号CK的上升沿到来时，外部时钟信号CK从低电平变为高电平(即电源电压VCC)，经过一个门延迟时间τ_gate后第五反相器T5的输出从高电平变为低电平，再经过一个门延迟时间τ_gate后，第一与非门NAND1的输出从低电平变为高电平，再经过一个门延迟时间，第二与非门NAND2的输出从高电平变为低电平。再经过半个时钟周期，外部时钟信号CK的下降沿到来，外部时钟信号CK从高电平变为低电平，经过一个门延迟后，数字缓冲器B1的输出从高电平变为低电平，再经过一个门延迟后，第二与非门NAND2的输出从低电平变为高电平，再经过一个门延迟，第一与非门NAND1的输出从高电平变为低电变。由此可见，每当外部时钟信号CK的上升沿到来时，引起第一与非门NAND1的输出从低电平变为高电平，再经过一个门延迟后，引起第二与非门NAND2的输出从高电平变为低电平；每当外部时钟信号CK的下降沿到来时，引起第二与非门NAND2的输出从低电平变为高电平，再经过一个门延迟后，引起第一与非门NAND1的输出从高电平变为低电平。也就是说，第一与非门NAND1的输出与第二与非门NAND2的输出有一个门延迟时间的脉冲交叠时间；当经过第六反相器T6和第七反相器T7反相后，得到的第一内部时钟信号CKI1与第二内部时钟信号CKI2为非交叠时钟，非交叠时间为一个门延迟时间。

作为另一种具体实施例，本发明还可以采用差分电路形式实现，即图3中的部分信号和模块将采用差分信号和差分模块形式。为了便于说明，本发明将差分形式实现的原理框图重画，具体请参见图11所示。在本发明的差分实现形式中，所述输入缓冲放大器1、主采样保持电路2、级间缓冲放大器3和主采样保持电路4都采用差分电路。

作为具体实施例，请参考图12所示，所述输入缓冲放大器2采用差分电路形式，其包括两个图5所示的单端电路形式输入缓冲放大器，两个单端电路分别用于处理差分信号中的正相部分和反相部分，每个单端电路包括第一NMOS晶体管N1和第二NMOS晶体管N2，所述第一NMOS晶体管N1为工作晶体管，其栅极接收外部输入的模拟信号Ain+和Ain-，源极输出缓冲后的模拟信号Bain-和Bain+，漏极连接电源VCC；所述第二NMOS晶体管N2为偏置晶体管，其漏极连接第一NMOS晶体管N1的源极，为第一NMOS晶体管N1提供偏置电流，源极接地gnd，栅极连接第一偏置电压BIAS1。该第一偏置电压BIAS1为一电压信号，可由芯片内的偏置信号产生电路产生，且改变该第一偏置电压BIAS1的大小，可以调节所述第二NMOS晶体管N2提供给第一NMOS晶体管N1的偏置电流大小。

作为具体实施例，请参考图13所示，所述主采样保持电路2和从采样保持电路4均采用差分电路形式并具有相同的电路结构，其包括两个图6所示的单端电路形式采样保持电路，两个单端电路分别用于处理差分信号中的正相部分和反相部分，每个单端电路包括采样开关SW和采样电容Cs，所述采样电容Cs的下极板接地，上极板连接采样开关SW的一端，采样开关的另一端连接输入信号VIN+和VIN-，采样开关SW的控制端与内部时钟信号CKI连接，且所述采样电容Cs上极板信号SS+和SS-作为主从采样保持电路的输出采样信号。具体地，在所述主采样保持电路2中，所述采样开关SW的另一端连接的输入信号是Bain+和Bain-，采样开关SW的控制端与内部时钟信号CKI1连接，且所述采样电容Cs上极板信号作为主采样保持电路2的输出采样信号SS1+和SS1-；在所述从采样保持电路4中，所述采样开关SW的另一端连接的输入信号是BSS1+和BSS1-，采样开关SW的控制端与内部时钟信号CKI2连接，且所述采样电容Cs上极板信号作为从采样保持电路4的输出采样信号SS2+和SS2-。具体工作过程中，当时钟信号CKI为高电平时，采样开关SW闭合，连接输入信号VIN+和VIN-与采样电容Cs的上极板SS+和SS-，此时采样电容Cs上极板SS跟踪输入信号VIN+和VIN-；当时钟信号CKI为低电平时，采样开关SW断开，此时采样电容Cs的上极板SS信号保持不变。

作为具体实施例，请参考图14所示，所述级间缓冲放大器3采用差分电路形式，其包括两个图8所示的单端电路形式级间缓冲放大器和一尾电流源U1，两个单端电路分别用于处理差分信号中的正相部分和反相部分，每个单端电路包括第八NMOS晶体管N8、第九NMOS晶体管N9、第一电阻器R1和第二电阻器R2，所述第八NMOS晶体管N8为工作晶体管，其栅极与主采样保持电路2输出的第一采样信号SS1+和SS1-连接，漏极输出缓冲后的第一采样信号BSS1-和BSS1+，源极连接第一电阻器R1的一端，第一电阻器R1的另一端经尾电流源U1接地gnd；所述第九NMOS晶体管N9为负载晶体管，其栅极连接第二偏置电压BIAS2，漏极连接电源VCC，源极连接第二电阻器R2的一端，第二电阻器R2的另一端与第八NMOS晶体管N8的漏极连接。其中，所述第一电阻器R1作为退化电阻用于提高所述级间缓冲放大器3的线型性，所述第二偏置电压BIAS2为电压信号，可由芯片内偏置产生单元产生。图14所示差分形式的级间缓冲放大器单端等效电路与图8相同，所以其差分增益也为1。另外，图14所示差分形式的级间缓冲放大器的输出共模电平为：

$V_{com}={\mathrm{BIAS}}_2-\frac{1}{2}IR---\left(6\right)$

上式中，I为尾电流源U1所提供的电流，R为第二电阻器R2的阻值。由此可见，差分形式的级间缓冲放大器的输出共模由其偏置水平和器件参数值决定，与输入信号的共模水平无关。

本发明提供的一种CMOS主从式采样保持电路，包括主采样保持电路和从保持采样电路共两级采样保持电路，其能够在整个时钟周期内保持信号不变；所述输入缓冲放大器用于接收和缓冲模拟信号；所述级间缓冲放大器被插入到主从两级采样保持电路之间，用于隔离主采样保持电路和从采样保持电路的采样电容，防止电荷分享效应发生；本发明采样开关采用专门设计的自举开关，极大提高了采样开关的线型性。同时，本发明的差分实现形式能最大程度上降低MOS开关电荷注入效应对电路性能的影响；此外，差分实现形式能在主从式采样保持电路内部产生共模信号，该共模信号不受输入信号影响。将本发明提供的CMOS主从式采样保持电路应用于模数转换器前端，能大大提高模数转换器性能。

以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构，直接或间接运用在其他相关的技术领域，均同理在本发明的专利保护范围之内。

Claims (10)

1.一种CMOS主从式采样保持电路，其特征在于，包括：

输入缓冲放大器，适于接收和缓冲外部输入的模拟信号，并驱动主采样保持电路；

主采样保持电路，适于采样保持输入缓冲放大器的输出信号，并输出第一采样信号；

级间缓冲放大器，适于接收和缓冲第一采样信号，并驱动从采样保持电路；

从采样保持电路，适于采样保持级间缓冲放大器的输出信号，并输出第二采样信号，且第二采样信号为所述CMOS主从式采样保持电路的最终输出信号；

时钟电路，适于接收外部时钟信号，产生第一内部时钟信号和第二内部时钟信号，所述第一内部时钟信号和第二内部时钟信号为一对非交叠的时钟信号，且第一内部时钟信号用于给主采样保持电路提供时钟信号，第二内部时钟信号用于给从采样保持电路提供时钟信号。

2.根据权利要求1所述的CMOS主从式采样保持电路，其特征在于，所述输入缓冲放大器采用单端电路形式，包括第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管为工作晶体管，其栅极接收外部输入的模拟信号，源极输出缓冲后的模拟信号，漏极连接电源VCC；所述第二NMOS晶体管为偏置晶体管，其漏极连接第一NMOS晶体管的源极，为第一NMOS晶体管提供偏置电流，源极接地，栅极连接第一偏置电压。

3.根据权利要求1所述的CMOS主从式采样保持电路，其特征在于，所述主采样保持电路和从采样保持电路均采用单端电路形式并具有相同的电路结构，包括采样开关和采样电容，所述采样电容的下极板接地，上极板连接采样开关的一端，采样开关的另一端连接输入信号，采样开关的控制端与内部时钟信号连接，且所述采样电容上极板信号作为主从采样保持电路的输出采样信号。

4.根据权利要求3所述的CMOS主从式采样保持电路，其特征在于，所述采样开关为自举开关，包括第一反相器、第二反相器、第三反相器、第四反相器、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、电容器和主开关晶体管；所述主开关晶体管的源极连接输入信号，漏极连接所述采样电容的上极板，栅极同时连接第六NMOS晶体管、第七NMOS晶体管和第三PMOS晶体管的栅极，第一反相器的输入端连接内部时钟信号，输出端与第二反相器和第三反相器的输入端连接，第二反相器的输出端连接第三NMOS晶体管的源极,第三反相器的输出端连接第四反相器的输入端、第二PMOS晶体管和第五NMOS晶体管的栅极，第四反相器的输出端连接第四NMOS晶体管的栅极，第一反相器、第二反相器、第三反相器和第四反相器为CMOS静态逻辑门电路，由电源VCC供电，第三NMOS晶体管的栅极接电源VCC，漏极连接主开关晶体管的栅极和第一PMOS晶体管的漏极，第一PMOS晶体管的栅极连接第二PMOS晶体管、第五NMOS晶体管和第七NMOS晶体管的漏极，电容器的上极板连接第一PMOS晶体管的源极和第三PMOS晶体管的漏极，第三PMOS晶体管的源极连接电源VCC，电容器的下极板连接第五NMOS晶体管和第七NMOS晶体管的源极以及第四NMOS晶体管和第六NMOS晶体管的漏极，第四NMOS晶体管的源极接地，第六NMOS晶体管的源极与主开关晶体管的源极连接。

5.根据权利要求1所述的CMOS主从式采样保持电路，其特征在于，所述级间缓冲放大器采用单端电路形式，包括第八NMOS晶体管、第九NMOS晶体管、第一电阻器和第二电阻器，所述第八NMOS晶体管为工作晶体管，其栅极与主采样保持电路输出的第一采样信号连接，漏极输出缓冲后的第一采样信号，源极连接第一电阻器的一端，第一电阻器的另一端接地；所述第九NMOS晶体管为负载晶体管，其栅极连接第二偏置电压，漏极连接电源VCC，源极连接第二电阻器的一端，第二电阻器的另一端与第八NMOS晶体管的漏极连接。

6.根据权利要求5所述的CMOS主从式采样保持电路，其特征在于，所述第八NMOS晶体管和第九NMOS晶体管的跨导相等，且所述第一电阻器和第二电阻器的阻值相等。

7.根据权利要求1所述的CMOS主从式采样保持电路，其特征在于，所述时钟电路包括第一与非门、第二与非门、第五反相器、第六反相器、第七反相器和数字缓冲器，所述第五反相器和数字缓冲器的输入端接收外部时钟信号，第五反相器的输出端与第一与非门的第一输入端连接，数字缓冲器的输出端与第二与非门的第一输入端连接，第一与非门的输出端与第六反相器的输入端和第二与非门的第二输入端连接，第二与非门的输出端与第七反相器的输入端和第一与非门的第二输入端连接，第六反相器的输出端输出第一内部时钟信号，第七反相器的输出端输出第二内部时钟信号。

8.根据权利要求1所述的CMOS主从式采样保持电路，其特征在于，所述输入缓冲放大器采用差分电路形式，其包括两个单端电路形式，两个单端电路分别用于处理差分信号中的正相部分和反相部分，每个单端电路包括第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管为工作晶体管，其栅极接收外部输入的模拟信号，源极输出缓冲后的模拟信号，漏极连接电源VCC；所述第二NMOS晶体管为偏置晶体管，其漏极连接第一NMOS晶体管的源极，为第一NMOS晶体管提供偏置电流，源极接地，栅极连接第一偏置电压。

9.根据权利要求1所述的CMOS主从式采样保持电路，其特征在于，所述主采样保持电路和从采样保持电路均采用差分电路形式并具有相同的电路结构，其包括两个单端电路形式，两个单端电路分别用于处理差分信号中的正相部分和反相部分，每个单端电路包括采样开关和采样电容，所述采样电容的下极板接地，上极板连接采样开关的一端，采样开关的另一端连接输入信号，采样开关的控制端与内部时钟信号连接，且所述采样电容上极板信号作为主从采样保持电路的输出采样信号。

10.根据权利要求1所述的CMOS主从式采样保持电路，其特征在于，所述级间缓冲放大器采用差分电路形式，其包括两个单端电路形式和尾电流源，两个单端电路分别用于处理差分信号中的正相部分和反相部分，每个单端电路包括第八NMOS晶体管、第九NMOS晶体管、第一电阻器和第二电阻器，所述第八NMOS晶体管为工作晶体管，其栅极与主采样保持电路输出的第一采样信号连接，漏极输出缓冲后的第一采样信号，源极连接第一电阻器的一端，第一电阻器的另一端经尾电流源接地；所述第九NMOS晶体管为负载晶体管，其栅极连接第二偏置电压，漏极连接电源VCC，源极连接第二电阻器的一端，第二电阻器的另一端与第八NMOS晶体管的漏极连接。