CN1199358C - 主从式采样/保持电路和采用该电路的模数转换器 - Google Patents

Abstract

本发明提供了一种主从式采样/保持电路及采用该电路的模数转换器。主从式采样/保持电路由一个集总式主采样/保持电路，多个并行的第一级放大器、分布式从采样/保持电路和第二级放大器构成，分布式从采样/保持电路位于第一级放大器和第二级放大器之间，并与两级放大器共同组成信号预处理放大器。输入信号通过主采样/保持电路得到第一级被采样信号，经过第一级放大器被从采样/保持电路再次采样得第二级被采样信号，再经第二级放大器放大后被送入比较器阵列和输出编码器，得到转换后的二进制编码，完成模数转换。本发明能有效增大输入信号频率带宽和输入信号预处理放大器的工作频率范围，使用差分补偿放大器作为第一级放大器可提高采样精度。

Description

主从式采样/保持电路和采用该电路的模数转换器

技术领域：

本发明涉及一种集成电路领域中的信号采样/保持电路结构，以及采用该电路结构的模数转换器。

背景技术：

高性能模数转换器(ADC)两大主要发展方向是高速、中低精度ADC和低速、高精度ADC，而信号采样/保持电路是高性能ADC中不可缺少的部件。在CMOS数模混合电路中，高速、中低精度并行ADC在磁盘读写驱动电路、医用图象仪器、通讯设备、高清晰度电视(HDTV)等多种领域得到了广泛应用。目前在高速并行ADC中一般有两种基本结构：全并行(flash型)ADC和折叠插值ADC，分别采用一个集总式采样/保持电路和分布式采样/保持电路。这两种采样/保持电路均可以在一定程度上增大输入信号带宽、提高转换频率。但是受这两种ADC基本结构所限，通常只能采用其中一种采样/保持电路，否则会引起噪声干扰、带宽下降等诸多不良影响。

上述的集总式采样/保持电路和分布式采样/保持电路存在以下问题：1.由于CMOS工艺很难设计高速高增益的运算放大器，导致只能采用简单补偿的采样/保持电路，这使信号采样精度很低，通常难以超过6bit分辨率；2.在flash结构ADC中为防止比较器噪声串扰和放大输入信号，通常在前置的集总式采样/保持电路和比较器阵列之间插入一级或多级信号预放大器，而这造成比较器输入信号带宽受限，最终降低转换频率；3.折叠插值结构ADC内预处理电路的使用造成输入信号带宽下降，通过使用分布式采样/保持电路可以一定程度上改善预处理器的高频特性，但由于缺乏前置的集总式采样/保持电路，使得高频输入信号送入预处理器进行放大时缺乏足够稳定时间，导致分辨率下降。

发明内容：

本发明的目的是为了提供一种具有高频、高精度特性的主从式采样/保持电路结构。

本发明的又一目的是提供一种采用所述主从式采样/保持电路的模数转换器。

本发明的技术方案如下：

主从式采样/保持电路，其特征在于由一个集总式主采样/保持电路，多个并行的第一级放大器、分布式从采样/保持电路和第二级放大器构成，其中分布式从采样/保持电路位于第一级放大器和第二级放大器之间，并与两级放大器共同组成信号预处理放大器。具体连接关系如图1所示：集总式主采样/保持电路连接多个并行的第一级放大器，每个第一级放大器的输出接一个分布式从采样/保持电路，每个分布式从采样/保持电路的输出接第二级放大器的输入。输入信号通过集总式主采样/保持电路得到第一级被采样信号，第一级被采样信号经过第一级放大器被分布式从采样/保持电路进行再次采样得到第二级被采样信号，第二级被采样信号经过第二级放大器放大，然后被送入比较器阵列和输出编码器，最终得到转换后的二进制编码，完成整个模数转换过程。集总式采样/保持电路可以增加输入信号带宽。分布式从采样/保持电路可以改善信号预处理放大器的频率特性，以达到增加转换频率的目的。

所述主采样/保持电路中有两条完全相同的采样/保持电路，分别由M1、M3、M5和M2、M4、M6构成，且均为NMOS管；其中M1和M2尺寸相同，为两条采样/保持电路的实际开关管；M3和M4尺寸相同，均为M1、M2的1/2，为源漏短接的伪开关管；M5和M6尺寸相同，M5、M6的源漏与地短接，分别作为两个采样/保持电路的输入信号存储电容，相对于所述分布式从采样/保持电路的信号存储电容，其电容量较大；M1、M2和M3、M4分别由互补时钟Clk01、Clk02控制。通过采用伪开关管M3、M4，可以消除大部分开关管M1、M2开关过程中对MOS存储电容M5、M6形成的电荷注入效应和时钟馈通效应。具体连接关系如图2所示，M1的源端接输入信号Vin01，M1的漏端接M3的源端，M1的栅极接时钟Clk02，M3的栅极接时钟Clk01，Clk02和Clk01为互补时钟，M3的源漏端一起接M5的栅极，M5的源漏与地短接；M2的源端接输入信号Vin02，M2的漏端接M4的源端，M2的栅极接时钟Clk02，M4的栅极接时钟Clk01，M3的源漏一起接M6的栅极，M6的源漏与地短接。

相应地，所述分布式从采样/保持电路与主采样/保持电路结构完全相同，但控制时钟正好相反，以保证信号可采样的连续性，即：分布式从采样/保持电路有两条相同的采样/保持电路，分别由M11、M13、M15和M12、M14、M16构成，且均为NMOS管；其中M11和M12尺寸相同，为两条采样/保持电路的实际开关管；M13和M14尺寸相同，均为M11、M12的1/2，为源漏短接的伪开关管；M15和M16尺寸相同，M15和M16的源漏与地短接，分别作为两个采样/保持电路的的输入信号存储电容；M11、M12和M13、M14，由互补时钟Clk01、Clk02分别控制，其控制时钟与主采样/保持电路(均采用NMOS管)正好相反。通过采用伪开关管M13、M14，可以消除大部分开关管M11、M12开关过程中对MOS存储电容M15、M16形成的电荷注入效应和时钟馈通效应。具体连接关系如图2所示，M11的源端接上一级输出信号，M11的漏端接M13的源端，M11的栅极接时钟Clk01，M13的栅极接时钟Clk02，Clk01和Clk02为互补时钟，M13的源漏端一起接M15的栅极，M15的源漏与地短接；M12的源端接上一级输出信号，M12的漏端接M14的源端，M12的栅极接时钟Clk01，M14的栅极接时钟Clk02，M13的源漏一起接M16的栅极，M16的源漏与地短接。

主采样/保持电路还可以是：有两条完全相同的采样/保持电路，分别由M1、M3、M5和M2、M4、M6构成，且均为PMOS管。其中M1和M2尺寸相同，为两条采样/保持电路的实际开关管；M3和M4尺寸相同，均为M1、M2的1/2，为源漏短接的伪开关管；M5和M6尺寸相同，M5、M6的源漏与电源短接，作为两个采样/保持电路的输入信号存储电容，且电容量较大；M1、M2和M3、M4分别由互补时钟Clk01、Clk02控制。

相应地，所述分布式从采样/保持电路与主采样/保持电路结构完全相同，但控制时钟正好相反，以保证信号可采样的连续性，即：分布式从采样/保持电路有两条相同的采样/保持电路，分别由M11、M13、M15和M12、M14、M16构成，且均为PMOS管，其中M11和M12尺寸相同，为两条采样/保持电路的实际开关管；M13和M14尺寸相同，均为M11、M12的1/2，为源漏短接的伪开关管；M15和M16尺寸相同，M15和M16的源漏与电源短接，作为两个采样/保持电路的的输入信号存储电容；M11、M12和M13、M14，由互补时钟Clk01、Clk02分别控制，其控制时钟与主采样/保持电路(均采用PMOS管)正好相反。

为进一步减小高频工作时采样/保持电路的误差，所述第一级放大器采用差分补偿放大器，采用内部差分补偿结构，用来消除电荷注入效应和时钟馈通效应的补偿误差，提高信号采样精度。差分补偿放大器，由PMOS管M7、M8、M9、M10及电阻R1、R2构成，其中M7和M8、M9和M10组成两个完全相同的PMOS差分对管，R1、R2为它们共同的负载电阻，对采样进行误差补偿；M7、M8、M9、M10尺寸相同，R1和R2电阻值相同，两个差分对管的偏置电流源I_1a和I_1b大小相等；具体连接关系如图2所示：M7、M8的源端一起接偏置电流源I_1a，M9、M10的源端一起接偏置电流源I_1b；M7的漏端和M10的漏端一起接电阻R1的一端，M8的漏端和M9的漏端一起接电阻R2的一端；电阻R1的另一端和电阻R2的另一端一起接地。

折叠插值模数转换器，包含所述的主从式采样/保持电路，所述主从式采样/保持电路的第二级放大器为折叠插值模数转换器中的折叠插值器的接口电路。

全并行模数转换器，包含所述的主从式采样/保持电路，所述主从式采样/保持电路的第二级放大器为所述全并行模数转换器的比较器的输入电路。

本发明的优点和积极效果：集总式主采样/保持电路可以增加输入信号带宽，分布式从采样/保持电路可以改善信号预处理放大器的频率特性，可大幅度提高整个采样/保持电路的采样频率和精度。本发明的使用可提高并行ADC的输入信号频率、转换频率和精度。

附图说明：

图1为本发明主从式采样/保持电路及对应并行ADC的结构模块框图；

图2为本发明主从式采样/保持电路的一具体电路结构图；

图3是本发明主从式采样/保持电路用于一种电流型折叠插值ADC中实际电路结构图；

图4是本发明主从式采样/保持电路用于一种flash型ADC中的实际电路结构图。

图中：

1、11、21、31-集总式主采样/保持电路；

2、12、22、32-第一级放大器(差分补偿放大器)；

3、13、23、33-分布式从采样/保持电路；

4、14-第二级放大器，24-折叠插值器的接口电路，34-电压/电流转换器；

5、15、25、35-信号预处理放大器；

6-比较器阵列和输出编码器；

7-电流比较器。

具体实施方式：

实施例1主从式采样/保持电路

主从式采样/保持电路及对应并行ADC的结构模块框图如图1所示。主从式采样/保持电路由一个集总式主采样/保持电路1、多个并行的第一级放大器2、多个并行的分布式从采样/保持电路3、多个并行的第二级放大器4构成。其中分布式从采样/保持电路3位于ADC的第一级放大器2和第二级放大器4之间，并与两级放大器共同组成信号预处理放大器5。输入信号通过集总式主采样/保持电路1得到第一级被采样信号，第一级被采样信号经过第一级放大器2被分布式从采样/保持电路3进行再次采样得到第二级被采样信号，第二级被采样信号经过第二级放大器4放大，然后被送入比较器阵列和输出编码器6，最终得到转换后的二进制编码，完成整个模数转换过程。集总式采样/保持电路1可以增加输入信号带宽，分布式从采样/保持电路3可以改善信号预处理放大器5的频率特性，以达到增加转换频率的目的。

如图2所示，为主从式采样/保持电路的具体电路结构图。

(1)集总式主采样/保持电路

集总式主采样/保持电路11中有两条完全相同的采样/保持电路，分别由M1、M3、M5和M2、M4、M6构成，且均为NMOS管(实际应用时也可根据需要采用PMOS管，但时钟控制必须反相)，其中M1和M2尺寸相同，M3和M4尺寸相同，M5和M6尺寸相同。M1、M2和M3、M4为NMOS开关管，分别由互补时钟Clk01、Clk02控制，NMOS管M5、M6的源漏与地短接，作为两个采样/保持电路的的输入信号存储电容，且电容量较大。这里M1、M2为两条采样/保持电路的实际开关管，M3、M4为源漏短接的伪开关管且尺寸约为M1、M2的1/2。通过采用伪开关管M3、M4，可以消除大部分开关管M1、M2开关过程中对MOS存储电容M5、M6形成的电荷注入效应和时钟馈通效应。由于实际工艺中由于输入信号快速变化造成的MOS开关沟道电荷量变化，互补时钟信号事实上的不对称性，以及开关管存在非理想内阻等诸多原因，使单独每一条采样/保持电路都不能达到比较高的精度。这一问题在采用高频时钟进行采样时显得尤为突出。实验结果表明，在1.2μm工艺下，输入信号频率和采样频率大于100MHz时，采用伪开关补偿技术后的最大误差可达30mV以上。这表明单独使用一条采样/保持电路无法满足高频工作时的精度需要。

(2)第一级放大器：采用差分补偿放大器

为进一步减小高频工作时采样/保持电路的误差，本实施例使用内部差分补偿结构。第一级放大器12(差分保持放大器)由两个完全相同的PMOS差分对管M7和M8、M9和M10以及负载电阻R1和R2构成.4个PMOS管尺寸相同，R1和R2电阻值相同，两个差分对管的偏置电流源I_1a和I_1b大小相等。

差分补偿原理如下：

设集总式主采样/保持电路11的差分输入信号为V_in01、V_in02，则考虑误差后，设采样后电压为

$V_{\mathrm{in}}^{+}=V_{\mathrm{in}01}+\mathrm{\Δ}{V}_{\mathrm{in}01}$

$V_{\mathrm{in}}^{-}=V_{\mathrm{in}02}+\mathrm{\Δ}{V}_{\mathrm{in}02}$

(这里ΔV_in01、ΔV_in02为输入信号经主采样补偿电路的伪开关管补偿后仍存在的采样误差。)

采样后的信号被同时送入多个差分补偿放大器12中。

对其中一个差分补偿放大器12而言，其中一个参考信号为该放大器对应参考电平V_ref ⁺，而另一个参考电平V_ref ^-取值为最低参考电位0V，则 $V_{\mathrm{ref}}^{-}=0V$

设负载电阻R1＝R2＝R，M7、M8、M9、M10的跨导为g_m7＝g_m8＝g_m9＝g_m10＝g_m

则此四端输入差分补偿电路的输出电压为

$V_{\mathrm{out}}=R\·[g_m\·(V_{\mathrm{in}}^{+}-V_{\mathrm{ref}}^{+})-g_m\·(V_{\mathrm{in}}^{-}-V_{\mathrm{ref}}^{-})]$

$=R\·[g_m\·(V_{\mathrm{in}01}+{\mathrm{\ΔV}}_{\mathrm{in}01}-V_{\mathrm{ref}})-g_m\·(V_{\mathrm{in}02}+{\mathrm{\ΔV}}_{\mathrm{in}02})]$

$=R\·[g_m\·(V_{\mathrm{in}01}-V_{\mathrm{in}02}-V_{\mathrm{ref}})+g_m\·({\mathrm{\ΔV}}_{\mathrm{in}01}-{\mathrm{\ΔV}}_{\mathrm{in}02})]$

只考虑一阶效应时，可以认为输入信号大小和主采样补偿电路采样误差无关，则ΔV_in01≈ΔV_in02

可得V_out＝R·g_m·(V_in01-V_in02-V_ref)

从上式可知，主采样补偿电路的采样误差ΔV_in01、ΔV_in02被完全消除。

这里需要强调的一点是，当输入信号不是差分信号，而是某个单端信号V_in时，可以令V_in01＝V_in，V_in02＝0，则可以将单端输入信号转换为一端接地电位的差分输入信号，因此上述电路不需要做任何改就可仍然适用。

实际上由于工艺偏差、互补时钟偏差、时钟馈通效应等多种不可控因素的影响会导致ΔV_in01≠ΔV_in02，使采样电压误差无法完全消除，这使上式有一定误差。但本发明可以使主采样补偿电路的采样误差降低一个数量级以上。实验结果表明，本发明的应用可使采样电压精度达到近60dB，足够满足绝大多数高速并行ADC的设计需要。

(3)分布式从采样/保持放大器

分布式从采样/保持电路13位于第一级放大器12(差分补偿放大器)和第二级放大器14之间，并与二者共同构成信号预处理放大器15。其中第二级放大器14可作为电压比较器的输入放大部分或者折叠插值ADC的折叠插值电路输入端，也可直接做并行ADC插值电路的一部分，具体电路可根据实际需要灵活选择。

由于第一级放大器12(差分补偿放大器)和第二级放大器14实际构成一个两级放大器，因此其频率特性受到很大影响，其上限工作频率将远远小于单独使用一级放大器。

分布式从采样/保持电路13的使用可以将两级放大器进行分割，在不损失增益的前提下，通过增加半个时钟周期延迟，得到了单级放大器的频率性能，因而大幅度改善信号预处理放大器15的频率特性。

从第一级放大器12(差分补偿放大器)的工作原理分析可知，第一级放大器12(差分补偿放大器)的输出电压将不再与输入信号绝对值有关，而只和输入信号与对应信号预处理器的参考电平之间的电压差有关，该输出信号大小的绝对精度不再重要，而输入信号和对应信号预处理器的参考电平之间相对位置即二者等值点才是真正需要保证精度的地方。因此分布式从采样/保持电路13的实际用途就是对输入信号和对应信号预处理器的参考电平之间相对位置进行采样/保持，它只需要保证良好的相对精度即可。这使得每个从采样/保持电路内MOS管尺寸都可以远小于主采样/保持电路内MOS尺寸，因而节省了面积和功耗，而且有利于提高工作频率。

每个分布式从采样/保持电路13都有两条相同的采样/保持电路，分别由M11、M13、M15和M12、M14、M16构成，且均为NMOS管(实际应用时也可根据需要采用PMOS管，但时钟控制必须反相)。其中M11和M12尺寸相同，M13和M14尺寸相同，M15和M16尺寸相同。从采样/保持电路结构和主采样/保持电路结构完全相同，但控制时钟正好相反，以保证信号可采样的连续性。M11、M12和M13、M14为NMOS开关管，由互补时钟Clk01、Clk02分别控制，NMOS管M15、M16的源漏与地短接，作为两个采样/电路的的输入信号存储电容。这里M11、M12为两条采样/保持电路的实际开关管，M13、M14为源漏短接的伪开关管且尺寸约为M11、M12的1/2。通过采用伪开关管M13、M14，可以消除开关管M11、M12开关过程中对MOS存储电容M15、M16形成的电荷注入效应和时钟馈通效应的影响。与前面所述主采样/保持电路相同的非理想因素影响，采用伪开关管M13、M14也不能完全消除电荷注入效应和时钟馈通效应，但由于两条采样/保持电路的对称性，所以采样误差基本相同。从前面分析可知分布式从采样/保持电路13只需要保证良好的相对精度即可，并不需要绝对精度，因此采样误差可以相互抵消，不会降低精度，这使得设计中从采样/保持电路各个MOS管尺寸比主采样/保持电路中对应MOS尺寸至少小一个数量级，节省大量功耗和面积，而且可提高工作频率。

(4)信号预处理放大器

从通用的各种并行ADC结构来看，分布式从采样/保持电路13的采样输出信号必然接第二级放大器14的输入端。第二级放大器14根据具体并行ADC结构不同可能是作为单独的放大器使用，或作为电压比较器，或作为电压折叠器一部分，还有可能直接做电压或电流插值电路的一部分，这根据需要来选择具体电路结构。但一般来说，分布式从采样/保持电路13的采样输出信号必将加到某个MOS对管的栅上，因此不会存在电荷泄漏问题。

第一级放大器12(差分补偿放大器)、分布式从采样/保持电路13和第二级放大器14共同构成信号预处理放大器15，集总式主采样/保持电路11的输出信号将通过信号预处理放大器15完成信号放大、信号折叠或插值等信号预处理。信号预处理放大器15具有良好的频率特性和比较高的精度，这对设计高速并行ADC来说是必不可少的。

实施例2：折叠插值ADC

图3是本发明的主从式采样/保持电路用于一种电流型折叠插值ADC中的实际电路结构图。其中包括一个集总式主采样/保持电路21，多个并行的第一级放大器22(采用差分补偿放大器)、分布式从采样/保持电路23以及电流型折叠插值器的接口电路24，且第一级放大器22、分布式从采样/保持电路23以及电流型折叠插值器的接口电路24共同组成信号预处理放大器25。实际电流信号的折叠插值功能由多个电流型折叠插值器的接口电路24的输出Out1-Out8(根据实际设计中折叠率和插值率的不同，输出信号个数N也不相同，实际输出将是Out1-OutN)相互交错连接完成。这种结构的优点是：图1中的第二级放大器4在此处对应的实际电路结构为电流型折叠插值器的接口电路24，它由8个相同PMOS管构成，同时具有电压→电流转换、折叠插值电路输入部分、信号放大等多种功能。而且这种电流型折叠插值结构只相当于一级放大器，因此可以获得良好的高频特性。实际设计中也可根据需要将本发明的电路直接应用于电压型折叠插值ADC中，电路结构与此类似。

实施例3：flash型ADC

图4是本发明的主从式采样/保持电路用于一种flash型ADC中的实际电路结构图。其中包括一个集总式主采样/保持电路31，多个并行的第一级放大器32(采用差分补偿放大器)、分布式从采样/保持电路33、电压/电流转换器34和电流比较器7，且第一级放大器32、分布式从采样/保持电路33、电压/电流转换器34共同组成信号预处理放大器35。电压/电流转换器34可以完成电压→电流转换和信号放大功能。电流比较器7为一种典型的再生型电流比较器，由时钟CLK02控制，在实际设计中可以根据需要用其它结构比较器灵活替代。信号预处理放大器35和电流比较器7的个数M由ADC分辨率N决定，对应N bit分辨率的ADC而言，M＝2^N。实际设计中，不同flash型ADC中的比较器类型可能与此不同，但本发明的主从式采样/保持电路与比较器阵列之间的互联方式均与此基本相同。

Claims (4)

1.主从式采样/保持电路，其特征在于包括一个集总式主采样/保持电路，集总式主采样/保持电路连接多个并行的第一级放大器，每个第一级放大器的输出接一个分布式从采样/保持电路，每个分布式从采样/保持电路的输出接第二级放大器的输入；

所述的主采样/保持电路中有两条完全相同的采样/保持电路，分别由第一NMOS管(M1)、第三NMOS管(M3)、第五NMOS管(M5)和第二NMOS管(M2)、第四NMOS管(M4)、第六NMOS管(M6)构成，其中第一NMOS管(M1)和第二NMOS管(M2)尺寸相同，为两条采样/保持电路的实际开关管；第三NMOS管(M3)和第四NMOS管(M4)尺寸相同，均为第一NMOS管(M1)、第二NMOS管(M2)的1/2，为源漏短接的伪开关管；第五NMOS管(M5)和第六NMOS管(M6)尺寸相同，第五NMOS管(M5)和第六NMOS管(M6)的源漏与地短接，分别作为两条采样/保持电路的信号存储电容，相对于所述分布式从采样/保持电路的信号存储电容，其电容量较大；第一NMOS管(MI)、第二NMOS管(M2)和第三NMOS管(M3)、第四NMOS管(M4)分别由互补时钟(Clk01、Clk02)控制；具体连接关系是：第一NMOS管(M1)的源端接第一输入信号(Vin01)，第一NMOS管(M1)的漏端接第三NMOS管(M3)的源端，第一NMOS管(M1)的栅极接第二时钟(Clk02)，第三NMOS管(M3)的栅极接第一时钟(Clk01)，第二时钟(Clk02)和第一时钟(Clk01)为互补时钟，第三NMOS管(M3)的源漏端一起接第五NMOS管(M5)的栅极，第五NMOS管(M5)的源漏与地短接；第二NMOS管(M2)的源端接第二输入信号(Vin02)，第二NMOS管(M2)的漏端接第四NMOS管(M4)的源端，第二NMOS管(M2)的栅极接第二时钟(Clk02)，第四NMOS管(M4)的栅极接第一时钟(Clk01)，第三NMOS管(M3)的源漏一起接第六NMOS管(M6)的栅极，第六NMOS管(M6)的源漏与地短接；

所述分布式从采样/保持电路有两条相同的采样/保持电路，分别由第十一NMOS管(M11)、第十三NMOS管(M13)、第十五NMOS管(M15)和第十二NMOS管(M12)、第十四NMOS管(M14)、第十六NMOS管(M16)构成；其中第十一NMOS管(M11)和第十二NMOS管(M12)尺寸相同，为两条采样/保持电路的实际开关管；第十三NMOS管(M13)和第十四NMOS管(M14)尺寸相同，均为第十一NMOS管(M11)、第十二NMOS管(M12)的1/2，为源漏短接的伪开关管；第十五NMOS管(M15)和第十六NMOS管(M16)尺寸相同，第十五NMOS管(M15)和第十六NMOS管(M16)的源漏与地短接，分别作为两条采样/保持电路的信号存储电容；第十一NMOS管(M11)、第十二NMOS管(M12)和第十三NMOS管(M13)、第十四NMOS管(M14)，由互补时钟(Clk01、Clk02)分别控制，其控制时钟与主采样/保持电路正好相反；具体连接关系是：第十一NMOS管(M11)的源端接上一级输出信号，第十一NMOS管(M11)的漏端接第十三NMOS管(M13)的源端，第十一NMOS管(M11)的栅极接第一时钟(Clk01)，第十三NMOS管(M13)的栅极接第二时钟(Clk02)，第一时钟(Clk01)和第二时钟(Clk02)为互补时钟，第十三NMOS管(M13)的源漏端一起接第十五NMOS管(M15)的栅极，第十五NMOS管(M15)的源漏与地短接；第十二NMOS管(M12)的源端接上一级输出信号，第十二NMOS管(M12)的漏端接第十四NMOS管(M14)的源端，第十二NMOS管(M12)的栅极接第一时钟(Clk01)，第十四NMOS管(M14)的栅极接第二时钟(Clk02)，第十三NMOS管(M13)的源漏一起接第十六NMOS管(M16)的栅极，第十六NMOS管(M16)的源漏与地短接；

所述第一级放大器为差分补偿放大器。

2.如权利要求1所述的主从式采样/保持电路，其特征在于所述第一级放大器采用内部差分补偿结构，由第七PMOS管(M7)、第八PMOS管(M8)、第九PMOS管(M9)、第十PMOS管(M10)及第一电阻(R1)、第二电阻(R2)构成；其中第七PMOS管(M7)和第八PMOS管(M8)、第九PMOS管(M9)和第十PMOS管(M10)组成两个完全相同的PMOS差分对管，第一电阻(R1)、第二电阻(R2)为它们共同的负载电阻，对采样进行误差补偿；第七PMOS管(M7)、第八PMOS管(M8)、第九PMOS管(M9)、第十PMOS管(M10)尺寸相同，第一电阻(R1)和第二电阻(R2)的阻值相同，两个差分对管的偏置电流源(I_1a、I_1b)大小相等；具体连接关系是：第七PMOS管(M7)、第八PMOS管(M8)的源端一起接第一偏置电流源(I_1a)，第九PMOS管(M9)、第十PMOS管(M10)的源端一起接第二偏置电流源(I_1b)；第七PMOS管(M7)的漏端和第十PMOS管(M10)的漏端一起接第一电阻(R1)的一端，第八PMOS管(M8)的漏端和第九PMOS管(M9)的漏端一起接第二电阻(R2)的一端；第一电阻(R1)的另一端和第二电阻(R2)的另一端一起接地。

3.折叠插值模数转换器，其特征在于包含权利要求1所述的主从式采样/保持电路，所述主从式采样/保持电路的第二级放大器为折叠插值模数转换器中的折叠插值器的接口电路。

4.全并行模数转换器，其特征在于包含权利要求1所述的主从式采样/保持电路，所述主从式采样/保持电路的第二级放大器为所述全并行模数转换器的比较器的输入电路。

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