CN106357269B - 一种用于高速时间交织模数转换器中的输入缓冲器 - Google Patents

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Abstract

本发明属于集成电路技术领域，具体为一种用于高速时间交织模数转换器中的输入缓冲器。本发明的输入缓冲器包括时间交织模数转换器模型、一级低电平转高电平的缓冲器、一级高电平转低电平的缓冲器；两级缓冲器采用源跟随器的结构，通过第一级缓冲器隔离输入信号和各个通道，通过各个通道内的第二级缓冲器减少通道间的信号干扰以及电荷注入对于前一级信号的影响。本发明用于时间交织的高速高精度奈奎斯特ADC中，在第一级缓冲器中引入前馈电容来提高精度，在第二级缓冲器中引入N、P两路输入来提高速度、减少功耗。相对于已有的缓冲器，本发明提出了适用于时间交织ADC的两级缓冲器结构，并针对逐级设计给出了优化设计方案。

Description

一种用于高速时间交织模数转换器中的输入缓冲器
技术领域
本发明属于集成电路技术领域，具体涉及一种用于时间交织模数转换器中的输入缓冲器。
背景技术
高性能数模混合集成电路是新一代超宽带无线通信系统的关键技术。其中，模数转换器（ADC）更是通信物理层必不可少的核心器件。其带宽、速度、精度、成本、功耗和可靠性在某种程度上决定了无线基站和终端的性能和功能。
当某种结构的单个ADC已经达到已有设计条件与工艺条件极限的情况下，要突破转换速率的制约，并行化是一个有效的、甚至是唯一的方法。各个子通道ADC（Sub-ADC）对输入进行交替采样，在保持高精度的同时，成倍地提高ADC的整体采样率，这种ADC实现方式被称为时间交织（Time-Interleaved）结构。
图1给出了一个基本的四通道时间交织ADC的结构图，图中的ADC由四个并行的时间交织ADC组成，四个通道的采样开关及其采样时序如图2中所示。输入信号通过两级缓冲器后将连接至各个通道内的采样开关处进行采样，通道一105的采样开关103的采样时钟201的工作频率为整个ADC采样频率的四分之一，输入信号通过各个通道的依次频率为Fs/4的采样来实现这个整体ADC的Fs频率的采样。
针对奈奎斯特ADC，时间交织结构要求子通道ADC的采样前端具有欠采样能力，即针对如图1中的4通道ADC而言，输入信号带宽为（0,Fs/2），子通道采样频率为Fs/4，从而要求子通道具有4倍欠采样能力。从前面的例子可以得出，在时间交织奈奎斯特ADC中，交织的子通道数量越多，子通道ADC的欠采样倍数越高。而对于子通道中的采样开关的带宽要求而言，需要满足与整体ADC的输入信号带宽。
对于欠采样高频信号的采样开关，一般在高速高精度应用中均采用栅压自举开关来提高开关的线性度，在图3中给出了一个栅压自举开关的示意图。开关管301连接输入与输出信号，根据栅压自举开关的原理，在开关导通状态下，开关管301的栅源和栅漏间在理想情况下均保持一个电源电压的压差，所以栅源和栅漏的寄生电容上存储了较大的电荷量。在开关通断时，栅源和栅漏寄生电容上存储的电荷量将发生大幅度变化，从而将对输入和输出信号上造成电荷注入。在实际电路中，由于栅压抬升电路中存在抬升电容CB304、抬升环路上的等效电阻RG302等，这些电阻、电容的存在将造成栅压与输入信号间存在延时，而同等延时下，信号频率越高，栅压与输入信号之间的压差就越大，从而导致电荷注入会引入非线性，每次对于缓冲器的影响程度也不同。同时在开关管301的开启和关端时，栅压的变化会慢于控制时钟φS的变化，所以MOS管303会先于开关管导通或闭合，从而会对输入信号产生一个对地的下拉，从而产生图3中305所示的信号抖动，这种信号波动类似于比较器中的信号回弹（kick-back）。由于以上电荷注入以及信号回弹的影响，高精度开关在通断过程中会对输入信号产生较大影响。
对于整体ADC而言，若没有输入信号缓冲器，各个通道的采样开关引入的干扰信号将全部直接叠加在输入信号上，以图2中的时序关系为例，在通道一进行采样时，通道二的采样开关的开启、通道四采样开关的关断均将影响到通道一的信号建立。所以在高精度的时间交织ADC中需要引入缓冲器实现输入信号与采样开关间的隔离。
发明内容
本发明的目的在于提出一种线性度高、功耗低的用于高速时间交织模数转换器中的输入缓冲器。
本发明提出的用于高速时间交织模数转换器中的输入缓冲器，包括：时间交织模数转换器模型、一级低电平转高电平的缓冲器、一级高电平转低电平的缓冲器；其中：
所述时间交织模数转换器模型包括前级输入缓冲器、高速栅压自举采样开关、N位子通道ADC、多通道子ADC的时序控制电路；
所述一级低电平转高电平的输入缓冲器作为信号输入后的第一级，采用源跟随器的结构，用于实现输入信号的共模电平从低电平到高电平的转换，同时通过补偿电容，实现信号的高线性度传递；
所述一级高电平转低电平的输入缓冲器作为各个子通道ADC的输入第一级，接收第一级缓冲器的输入信号，并将该信号与子通道内的采样开关实现隔离；第二级缓冲器采用源跟随器结构，具有N、P两路的输入，以便有效提高带宽，降低功耗。
本发明采用两级级联的输入缓冲器结构，第一级缓冲器101用于实现输入信号与各个通道的输入缓冲器的隔离，第二级缓冲器102用于实现各通道输入信号与采样开关103的隔离；两级缓冲器的级联形式有效的阻隔了采样开关对于输入信号的影响，同时减少了通道间的信号影响。但是两级级联的形式增加了缓冲器的功耗开销，针对这一问题，子通道内的第二级缓冲器采用了N、P两路的信号输入，实现缓冲器带宽的增加，从而降低功耗。同时在两级缓冲器中采用不同的电容补偿连接方式，实现缓冲器的高线性度。
本发明采用两级缓冲器来实现输入信号与子通道ADC采样开关间的隔离，主要原因如图4中所示。在缓冲器采用源跟随器的结构时，若仅采用一级缓冲器，则采样开关的寄生电容CGSS403在通断中产生电荷注入后，注入的电荷会打入缓冲器输入管的寄生电容CGS2401以及尾电流管的寄生电容CGS1402中，会直接影响输入信号。同时开关管造成的电荷注入以及电压回踢同样会影响缓冲器直流通路的静态工作点，从而改变对电源、地的充放电流，影响缓冲器的信号跟随。在实际电路中，由于外部输入电压源或片内LDO的非理想性，开关管造成的跟随信号的波动以及同时发生的缓冲器负载的变化会引起电压源的波动，从而影响信号线性度。
所以本发明中为解决采样开关引入的信号非线性，引入了两级缓冲器，其中第二级缓冲器102根据上述分析仍会将部分信号抖动传递至第一级，但总体波动幅度小。另外第一级缓冲器101输出连接至多个第二级缓冲器的输入端，所以第一级缓冲器101的输出端接收到的信号干扰的频次与采样频率一致，本发明中将引入补偿电容来减少信号干扰的影响。
本发明的第一级缓冲器如图5中所示，图中展示了单边电路连接方式。图中缓冲器采用源跟随器结构，包括输入管PMOS管MP1 501，偏置PMOS管MP2502、MP3503，以及补偿电容CC504；其中补偿电容CC504跨接于输入管MP1501的栅端以及偏置管MP2502的源端，MP1501的源端与MP2502的漏端相连接并作为输出端，MP2502的源端与MP3503的漏端相连接。该缓冲器采用PMOS管501作为输入，实现了输入信号的低电平到高电平的转移。在本发明中，补偿电容CC504的取值相对较大，远大于MOS管的寄生电容CGS。假设CC=10*CGS，则在输出端信号产生信号波动时，信号波动通过输入管的寄生电容CGS 505传递至输入端需要与补偿电容CC504进行分压，从而实际传递抖动量为输出端抖动量的CGS/CC倍，即缩小了10倍。另外，补偿电容CC 504连接至偏置管502和503的源端和漏端，将输入信号耦合到偏置管502的源端，从而从PMOS管502的源端相对于输出端存在一个信号的共栅极放大，该连接减少了大摆幅情况下偏置电流管的过驱动电压对于信号跟随的限制，提高了缓冲器的线性度。
本发明的第二级缓冲器如图6所示，考虑到第一级缓冲器需要高线性度来实现输入信号的传递，同时需要高的抗干扰能力来减少后级信号的反馈干扰，从而采用了图5的设计结构，需要采用大补偿电容CC 504来实现高线性度。而针对第二级缓冲器，由于运用于多通道中，每个通道内具有一个，所以对于单缓冲的功耗也提出了要求。针对这一要求，本发明提出了图6的第二级缓冲器结构，包括PMOS管MP1 601、NMOS管MN2 602、尾电流管MN3 603、第一电容604、第二电容605、电阻R1 606和R2 607；其中，第一电容604跨接于MN2602的栅端和MN3603的栅端，第二电容605跨接于MP1601的栅端和MN2602的栅端，MP1601与MN2602的源端连接并作为输出端，MN2602的漏端与MN3603的源端相连，电阻R1606和R2607分别将偏置电压串联至MN3603和MP1601的栅端。该缓冲器由于接前级高电平的输入，所以采用了NMOS管MN2602作输入，实现了高电平转低电平。输入信号通过第一级缓冲器后连接至第二级缓冲器的NMOS管MN2 602，同时通过电容605的耦合，将信号传输至PMOS管MP1 601的栅端，实现了缓冲器NMOS与PMOS的两路输入，提高了缓冲器的输入跨导，从而增加了带宽，降低了功耗。另外输入信号通过电容604将部分小信号传递至尾电流管MN3 603，实现了类似于第一级缓冲器CC 504的补偿效果，有利于提高大摆幅下的信号传递线性度。此外，连接MP1 601和MN3 603的偏置电压的电阻R1 606和R2 607在设计时也各有不同。对于PMOS管MP1 601而言，其输入栅压的要求为与MN2 602摆幅一致，共模电压不同，所以对于偏置电压的输入而言，应为一个高通滤波器的连接，只传递直流共模信号，而不影响信号摆幅。所以R2 607的电阻取值需要尽可能的大，一般建议取值达到kΩ级。对于尾电流管MN3 603而言，其主要功能是提供并维持缓冲器中的静态电流大小不变，所以其栅端偏置电压应尽可能保持恒定，叠加的输入信号只有在大摆幅的情况下才会对MN3 603的工作产生影响，所以R1 606的电阻取值一般比较小，一般在10Ω的量级。
前述内容大致叙述了本发明的特征和技术优点，下文将以3GS/s采样率，12bit精度的四通道时间交织ADC中的输入缓冲器应用为实例，用以更加明晰地说明本发明的思想。
附图说明
图1为四通道时间交织ADC结构示意图。
图2为四通道时间交织ADC的各通道工作时序示意图。
图3为采样开关非线性引入示意图。
图4为采样开关引入的非线性在源跟随器型输入缓冲器中的影响示意图。
图5为第一级缓冲器结构图。
图6为第二级缓冲器结构图。
图7为无LDO下两级级联缓冲器的应用示意图。
图中标号：101为第一级缓冲器框图，102为第二级缓冲器框图，103为采样开关，104为子通道ADC的转换模块，102~104构成了子通道ADC 105；201~204为子通道ADC的工作时序图；301为栅压自举采样开关的开关管，302为栅压抬升环路的等效电阻，303为栅压自举开关中的一个控制管，304为抬升电容，305为栅压自举开关的通断引入的信号抖动；401为源跟随器的输入管寄生电容，402为尾电流管寄生电容，403为采样开关管寄生电容；501~503为第一级缓冲器结构中的PMOS管，504为补偿电容，505为输入PMOS管的寄生电容；601为第二级缓冲器结构中的PMOS输入管，602和603为第二级缓冲器中的NMOS管，其中602为输入管，603为尾电流管，604和605为信号耦合电容，606和607为偏置点接入电阻；701和702为抗电源干扰引入的尾电流NMOS管。
具体实施方式
下面结合附图对本发明中提出的一种应用于高速时间交织模数转换器中的输入缓冲器进行说明。值得注意的是，本发明提供的输入缓冲器可以有许多不同的指标以及性能的实现方式，本发明中的两级源跟随器型输入缓冲器也可以有多种应用场景。下文的实施仅为本发明提供一个典型实现电路，仅用以说明本发明的形成与使用，并非用以限定本发明。
本发明提供的输入缓冲器，实施目标为应用于3GS/s采样率，12位精度的ADC中。该ADC的单通道为750MS/s，12位精度。所以该ADC采用四通道时间交织的结构，具体实现方式如图1中所示。另外，该实例中的输入缓冲器采用2V的电源电压。
根据上述说明，该时间交织ADC的信号输入首先通过第一级缓冲器101，该缓冲器要求实现1.5GHz带宽，并具有驱动四个子通道ADC中缓冲器的能力。信号通过第一级缓冲器101后，实现了从0.5V的共模电平到1V的共模电平的抬升。信号接入第二级缓冲器后，实现了1V的共模电平到0.5V的共模电平的下降，从而得到提供给子ADC转换使用的0.5V共模电平的输入信号。
子通道ADC的工作时序关系如图2中所示，四个通道依次进行采样，则对于两级缓冲器而言始终保持有两个通道的采样电容作为负载在进行采样。
在本发明的应用实例中，由于没有采用LDO，所以需要考虑外部灌入的电压源信号的连接线电感等非理想因素，在设计中需要引入电源干扰。为了减少电源和地对于源跟随器型缓冲器的信号干扰，在实际设计中采用如图7所示的结构，对图5和图6中信号输入管的两侧均加入尾电流管来隔离干扰因素，这样减少电源地的影响，但同时也会要求缓冲器的电源地之间的差值变大以满足直流通路上多堆叠一个管子带来的信号完整性的影响。
本发明的内容及优点虽然已详细揭示如上，然而必须说明的是，本发明的范围并不受限于说明书中所描述的方法及步骤等特定实施例，在不脱离本发明的精神和范围内，任何本领域普通技术人员皆可根据本发明所揭示的内容做出许多变形和修改，这些也应视为本发明的保护范围。

Claims (3)

1.一种用于高速时间交织模数转换器中的输入缓冲器，其特征在于，包括：时间交织模数转换器模型、一级低电平转高电平的缓冲器、一级高电平转低电平的缓冲器；其中：
所述时间交织模数转换器模型包括前级输入缓冲器、高速栅压自举采样开关、N位子通道ADC、多通道子ADC的时序控制电路；
所述一级低电平转高电平的输入缓冲器作为信号输入后的第一级，采用源跟随器的结构，用于实现输入信号的共模电平从低电平到高电平的转换，同时通过补偿电容，实现信号的高线性度传递；
所述一级高电平转低电平的输入缓冲器作为各个子通道ADC的输入第一级，接收第一级缓冲器的输出信号，并将该信号与子通道内的采样开关实现隔离；第二级缓冲器采用源跟随器结构，具有N、P两路的输入，以便有效提高带宽，降低功耗；
其中，所述第一级缓冲器包括：输入管PMOS管MP1，偏置PMOS管MP2、MP3，以及补偿电容CC；其中，补偿电容CC跨接于输入管MP1的栅端以及偏置管MP2的源端，输入管MP1的源端与偏置管MP2的漏端相连接并作为输出端，偏置管MP2的源端与偏置管MP3的漏端相连接；
所述第二级缓冲器包括PMOS管MP1、NMOS管MN2、尾电流管MN3、第一电容、第二电容、电阻R1和R2；其中，第一电容跨接于NMOS管MN2的栅端和尾电流管MN3的栅端，第二电容跨接于PMOS管MP1的栅端和NMOS管MN2的栅端，PMOS管MP1与NMOS管MN2的源端连接并作为输出端，NMOS管MN2的漏端与尾电流管MN3的源端相连，电阻R1和R2分别将偏置电压串联至尾电流管MN3和PMOS管MP1的栅端。
2.如权利要求1所述的输入缓冲器，其特征在于，补偿电容CC取值远大于MOS管的寄生电容CGS。
3. 如权利要求2所述的输入缓冲器，其特征在于，电阻R2 的电阻取值为kΩ量级；电阻R1 的电阻取值为10Ω的量级。
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