JP2010074636A - 差動演算増幅回路とそれを用いたパイプライン型a/d変換装置 - Google Patents
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Abstract
【解決手段】カスコード接続された第1乃至第4のトランジスタからそれぞれなる2組のカスコード回路に2個の補助差動増幅器が接続されたテレスコピック差動演算増幅回路において、サンプリングフェーズにおいて、第1及び第2のスイッチがオンされて、第1及び第4のトランジスタの各ゲートには所定のバイアス電圧が印加され、当該差動演算増幅回路の入力端子はコモンモード電圧に設定され、ホールドフェーズにおいて、第1及び第2のスイッチがオフされて、第1及び第4のトランジスタの各ゲートは入力端子を介して入力された入力信号に追随して変化し、カップリングキャパシタは入力信号のレベルシフタとして動作して、当該増幅回路はプッシュプル動作することによりgm駆動領域のみで動作しスルーイング領域で動作しない。
【選択図】図8
Description
カスコード接続された第1乃至第4のトランジスタからそれぞれなる2組のカスコード回路に2個の補助差動増幅器が接続されたテレスコピック差動演算増幅回路において、
上記各カスコード回路において、上記第1のトランジスタのゲートと、上記第2のトランジスタのゲートとをそれぞれカップリングキャパシタを介して接続された当該差動演算増幅回路の入力端子と、
上記各カスコード回路において、カスコード接続された第3のトランジスタと第4のトランジスタの接続点に接続された当該差動演算増幅回路の出力端子と、
上記各カスコード回路において、第1のトランジスタのゲートと上記カップリングキャパシタとの接続点に接続された第1のスイッチと、
上記各カスコード回路において、第4のトランジスタのゲートと上記カップリングキャパシタとの接続点に接続された第2のスイッチとを備え、サンプリングフェーズとホールドフェーズで動作するパイプライン型A/D変換装置のための差動演算増幅回路であって、
サンプリングフェーズにおいて、第1のスイッチ及び第2のスイッチがオンされて、第1のトランジスタ及び第4のトランジスタの各ゲートには所定のバイアス電圧が印加され、当該差動演算増幅回路の入力端子はコモンモード電圧に設定され、
ホールドフェーズにおいて、第1のスイッチ及び第2のスイッチがオフされて、第1のトランジスタ及び第4のトランジスタの各ゲートは入力端子を介して入力された入力信号に追随して変化し、上記カップリングキャパシタは入力信号のレベルシフタとして動作して、これにより当該差動演算増幅回路はプッシュプル動作することにより、トランスコンダクタンス駆動領域のみで動作し、スルーイング領域で動作することを防止することを特徴とする。
入力信号をサンプルホールドするサンプルホールド回路と、
上記サンプルホールドされた信号を順次A/D変換する複数段のA/D変換回路部とを備えたパイプライン型A/D変換装置において、
上記各A/D変換回路部は、
当該A/D変換回路部に入力される信号をサンプルホールドする別のサンプルホールド回路と、
当該A/D変換回路部に入力される信号をデジタル出力コードにA/D変換するサブAD変換器と、
上記デジタル出力コードをA/D変換するD/A変換器と、
上記別のサンプルホールド回路によりサンプルホールドされた信号と、上記A/D変換された信号との残差を求めて増幅する残差増幅手段とを備え、
上記残差増幅手段は、請求項1記載の差動演算増幅回路により構成され、
上記サブA/D変換器は、入力電圧を所定の参照電圧範囲より狭い第1の参照電圧範囲で制限しかつ出力電圧を上記参照電圧範囲よりも狭い第2の参照電圧範囲で制限する1.5bit/stageの伝達特性で、入力電圧をA/D変換することを特徴とする。
上記フルスケール変換器は、上記デジタル出力コードと、当該デジタル出力コードを2ビットシフトしたコードとを単純加算することによりフルスケール変換することを特徴とする。
Vout
=2kVin−(d0+21d1+…+2k−1dk−1)Vref
(1)カスコード接続された各MOSトランジスタMN1,MP1のゲートは、それぞれカップリングキャパシタCn、Cpを介して当該増幅器の入力端子51,52と容量的に結合される。
(2)1対のPチャンネルMOSトランジスタMP1,MP1のゲートには、スイッチSW31を介してバイアス電圧VBP1が印加され、1対のNチャンネルMOSトランジスタMN1,MN1のゲートには、スイッチSW32を介してバイアス電圧VBN1が印加される。これにより、1対のPチャンネルMOSトランジスタMP1,MP1と並列に接続された1対のPチャンネルMOSトランジスタMP3,MP3のゲートは互いに接続されてコモンモード電圧CM_Pがセットされ、1対のNチャンネルMOSトランジスタMN1,MN1と並列に接続された1対のNチャンネルMOSトランジスタMN3,MN3のゲートは互いに接続されてコモンモード電圧CM_Nがセットされる。
(−1 −1 0 0…)≦Y≦(1 1 0 0…)
[数3]
Z(−1 −1 −1 −1…≦Y≦1 1 1 1…)
を表すようにするにはデジタルコードYに対して1/0.8(=1.25)倍させてやればよい。より詳しくは、
[数4]
(1+2−2+2−4)Y=0.7619Y
から1/0.7619倍である。また、
[数5]
1.25=1+2−2
なので、フルスケールコードZは次式で表される。
Z=(1/0.8)Y=(1+2−2)Y
(a)出力振幅が制限された1.5bit/stageの伝達特性を用いない場合と、
(b)出力振幅が制限されかつリセットを用いない場合と、
(c)すべての線形化のための要素技術を含む場合(すなわち、出力振幅が制限されリセットを用いる場合)と
におけるセットリング誤差特性を示している。
est=1/215=0.003%
本実施形態の構成の特徴は以下の通りである。
(2)外部からの大きな入力振幅±0.8Vr(3.2Vpp)を扱いつつ、回路内部では、小さな信号振幅±0.5VrでA/D変換を行う振幅を制限した(出力振幅が制限された)1.5bit/stageの伝達特性(図10)により、高いSNRの確保と、トランジスタ性能の高いコアデバイスが使用できる。この構成は、基本的にはサブA/D変換器13のコンパレータの判断基準をずらしただけなので付加的なサンプリング容量、コンパレータはいらず、1.5bit/stage入出力特性の3つの判断領域(D=−1,0,1の領域)で応答特性が比較的似るという特徴を有し、誤差線形補正を容易にしている。
(3)出力振幅が制限された1.5bit/stageの伝達特性により、デジタル出力コードYはフルスケールの80%に制限されるが、図19に示すように、YとYの2ビットシフトの単純な加算によりデジタルでのフルスケール変換ができる。
(4)図12に示すように、パイプライン段でホールドフェーズの初期に行うリセット動作により、差動演算増幅器40からの差動出力電圧を短時間ショートする。若干のホールド時間が犠牲になるものの、次段サンプリング容量の履歴による初期電位の変動を0にリセットすることで、誤差補正を線形にする効果がある。
(5)図14に示すように、電源変動やコモンモード電圧の変動に弱い非スルーイング差動演算増幅器40のコモンモードを制御するため、コモンモードレギュレータ(CMR)41を用いている。
(II)非スルーイング増幅器は、スタティックな電力は少ないが、増幅器が容量を充放電する場合に大きな駆動能力を持つ。従来型増幅器のgm駆動領域でほぼ2倍以上の出力駆動電流が得られ、スルーイング領域ではそれ以上の出力駆動電流を得られ、しかも、スタティックな電力は単位バイアス電流ラインが2本であるため折り返しカスコード増幅器の半分ですむため、電力効率が非常に高い。その理由は、定電流駆動ではなく、プッシュプル動作(AB級動作)であるためである。
以上の実施形態においては、利得増強のために補助差動演算増幅器31,32を挿入しているが、利得増強の必要がないときは省略してもよい。
2…演算回路部、
10−1〜10−k…A/D変換回路部、
11…サンプルホールド回路、
12…減算器、
13…サブA/D変換器、
14…D/A変換器、
15…残差利得増幅器、
20−1〜10−k…フルスケール変換器、
31,32…補助差動演算増幅器、
40,50…差動演算増幅器、
51,52…入力端子、
53,54…出力端子、
61…2ビットシフト回路、
62…加算器、
70…リセット回路、
Cc,Cc1,Cp,Cn…カップリングキャパシタ、
Cs…サンプリングキャパシタ、
C1…入力キャパシタ、
C2…帰還キャパシタ、
MP1,MP2…PチャンネルMOSトランジスタ、
MN1,MN2,MN3…NチャンネルMOSトランジスタ、
SW1〜SW54…スイッチ。
Claims (4)
- カスコード接続された第1乃至第4のトランジスタからそれぞれなる2組のカスコード回路に2個の補助差動増幅器が接続されたテレスコピック差動演算増幅回路において、
上記各カスコード回路において、上記第1のトランジスタのゲートと、上記第2のトランジスタのゲートとをそれぞれカップリングキャパシタを介して接続された当該差動演算増幅回路の入力端子と、
上記各カスコード回路において、カスコード接続された第3のトランジスタと第4のトランジスタの接続点に接続された当該差動演算増幅回路の出力端子と、
上記各カスコード回路において、第1のトランジスタのゲートと上記カップリングキャパシタとの接続点に接続された第1のスイッチと、
上記各カスコード回路において、第4のトランジスタのゲートと上記カップリングキャパシタとの接続点に接続された第2のスイッチとを備え、サンプリングフェーズとホールドフェーズで動作するパイプライン型A/D変換装置のための差動演算増幅回路であって、
サンプリングフェーズにおいて、第1のスイッチ及び第2のスイッチがオンされて、第1のトランジスタ及び第4のトランジスタの各ゲートには所定のバイアス電圧が印加され、当該差動演算増幅回路の入力端子はコモンモード電圧に設定され、
ホールドフェーズにおいて、第1のスイッチ及び第2のスイッチがオフされて、第1のトランジスタ及び第4のトランジスタの各ゲートは入力端子を介して入力された入力信号に追随して変化し、上記カップリングキャパシタは入力信号のレベルシフタとして動作して、これにより当該差動演算増幅回路はプッシュプル動作することにより、トランスコンダクタンス駆動領域のみで動作し、スルーイング領域で動作することを防止することを特徴とする差動演算増幅回路。 - 入力信号をサンプルホールドするサンプルホールド回路と、
上記サンプルホールドされた信号を順次A/D変換する複数段のA/D変換回路部とを備えたパイプライン型A/D変換装置において、
上記各A/D変換回路部は、
当該A/D変換回路部に入力される信号をサンプルホールドする別のサンプルホールド回路と、
当該A/D変換回路部に入力される信号をデジタル出力コードにA/D変換するサブAD変換器と、
上記デジタル出力コードをA/D変換するD/A変換器と、
上記別のサンプルホールド回路によりサンプルホールドされた信号と、上記A/D変換された信号との残差を求めて増幅する残差増幅手段とを備え、
上記残差増幅手段は、請求項1記載の差動演算増幅回路により構成され、
上記サブA/D変換器は、入力電圧を所定の参照電圧範囲より狭い第1の参照電圧範囲で制限しかつ出力電圧を上記参照電圧範囲よりも狭い第2の参照電圧範囲で制限する1.5bit/stageの伝達特性で、入力電圧をA/D変換することを特徴とするパイプライン型A/D変換装置。 - 上記サブA/D変換器から出力されるデジタル出力コードをフルスケール変換するフルスケール変換器をさらに備え、
上記フルスケール変換器は、上記デジタル出力コードと、当該デジタル出力コードを2ビットシフトしたコードとを単純加算することによりフルスケール変換することを特徴とする請求項2記載のパイプライン型A/D変換装置。 - 上記各A/D変換回路部のホールドフェーズの初期において、上記残差増幅手段の差動演算増幅回路の出力端子を短絡するようにリセットするリセット回路をさらに備えたことを特徴とする請求項2又は3記載のパイプライン型A/D変換装置。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010135905A (ja) * | 2008-12-02 | 2010-06-17 | Asahi Kasei Electronics Co Ltd | パイプライン型a/dコンバータ、ホールド回路 |
WO2012035674A1 (ja) * | 2010-09-17 | 2012-03-22 | パナソニック株式会社 | デルタシグマ変調器 |
JP2017085351A (ja) * | 2015-10-28 | 2017-05-18 | 株式会社東芝 | 増幅回路、パイプラインadc、及び無線通信装置 |
JP2021113793A (ja) * | 2020-01-21 | 2021-08-05 | 株式会社デンソー | 容量式物理量センサの検出回路および容量式物理量検出装置 |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8436760B1 (en) * | 2009-09-25 | 2013-05-07 | Marvell International Ltd. | Low power current-voltage mixed ADC architecture |
US8648913B2 (en) | 2011-04-15 | 2014-02-11 | Omnivision Technologies, Inc. | Missing code redistribution in pipeline analog to digital converter |
US8390487B2 (en) * | 2011-06-14 | 2013-03-05 | Analog Devices, Inc. | System and method of analog-to-digital converters |
CN102594351B (zh) * | 2012-02-27 | 2014-08-20 | 张禹瑄 | 模拟数字转换装置 |
US8686888B2 (en) * | 2012-07-06 | 2014-04-01 | Broadcom Corporation | Complementary switched capacitor amplifier for pipelined ADCs and other applications |
WO2014113369A1 (en) * | 2013-01-15 | 2014-07-24 | Knowles Electronics, Llc | Telescopic op-amp with slew rate control |
JP6160444B2 (ja) * | 2013-10-30 | 2017-07-12 | 株式会社ソシオネクスト | アナログデジタル変換回路、アナログデジタル変換回路の制御方法 |
US9461595B2 (en) * | 2014-03-14 | 2016-10-04 | Qualcomm Incoporated | Integrator for class D audio amplifier |
US9160357B1 (en) | 2014-04-30 | 2015-10-13 | Qualcomm Incorporated | Residual error sampling and correction circuits in INL DAC calibrations |
KR20150141340A (ko) | 2014-06-10 | 2015-12-18 | 삼성전자주식회사 | 채널 버퍼 블록을 포함하는 장치들 |
CN104617898B (zh) * | 2015-01-19 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | 运算放大器 |
EP3258597B1 (en) | 2016-06-13 | 2020-07-29 | Intel IP Corporation | Amplification circuit, apparatus for amplifying, low noise amplifier, radio receiver, mobile terminal, base station, and method for amplifying |
US9998131B1 (en) * | 2016-12-14 | 2018-06-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Hybrid analog-to-digital converter |
CN108306620B (zh) * | 2017-01-11 | 2021-03-16 | 瑞昱半导体股份有限公司 | 电荷引导式放大电路及其控制方法 |
CN108649959B (zh) * | 2018-08-07 | 2023-10-27 | 上海艾为电子技术股份有限公司 | 一种数字模拟转换器及数字功放子系统 |
US10862443B2 (en) * | 2018-08-20 | 2020-12-08 | Texas Instruments Incorporated | Offset addition circuits for sense transistors |
CN110350880A (zh) * | 2019-06-28 | 2019-10-18 | 西安电子科技大学 | 一种新型超宽带运算放大器 |
CN111010186B (zh) * | 2019-12-15 | 2023-03-07 | 复旦大学 | 具有高线性度的电压时间转换器 |
CN112751537B (zh) * | 2020-05-26 | 2024-04-19 | 上海韬润半导体有限公司 | 线性放大电路和包含该电路的模数转换装置 |
CN111884657B (zh) * | 2020-08-04 | 2024-03-12 | 中国电子科技集团公司第二十四研究所 | 一种采样保持电路及方法 |
CN112152627B (zh) * | 2020-08-25 | 2023-02-24 | 西安电子科技大学 | 应用于GS/s流水线ADC推挽输出级驱动的MDAC |
TWI819537B (zh) * | 2022-03-22 | 2023-10-21 | 瑞昱半導體股份有限公司 | 以比較器為核心的切換電容式電路 |
US11750160B1 (en) * | 2022-04-09 | 2023-09-05 | Caelus Technologies Limited | Gain-boosted class-AB differential residue amplifier in a pipelined Analog-to-Digital Converter (ADC) using switched-capacitor common-mode feedback to eliminate tail current sources |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5748040A (en) * | 1995-07-17 | 1998-05-05 | Crystal Semiconductor Corporation | Fully differential high gain cascode amplifier |
JP2003198368A (ja) * | 2001-12-26 | 2003-07-11 | Matsushita Electric Ind Co Ltd | A/d変換器、a/d変換方法および信号処理装置 |
JP3597812B2 (ja) * | 2001-11-21 | 2004-12-08 | 株式会社半導体理工学研究センター | 擬似差動増幅回路及び擬似差動増幅回路を使用したa/d変換器 |
JP2005210635A (ja) * | 2004-01-26 | 2005-08-04 | Nec Electronics Corp | 演算増幅回路 |
JP2006025399A (ja) * | 2004-06-11 | 2006-01-26 | Sharp Corp | 電子回路装置 |
JP2006074549A (ja) * | 2004-09-03 | 2006-03-16 | Olympus Corp | パイプライン型a/d変換器 |
JP2007274631A (ja) * | 2006-03-31 | 2007-10-18 | Sharp Corp | 差動増幅回路 |
JP2009239703A (ja) * | 2008-03-27 | 2009-10-15 | Seiko Epson Corp | パイプライン型a/d変換器 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5442318A (en) * | 1993-10-15 | 1995-08-15 | Hewlett Packard Corporation | Gain enhancement technique for operational amplifiers |
US5838199A (en) * | 1996-05-28 | 1998-11-17 | Analog Devices, Inc. | Multi-stage high-performance amplifier |
US5847607A (en) * | 1996-12-19 | 1998-12-08 | National Semiconductor Corporation | High speed fully differential operational amplifier with fast settling time for switched capacitor applications |
US6259313B1 (en) * | 1999-04-19 | 2001-07-10 | National Semiconductor Corporation | Chopper-stabilized telescopic differential amplifier |
US6486820B1 (en) * | 2001-03-19 | 2002-11-26 | Cisco Systems Wireless Networking (Australia) Pty Limited | Pipeline analog-to-digital converter with common mode following reference generator |
US6972706B2 (en) * | 2001-08-10 | 2005-12-06 | Walter Jan Maria Snoeijs | Current folding cell and circuit comprising at least one folding cell |
US6462695B1 (en) * | 2001-08-31 | 2002-10-08 | Exar Corporation | Dynamic biasing techniques for low power pipeline analog to digital converters |
JP4219341B2 (ja) * | 2004-06-01 | 2009-02-04 | 三洋電機株式会社 | アナログデジタル変換器、それを用いた信号処理システム、および撮像装置 |
US7113039B2 (en) * | 2004-08-04 | 2006-09-26 | Texas Instruments Incorporated | Gain-boosted opamp with capacitor bridge connection |
JP4529007B2 (ja) * | 2004-09-02 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
US7265621B1 (en) * | 2005-07-13 | 2007-09-04 | National Semiconductor Corporation | Fully differential operational amplifier with fast settling time |
US7397306B2 (en) * | 2005-11-02 | 2008-07-08 | Marvell World Trade Ltd. | High-bandwidth high-gain amplifier |
-
2008
- 2008-09-19 JP JP2008241120A patent/JP4564558B2/ja not_active Expired - Fee Related
-
2009
- 2009-09-18 US US12/562,664 patent/US7898449B2/en not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5748040A (en) * | 1995-07-17 | 1998-05-05 | Crystal Semiconductor Corporation | Fully differential high gain cascode amplifier |
JP3597812B2 (ja) * | 2001-11-21 | 2004-12-08 | 株式会社半導体理工学研究センター | 擬似差動増幅回路及び擬似差動増幅回路を使用したa/d変換器 |
JP2003198368A (ja) * | 2001-12-26 | 2003-07-11 | Matsushita Electric Ind Co Ltd | A/d変換器、a/d変換方法および信号処理装置 |
JP2005210635A (ja) * | 2004-01-26 | 2005-08-04 | Nec Electronics Corp | 演算増幅回路 |
JP2006025399A (ja) * | 2004-06-11 | 2006-01-26 | Sharp Corp | 電子回路装置 |
JP2006074549A (ja) * | 2004-09-03 | 2006-03-16 | Olympus Corp | パイプライン型a/d変換器 |
JP2007274631A (ja) * | 2006-03-31 | 2007-10-18 | Sharp Corp | 差動増幅回路 |
JP2009239703A (ja) * | 2008-03-27 | 2009-10-15 | Seiko Epson Corp | パイプライン型a/d変換器 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010135905A (ja) * | 2008-12-02 | 2010-06-17 | Asahi Kasei Electronics Co Ltd | パイプライン型a/dコンバータ、ホールド回路 |
WO2012035674A1 (ja) * | 2010-09-17 | 2012-03-22 | パナソニック株式会社 | デルタシグマ変調器 |
JP2017085351A (ja) * | 2015-10-28 | 2017-05-18 | 株式会社東芝 | 増幅回路、パイプラインadc、及び無線通信装置 |
JP2021113793A (ja) * | 2020-01-21 | 2021-08-05 | 株式会社デンソー | 容量式物理量センサの検出回路および容量式物理量検出装置 |
JP7243647B2 (ja) | 2020-01-21 | 2023-03-22 | 株式会社デンソー | 容量式物理量センサの検出回路および容量式物理量検出装置 |
Also Published As
Publication number | Publication date |
---|---|
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US7898449B2 (en) | 2011-03-01 |
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