JP2003198368A - Ａ／ｄ変換器、ａ／ｄ変換方法および信号処理装置 - Google Patents
Ａ／ｄ変換器、ａ／ｄ変換方法および信号処理装置Info
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Abstract
(57)【要約】
【課題】 システムが要求するＡ／Ｄ変換器の性能が変
化した場合においてシステム全体としての消費電力を低
減する。 【解決手段】 本発明のＡ／Ｄ変換器１ａは、分解能を
指示する外部からの制御信号４によって増幅器に流れる
電流を変更することにより分解能を可変とする。
化した場合においてシステム全体としての消費電力を低
減する。 【解決手段】 本発明のＡ／Ｄ変換器１ａは、分解能を
指示する外部からの制御信号４によって増幅器に流れる
電流を変更することにより分解能を可変とする。
Description
【０００１】
【発明の属する技術分野】本発明はＡ／Ｄ変換器、Ａ／
Ｄ変換方法および信号処理装置に関するものである。
Ｄ変換方法および信号処理装置に関するものである。
【０００２】
【従来の技術】情報通信分野における信号処理のディジ
タル化、高速化、広帯域化、情報通信機器の小型化、軽
量化に伴い、ディジタル信号処理のキーデバイスとなる
Ａ／Ｄ変換器において、高速化、広帯域化、低消費電力
化が要求されている。Ａ／Ｄ変換器は各部に演算増幅器
が使用されており、それぞれの演算増幅器は非常に重要
な機能を担う。Ａ／Ｄ変換器を構成する演算増幅器の一
例として、基準電圧と与えられたアナログ入力電圧とを
比較する比較器、高速化・広帯域化を実現するために入
力信号に対してサンプル／ホールド動作を行うサンプル
／ホールド回路、パイプラインＡ／Ｄ変換器の信号増幅
等に使用される差動信号増幅回路などが挙げられる。
タル化、高速化、広帯域化、情報通信機器の小型化、軽
量化に伴い、ディジタル信号処理のキーデバイスとなる
Ａ／Ｄ変換器において、高速化、広帯域化、低消費電力
化が要求されている。Ａ／Ｄ変換器は各部に演算増幅器
が使用されており、それぞれの演算増幅器は非常に重要
な機能を担う。Ａ／Ｄ変換器を構成する演算増幅器の一
例として、基準電圧と与えられたアナログ入力電圧とを
比較する比較器、高速化・広帯域化を実現するために入
力信号に対してサンプル／ホールド動作を行うサンプル
／ホールド回路、パイプラインＡ／Ｄ変換器の信号増幅
等に使用される差動信号増幅回路などが挙げられる。
【０００３】図１３はＡ／Ｄ変換器に使用される差動入
力−差動出力演算増幅器の一例である。本回路は定電流
源Ｉｓｓによりバイアスされている。入力トランジスタ
であるＮｃｈ型トランジスタＭ１及びＮｃｈ型トランジ
スタＭ２のゲート端子にそれぞれアナログ差動入力信号
正極Ｖｉｎ+およびアナログ差動入力信号負極Ｖｉｎ-が
接続されている。前記Ｎｃｈ型トランジスタＭ１，Ｍ２
のソース端子は基準電圧ＶＳＳに接続されている。Ｐｃ
ｈ型トランジスタＭ３，Ｍ４のゲート端子はバイアス電
圧Ｖｂに接続されている。前記Ｐｃｈ型トランジスタＭ
３，Ｍ４のソース端子は電源電圧ＶＤＤに接続されてい
る。前記Ｎｃｈ型トランジスタＭ１および前記Ｐｃｈ型
トランジスタＭ３のドレイン端子はアナログ差動出力信
号負極Ｖｏｕｔ-に接続されている。前記Ｎｃｈ型トラ
ンジスタＭ２および前記Ｐｃｈ型トランジスタＭ４のド
レイン端子はアナログ差動出力信号正極Ｖｏｕｔ+に接
続されている。
力−差動出力演算増幅器の一例である。本回路は定電流
源Ｉｓｓによりバイアスされている。入力トランジスタ
であるＮｃｈ型トランジスタＭ１及びＮｃｈ型トランジ
スタＭ２のゲート端子にそれぞれアナログ差動入力信号
正極Ｖｉｎ+およびアナログ差動入力信号負極Ｖｉｎ-が
接続されている。前記Ｎｃｈ型トランジスタＭ１，Ｍ２
のソース端子は基準電圧ＶＳＳに接続されている。Ｐｃ
ｈ型トランジスタＭ３，Ｍ４のゲート端子はバイアス電
圧Ｖｂに接続されている。前記Ｐｃｈ型トランジスタＭ
３，Ｍ４のソース端子は電源電圧ＶＤＤに接続されてい
る。前記Ｎｃｈ型トランジスタＭ１および前記Ｐｃｈ型
トランジスタＭ３のドレイン端子はアナログ差動出力信
号負極Ｖｏｕｔ-に接続されている。前記Ｎｃｈ型トラ
ンジスタＭ２および前記Ｐｃｈ型トランジスタＭ４のド
レイン端子はアナログ差動出力信号正極Ｖｏｕｔ+に接
続されている。
【０００４】アナログ差動入力信号 ΔＶｉｎ＝（Ｖｉ
ｎ+−Ｖｉｎ-） は前記Ｎｃｈ型トランジスタＭ１およ
び前記Ｎｃｈ型トランジスタＭ２の電圧・電流変換作用
により、前記Ｎｃｈ型トランジスタＭ１に流れるドレイ
ン・ソース電流Ｉｄｓ１および前記Ｎｃｈ型トランジス
タＭ２に流れるドレイン・ソース電流Ｉｄｓ２の差電流
ΔＩｄｓ＝（Ｉｄｓ１−Ｉｄｓ２） に変換される。
前記ドレイン・ソース電流Ｉｄｓ１および前記ドレイン
・ソース電流Ｉｄｓ２それぞれの変化分、ΔＩｄｓ１お
よびΔＩｄｓ２は、前記Ｎｃｈ型トランジスタＭ１のト
ランスコンダクタンスをｇｍ１、前記Ｎｃｈ型トランジ
スタＭ２のトランスコンダクタンスをｇｍ２とすると、
ΔＩｄｓ１＝ｇｍ１（ΔＶｉｎ／２） 、 ΔＩｄｓ
２＝ｇｍ２（ΔＶｉｎ／２） と表される。前記Ｍ１お
よび前記Ｍ２は同じ特性のトランジスタであるとする
と、 ｇｍ＝ｇｍ１＝ｇｍ２ である。出力端の動的な
抵抗をｒｏとすると、アナログ差動出力信号 ΔＶｏｕ
ｔ＝（ΔＶｏｕｔ+−ΔＶｏｕｔ-） は、 ΔＶｏｕｔ
＝ｇｍ・ΔＶｉｎ・ｒｏ で表される。従って、本回路
の電圧利得Ｇは、 Ｇ＝ΔＶｏｕｔ／ΔＶｉｎ＝ｇｍ・
ｒｏ となる。
ｎ+−Ｖｉｎ-） は前記Ｎｃｈ型トランジスタＭ１およ
び前記Ｎｃｈ型トランジスタＭ２の電圧・電流変換作用
により、前記Ｎｃｈ型トランジスタＭ１に流れるドレイ
ン・ソース電流Ｉｄｓ１および前記Ｎｃｈ型トランジス
タＭ２に流れるドレイン・ソース電流Ｉｄｓ２の差電流
ΔＩｄｓ＝（Ｉｄｓ１−Ｉｄｓ２） に変換される。
前記ドレイン・ソース電流Ｉｄｓ１および前記ドレイン
・ソース電流Ｉｄｓ２それぞれの変化分、ΔＩｄｓ１お
よびΔＩｄｓ２は、前記Ｎｃｈ型トランジスタＭ１のト
ランスコンダクタンスをｇｍ１、前記Ｎｃｈ型トランジ
スタＭ２のトランスコンダクタンスをｇｍ２とすると、
ΔＩｄｓ１＝ｇｍ１（ΔＶｉｎ／２） 、 ΔＩｄｓ
２＝ｇｍ２（ΔＶｉｎ／２） と表される。前記Ｍ１お
よび前記Ｍ２は同じ特性のトランジスタであるとする
と、 ｇｍ＝ｇｍ１＝ｇｍ２ である。出力端の動的な
抵抗をｒｏとすると、アナログ差動出力信号 ΔＶｏｕ
ｔ＝（ΔＶｏｕｔ+−ΔＶｏｕｔ-） は、 ΔＶｏｕｔ
＝ｇｍ・ΔＶｉｎ・ｒｏ で表される。従って、本回路
の電圧利得Ｇは、 Ｇ＝ΔＶｏｕｔ／ΔＶｉｎ＝ｇｍ・
ｒｏ となる。
【０００５】つまり、前記演算増幅器の前記電圧利得Ｇ
は入力トランジスタである前記Ｎｃｈ型トランジスタＭ
１および前記Ｎｃｈ型トランジスタＭ２の前記トランス
コンダクタンスｇｍに比例する。また、前記トランスコ
ンダクタンスｇｍはトランジスタに流れるドレイン・ソ
ース電流Ｉｄｓにほぼ比例する。従って、前記電圧利得
Ｇを大きくするためには前記ドレイン・ソース電流Ｉｄ
ｓを大きくする必要がある。
は入力トランジスタである前記Ｎｃｈ型トランジスタＭ
１および前記Ｎｃｈ型トランジスタＭ２の前記トランス
コンダクタンスｇｍに比例する。また、前記トランスコ
ンダクタンスｇｍはトランジスタに流れるドレイン・ソ
ース電流Ｉｄｓにほぼ比例する。従って、前記電圧利得
Ｇを大きくするためには前記ドレイン・ソース電流Ｉｄ
ｓを大きくする必要がある。
【０００６】高分解能、高速動作Ａ／Ｄ変換器を実現す
るためには、前記演算増幅器の高精度化、高利得化、高
速化が必要となる。
るためには、前記演算増幅器の高精度化、高利得化、高
速化が必要となる。
【０００７】一般的に、演算増幅器は定電流バイアス状
態で動作させる。従って、演算増幅器の消費電力は常に
ほぼ一定となる。
態で動作させる。従って、演算増幅器の消費電力は常に
ほぼ一定となる。
【０００８】
【発明が解決しようとする課題】以上に述べたように、
従来のＡ／Ｄ変換器は、システムがＡ／Ｄ変換器に要求
する性能が変化したとしても、Ａ／Ｄ変換器を構成する
演算増幅器に流れる電流は変化せず、結果としてＡ／Ｄ
変換器自体の性能が変化しない。従って、システムがＡ
／Ｄ変換器に要求する性能に対してＡ／Ｄ変換器の性能
が上回る場合、性能のオーバヘッドを持つことになる。
一般にＡ／Ｄ変換器の性能と消費電力とはおおよそ相関
関係があるため、性能のオーバヘッドがあることにより
消費電力が無駄になるという問題があった。
従来のＡ／Ｄ変換器は、システムがＡ／Ｄ変換器に要求
する性能が変化したとしても、Ａ／Ｄ変換器を構成する
演算増幅器に流れる電流は変化せず、結果としてＡ／Ｄ
変換器自体の性能が変化しない。従って、システムがＡ
／Ｄ変換器に要求する性能に対してＡ／Ｄ変換器の性能
が上回る場合、性能のオーバヘッドを持つことになる。
一般にＡ／Ｄ変換器の性能と消費電力とはおおよそ相関
関係があるため、性能のオーバヘッドがあることにより
消費電力が無駄になるという問題があった。
【０００９】本発明はかかるる点に鑑みてなされたもの
で、システムが要求するＡ／Ｄ変換器の性能が変化した
場合においてシステム全体としての消費電力を低減する
ことを目的とする。
で、システムが要求するＡ／Ｄ変換器の性能が変化した
場合においてシステム全体としての消費電力を低減する
ことを目的とする。
【００１０】
【発明を解決するための手段】この目的を達成するため
に、本発明は以下のような解決手段を講じた。すなわ
ち、請求項１，２はＡ／Ｄ変換器に関するものであり、
そのうち、請求項１は、分解能を指示する制御信号によ
って増幅器に流れる電流を変更することにより分解能を
可変とすることを特徴とする。
に、本発明は以下のような解決手段を講じた。すなわ
ち、請求項１，２はＡ／Ｄ変換器に関するものであり、
そのうち、請求項１は、分解能を指示する制御信号によ
って増幅器に流れる電流を変更することにより分解能を
可変とすることを特徴とする。
【００１１】請求項２は、分解能を決定する制御手段
と、前記制御手段の信号により電流を変更する増幅器
と、前記増幅器の出力を入力する電圧比較器列とを備
え、前記電圧比較器列での比較結果を前記制御手段に入
力することにより分解能を修正するように構成されてい
ることを特徴とする。
と、前記制御手段の信号により電流を変更する増幅器
と、前記増幅器の出力を入力する電圧比較器列とを備
え、前記電圧比較器列での比較結果を前記制御手段に入
力することにより分解能を修正するように構成されてい
ることを特徴とする。
【００１２】請求項３，４は信号処理装置に関するもの
であり、そのうち、請求項３は、請求項１または請求項
２に記載のＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の分解能
により性能の一部が決定する信号処理手段と、前記Ａ／
Ｄ変換器の分解能に起因する前記信号処理手段の性能を
監視し、性能低下が検知されると前記Ａ／Ｄ変換器に分
解能を上げるように指示し、過性能が検知されると前記
Ａ／Ｄ変換器に分解能を下げるように指示するモニタ手
段とを備えていることを特徴とする。
であり、そのうち、請求項３は、請求項１または請求項
２に記載のＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の分解能
により性能の一部が決定する信号処理手段と、前記Ａ／
Ｄ変換器の分解能に起因する前記信号処理手段の性能を
監視し、性能低下が検知されると前記Ａ／Ｄ変換器に分
解能を上げるように指示し、過性能が検知されると前記
Ａ／Ｄ変換器に分解能を下げるように指示するモニタ手
段とを備えていることを特徴とする。
【００１３】請求項４は、請求項３において、前記信号
処理手段はディジタル復調回路であり、前記性能はディ
ジタル復調回路におけるビットエラーレートであること
を特徴とする。
処理手段はディジタル復調回路であり、前記性能はディ
ジタル復調回路におけるビットエラーレートであること
を特徴とする。
【００１４】請求項５，６はＡ／Ｄ変換方法に関するも
のであり、そのうち、請求項５は、増幅器に検査電圧を
入力する電圧入力ステップと、前記増幅器から出力され
た電圧と前記検査電圧を比較する比較ステップと、前記
比較ステップの結果から前記増幅器の電流値を調整する
分解能決定ステップとを備えていることを特徴とする。
のであり、そのうち、請求項５は、増幅器に検査電圧を
入力する電圧入力ステップと、前記増幅器から出力され
た電圧と前記検査電圧を比較する比較ステップと、前記
比較ステップの結果から前記増幅器の電流値を調整する
分解能決定ステップとを備えていることを特徴とする。
【００１５】請求項６は、請求項５において、前記分解
能決定ステップは、前記比較ステップの結果が所定の閾
値以上である場合は、前記増幅器の電流値を増大させる
一方、前記比較ステップの結果が所定の閾値以下である
場合は、前記増幅器の電流値を減少させることを特徴と
する。
能決定ステップは、前記比較ステップの結果が所定の閾
値以上である場合は、前記増幅器の電流値を増大させる
一方、前記比較ステップの結果が所定の閾値以下である
場合は、前記増幅器の電流値を減少させることを特徴と
する。
【００１６】この構成により、システムが要求する性能
が変化した場合においても、そのシステム状態に応じて
Ａ／Ｄ変換器の性能を可変とし、システムがＡ／Ｄ変換
器に要求する性能に対してＡ／Ｄ変換器の性能がオーバ
ヘッドを生じることを防ぎ、これによって、Ａ／Ｄ変換
器の消費電力を低減し、システム全体としての消費電力
を低減する。
が変化した場合においても、そのシステム状態に応じて
Ａ／Ｄ変換器の性能を可変とし、システムがＡ／Ｄ変換
器に要求する性能に対してＡ／Ｄ変換器の性能がオーバ
ヘッドを生じることを防ぎ、これによって、Ａ／Ｄ変換
器の消費電力を低減し、システム全体としての消費電力
を低減する。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
て説明する。
【００１８】（第１実施形態）図１は本発明の第１の実
施形態に係るＡ／Ｄ変換器の構成を示す図である。
施形態に係るＡ／Ｄ変換器の構成を示す図である。
【００１９】図１において、１ａはＡ／Ｄ変換器であ
り、このＡ／Ｄ変換器１ａには、アナログ入力信号２が
Ａ／Ｄ変換器１ａの入力として与えられ、Ａ／Ｄ変換器
１ａは前記アナログ入力信号２に応じてディジタル出力
信号３を出力する。また、外部より制御信号４がＡ／Ｄ
変換器１ａの入力として与えられる。以上が本発明の第
１の実施形態におけるＡ／Ｄ変換器１ａの構成である次
に、本発明の第１の実施形態に係るＡ／Ｄ変換器１ａの
動作を説明する。
り、このＡ／Ｄ変換器１ａには、アナログ入力信号２が
Ａ／Ｄ変換器１ａの入力として与えられ、Ａ／Ｄ変換器
１ａは前記アナログ入力信号２に応じてディジタル出力
信号３を出力する。また、外部より制御信号４がＡ／Ｄ
変換器１ａの入力として与えられる。以上が本発明の第
１の実施形態におけるＡ／Ｄ変換器１ａの構成である次
に、本発明の第１の実施形態に係るＡ／Ｄ変換器１ａの
動作を説明する。
【００２０】まず、アナログ入力信号２がＡ／Ｄ変換器
１ａの入力として与えられ、Ａ／Ｄ変換器１ａはアナロ
グ入力信号２に応じてディジタル出力信号３を出力す
る。このとき、制御信号４によってＡ／Ｄ変換器１ａの
消費電力が制御される。Ａ／Ｄ変換器１ａの消費電力と
性能とはおおよそ相関関係にあるため、Ａ／Ｄ変換器１
ａの消費電力を制御することによってＡ／Ｄ変換器１ａ
の性能を可変にする。
１ａの入力として与えられ、Ａ／Ｄ変換器１ａはアナロ
グ入力信号２に応じてディジタル出力信号３を出力す
る。このとき、制御信号４によってＡ／Ｄ変換器１ａの
消費電力が制御される。Ａ／Ｄ変換器１ａの消費電力と
性能とはおおよそ相関関係にあるため、Ａ／Ｄ変換器１
ａの消費電力を制御することによってＡ／Ｄ変換器１ａ
の性能を可変にする。
【００２１】従って、第１の実施形態では、外部からの
制御信号４でＡ／Ｄ変換器１ａの消費電力を可変とし、
結果としてＡ／Ｄ変換器１ａの性能を変化させることが
可能となり、Ａ／Ｄ変換器１ａを含むシステム全体とし
ての消費電力を低減できる。
制御信号４でＡ／Ｄ変換器１ａの消費電力を可変とし、
結果としてＡ／Ｄ変換器１ａの性能を変化させることが
可能となり、Ａ／Ｄ変換器１ａを含むシステム全体とし
ての消費電力を低減できる。
【００２２】なお、制御信号４はアナログ信号もしくは
ディジタル信号、あるいはアナログ信号およびディジタ
ル信号の何れであってもよい。また、使用されるＡ／Ｄ
変換器１ａの変換方式は、フラッシュ型、２ステップフ
ラッシュ型、サブレンシング型、逐次比較型、積分型、
パイプライン型のいずれであってもよい。
ディジタル信号、あるいはアナログ信号およびディジタ
ル信号の何れであってもよい。また、使用されるＡ／Ｄ
変換器１ａの変換方式は、フラッシュ型、２ステップフ
ラッシュ型、サブレンシング型、逐次比較型、積分型、
パイプライン型のいずれであってもよい。
【００２３】（第２の実施形態）図２は本発明の第２の
実施形態に係る信号処理装置の構成を示す図である。
実施形態に係る信号処理装置の構成を示す図である。
【００２４】図２において、１ｂはＡ／Ｄ変換器、５ｂ
はＡ／Ｄ変換器１ｂに対して独立に動作する内部システ
ム、６ｂはＡ／Ｄ変換器１ｂおよび内部システム５ｂを
内部に含む外部システムである。前記Ａ／Ｄ変換器１ｂ
には、内部システム５ｂよりアナログ入力信号２がＡ／
Ｄ変換器１ｂの入力として与えられ、Ａ／Ｄ変換器１ｂ
は前記アナログ入力信号２に応じてディジタル出力信号
３を出力する。また、内部システム５ｂより制御信号４
がＡ／Ｄ変換器１ｂの入力として与えられる。以上が本
発明の第２の実施形態に係る信号処理装置の構成であ
る。
はＡ／Ｄ変換器１ｂに対して独立に動作する内部システ
ム、６ｂはＡ／Ｄ変換器１ｂおよび内部システム５ｂを
内部に含む外部システムである。前記Ａ／Ｄ変換器１ｂ
には、内部システム５ｂよりアナログ入力信号２がＡ／
Ｄ変換器１ｂの入力として与えられ、Ａ／Ｄ変換器１ｂ
は前記アナログ入力信号２に応じてディジタル出力信号
３を出力する。また、内部システム５ｂより制御信号４
がＡ／Ｄ変換器１ｂの入力として与えられる。以上が本
発明の第２の実施形態に係る信号処理装置の構成であ
る。
【００２５】次に、第２の実施形態に係る信号処理装置
の動作を説明する。
の動作を説明する。
【００２６】まず、内部システム５ｂよりアナログ入力
信号２がＡ／Ｄ変換器１ｂの入力として与えられ、Ａ／
Ｄ変換器１ｂは前記アナログ入力信号２に応じてディジ
タル出力信号３を出力する。同時に、内部システム５ｂ
よりＡ／Ｄ変換器１ｂに対して要求する性能に関する情
報を含む制御信号４がＡ／Ｄ変換器１ｂの入力として与
えられる。このとき、前記制御信号４によってＡ／Ｄ変
換器１ｂの消費電力が制御される。Ａ／Ｄ変換器１ｂの
消費電力と性能とはおおよそ相関関係にあるため、Ａ／
Ｄ変換器１ｂの消費電力を制御することによってＡ／Ｄ
変換器１ｂの性能を可変にする。
信号２がＡ／Ｄ変換器１ｂの入力として与えられ、Ａ／
Ｄ変換器１ｂは前記アナログ入力信号２に応じてディジ
タル出力信号３を出力する。同時に、内部システム５ｂ
よりＡ／Ｄ変換器１ｂに対して要求する性能に関する情
報を含む制御信号４がＡ／Ｄ変換器１ｂの入力として与
えられる。このとき、前記制御信号４によってＡ／Ｄ変
換器１ｂの消費電力が制御される。Ａ／Ｄ変換器１ｂの
消費電力と性能とはおおよそ相関関係にあるため、Ａ／
Ｄ変換器１ｂの消費電力を制御することによってＡ／Ｄ
変換器１ｂの性能を可変にする。
【００２７】従って、第２の実施形態では、システムが
要求する性能に応じてＡ／Ｄ変換器１ｂの消費電力と性
能とを変化させることが可能となり、システム全体とし
ての消費電力を低減できる。
要求する性能に応じてＡ／Ｄ変換器１ｂの消費電力と性
能とを変化させることが可能となり、システム全体とし
ての消費電力を低減できる。
【００２８】（第３の実施形態）図３は本発明の第３の
実施形態に係る信号処理装置の構成を示す図である。
実施形態に係る信号処理装置の構成を示す図である。
【００２９】図３において、１ｃはＡ／Ｄ変換器、５ｃ
はＡ／Ｄ変換器１ｃに対して独立に動作する内部システ
ム、６ｃはＡ／Ｄ変換器１ｃおよび内部システム５ｃを
内部に含む外部システムである。前記Ａ／Ｄ変換器１ｃ
には、内部システム５ｃよりアナログ入力信号２がＡ／
Ｄ変換器１ｃの入力として与えられ、Ａ／Ｄ変換器１ｃ
は前記アナログ入力信号２に応じてディジタル出力信号
３を出力する。得られたディジタル出力信号３は内部シ
ステム５ｃにフィードバックされる。一方、内部システ
ム５ｃより制御信号４がＡ／Ｄ変換器１ｃの入力として
与えられる。以上が第３の実施形態に係る信号処理装置
の構成である次に、第３の実施形態に係る信号処理装置
の動作を説明する。
はＡ／Ｄ変換器１ｃに対して独立に動作する内部システ
ム、６ｃはＡ／Ｄ変換器１ｃおよび内部システム５ｃを
内部に含む外部システムである。前記Ａ／Ｄ変換器１ｃ
には、内部システム５ｃよりアナログ入力信号２がＡ／
Ｄ変換器１ｃの入力として与えられ、Ａ／Ｄ変換器１ｃ
は前記アナログ入力信号２に応じてディジタル出力信号
３を出力する。得られたディジタル出力信号３は内部シ
ステム５ｃにフィードバックされる。一方、内部システ
ム５ｃより制御信号４がＡ／Ｄ変換器１ｃの入力として
与えられる。以上が第３の実施形態に係る信号処理装置
の構成である次に、第３の実施形態に係る信号処理装置
の動作を説明する。
【００３０】まず、内部システム５ｃよりアナログ入力
信号２がＡ／Ｄ変換器１ｃの入力として与えられる。Ａ
／Ｄ変換器１ｃは前記アナログ入力信号２に応じてディ
ジタル出力信号３を出力する。同時に、内部システム５
ｃよりＡ／Ｄ変換器１ｃに対して要求する性能に関する
情報を含む制御信号４がＡ／Ｄ変換器１ｃの入力として
与えられる。一方、前記ディジタル出力信号３は、内部
システム５ｃにフィードバックされる。内部システム５
ｃは前記ディジタル出力信号３に応じて制御信号４を再
び出力し、これをＡ／Ｄ変換器１ｃの入力として与え
る。このとき、前記制御信号４によってＡ／Ｄ変換器１
ｃの消費電力が制御される。Ａ／Ｄ変換器１ｃの消費電
力と性能とはおおよそ相関関係にあるため、Ａ／Ｄ変換
器１ｃの消費電力を制御することによってＡ／Ｄ変換器
１ｃの性能を可変にする。
信号２がＡ／Ｄ変換器１ｃの入力として与えられる。Ａ
／Ｄ変換器１ｃは前記アナログ入力信号２に応じてディ
ジタル出力信号３を出力する。同時に、内部システム５
ｃよりＡ／Ｄ変換器１ｃに対して要求する性能に関する
情報を含む制御信号４がＡ／Ｄ変換器１ｃの入力として
与えられる。一方、前記ディジタル出力信号３は、内部
システム５ｃにフィードバックされる。内部システム５
ｃは前記ディジタル出力信号３に応じて制御信号４を再
び出力し、これをＡ／Ｄ変換器１ｃの入力として与え
る。このとき、前記制御信号４によってＡ／Ｄ変換器１
ｃの消費電力が制御される。Ａ／Ｄ変換器１ｃの消費電
力と性能とはおおよそ相関関係にあるため、Ａ／Ｄ変換
器１ｃの消費電力を制御することによってＡ／Ｄ変換器
１ｃの性能を可変にする。
【００３１】従って、第３の実施形態では、Ａ／Ｄ変換
器１ｃの性能をシステム全体が必要としている最低限の
レベルまで抑えることが可能となり、Ａ／Ｄ変換器１ｃ
の消費電力と性能とを最適化することができ、システム
全体としての消費電力を低減できる。
器１ｃの性能をシステム全体が必要としている最低限の
レベルまで抑えることが可能となり、Ａ／Ｄ変換器１ｃ
の消費電力と性能とを最適化することができ、システム
全体としての消費電力を低減できる。
【００３２】（第４の実施形態）図４は本発明の第４の
実施形態に係る信号処理装置の構成を示す図である。
実施形態に係る信号処理装置の構成を示す図である。
【００３３】図４において、１ｄはＡ／Ｄ変換器、５ｄ
はＡ／Ｄ変換器１ｄに対して独立に動作する内部システ
ム、６ｄはＡ／Ｄ変換器１ｄおよび内部システム５ｄを
内部に含む外部システム、８はシステム特性モニタであ
る。前記Ａ／Ｄ変換器１ｄは内部システム５ｄよりアナ
ログ入力信号２がＡ／Ｄ変換器１ｄの入力として与えら
れ、Ａ／Ｄ変換器１ｄは前記アナログ入力信号２に応じ
てディジタル出力信号３を出力する。得られたディジタ
ル出力信号３は内部システム５ｄにフィードバックされ
る。一方、内部システム５ｄより内部システム特性７が
システム特性モニタ８に与えられる。システム特性モニ
タ８は内部システム特性７に応じて制御信号４を出力す
る。システム特性モニタ８より制御信号４がＡ／Ｄ変換
器１ｄの入力として与えられる。以上が本発明の第４の
実施形態に係る信号処理装置の構成である。
はＡ／Ｄ変換器１ｄに対して独立に動作する内部システ
ム、６ｄはＡ／Ｄ変換器１ｄおよび内部システム５ｄを
内部に含む外部システム、８はシステム特性モニタであ
る。前記Ａ／Ｄ変換器１ｄは内部システム５ｄよりアナ
ログ入力信号２がＡ／Ｄ変換器１ｄの入力として与えら
れ、Ａ／Ｄ変換器１ｄは前記アナログ入力信号２に応じ
てディジタル出力信号３を出力する。得られたディジタ
ル出力信号３は内部システム５ｄにフィードバックされ
る。一方、内部システム５ｄより内部システム特性７が
システム特性モニタ８に与えられる。システム特性モニ
タ８は内部システム特性７に応じて制御信号４を出力す
る。システム特性モニタ８より制御信号４がＡ／Ｄ変換
器１ｄの入力として与えられる。以上が本発明の第４の
実施形態に係る信号処理装置の構成である。
【００３４】次に、第４の実施形態に係る信号処理装置
の動作を説明する。
の動作を説明する。
【００３５】まず、内部システム５ｄよりアナログ入力
信号１がＡ／Ｄ変換器１ｄの入力として与えられる。Ａ
／Ｄ変換器１ｄは前記アナログ入力信号２に応じてディ
ジタル出力信号３を出力する。同時に、内部システム５
ｄより内部システム特性７がシステム特性モニタ８の入
力として与えられる。システム特性モニタ８は内部シス
テム特性７を受けて制御信号４をＡ／Ｄ変換器１ｄに出
力する。一方、前記ディジタル出力信号３は、内部シス
テム５ｄにフィードバックされる。内部システム５ｄは
前記ディジタル出力信号３に応じて内部システム特性７
を再び出力し、これをＡ／Ｄ変換器１ｄの入力として与
える。このとき、前記制御信号４によってＡ／Ｄ変換器
１ｄの消費電力が制御される。Ａ／Ｄ変換器１ｄの消費
電力と性能とはおおよそ相関関係にあるため、Ａ／Ｄ変
換器１ｄの消費電力を制御することによってＡ／Ｄ変換
器１ｄの性能を可変にする。
信号１がＡ／Ｄ変換器１ｄの入力として与えられる。Ａ
／Ｄ変換器１ｄは前記アナログ入力信号２に応じてディ
ジタル出力信号３を出力する。同時に、内部システム５
ｄより内部システム特性７がシステム特性モニタ８の入
力として与えられる。システム特性モニタ８は内部シス
テム特性７を受けて制御信号４をＡ／Ｄ変換器１ｄに出
力する。一方、前記ディジタル出力信号３は、内部シス
テム５ｄにフィードバックされる。内部システム５ｄは
前記ディジタル出力信号３に応じて内部システム特性７
を再び出力し、これをＡ／Ｄ変換器１ｄの入力として与
える。このとき、前記制御信号４によってＡ／Ｄ変換器
１ｄの消費電力が制御される。Ａ／Ｄ変換器１ｄの消費
電力と性能とはおおよそ相関関係にあるため、Ａ／Ｄ変
換器１ｄの消費電力を制御することによってＡ／Ｄ変換
器１ｄの性能を可変にする。
【００３６】従って、第４の実施形態では、Ａ／Ｄ変換
器１ｄの特性によって変化するシステムの特性をモニタ
することにより、システム全体が必要としているＡ／Ｄ
変換器１ｄの性能を最低限のレベルまで抑えることが可
能となり、Ａ／Ｄ変換器１ｄの消費電力と性能とを最適
化することができ、システム全体としての消費電力を低
減できる。
器１ｄの特性によって変化するシステムの特性をモニタ
することにより、システム全体が必要としているＡ／Ｄ
変換器１ｄの性能を最低限のレベルまで抑えることが可
能となり、Ａ／Ｄ変換器１ｄの消費電力と性能とを最適
化することができ、システム全体としての消費電力を低
減できる。
【００３７】（第５の実施形態）図５は本発明の第５の
実施形態に係る信号処理装置の構成を示す図である。こ
の信号処理装置は、例えば、ディジタルＴＶ等のよう
に、映像・音声情報を含む電波信号を受信し、受信電波
信号に対してＡ／Ｄ変換を行いディジタル復調する場合
において利用できる。
実施形態に係る信号処理装置の構成を示す図である。こ
の信号処理装置は、例えば、ディジタルＴＶ等のよう
に、映像・音声情報を含む電波信号を受信し、受信電波
信号に対してＡ／Ｄ変換を行いディジタル復調する場合
において利用できる。
【００３８】図５において、１ｅはＡ／Ｄ変換器、９は
前記Ａ／Ｄ変換器１ｅの分解能により性能の一部が決定
する信号処理手段としてのディジタル復調回路、６ｅは
Ａ／Ｄ変換器１ｅおよびディジタル復調回路９を内部に
含む外部システム、１１は、前記Ａ／Ｄ変換器１ｅの分
解能に起因する前記ディジタル復調回路９の性能を監視
し、性能低下が検知されると前記Ａ／Ｄ変換器１ｅに分
解能を上げるように指示し、過性能が検知されると前記
Ａ／Ｄ変換器１ｅに分解能を下げるように指示するモニ
タ手段としてのビットエラーレートモニタである。
前記Ａ／Ｄ変換器１ｅの分解能により性能の一部が決定
する信号処理手段としてのディジタル復調回路、６ｅは
Ａ／Ｄ変換器１ｅおよびディジタル復調回路９を内部に
含む外部システム、１１は、前記Ａ／Ｄ変換器１ｅの分
解能に起因する前記ディジタル復調回路９の性能を監視
し、性能低下が検知されると前記Ａ／Ｄ変換器１ｅに分
解能を上げるように指示し、過性能が検知されると前記
Ａ／Ｄ変換器１ｅに分解能を下げるように指示するモニ
タ手段としてのビットエラーレートモニタである。
【００３９】前記Ａ／Ｄ変換器１ｅは、外部システム６
ｅに与えられるアナログ入力信号２がＡ／Ｄ変換器１ｅ
の入力として与えられ、Ａ／Ｄ変換器１ｅは前記アナロ
グ入力信号２に応じてディジタル出力信号３を出力す
る。得られたディジタル出力信号３はディジタル復調回
路９に与えられる。一方、ディジタル復調回路９よりビ
ットエラーレート１０がビットエラーレートモニタ１１
に与えられる。ビットエラーレートモニタ１１は制御信
号４を出力し、これをＡ／Ｄ変換器１ｅに与える。以上
が第５の実施形態に係る信号処理装置の構成である。
ｅに与えられるアナログ入力信号２がＡ／Ｄ変換器１ｅ
の入力として与えられ、Ａ／Ｄ変換器１ｅは前記アナロ
グ入力信号２に応じてディジタル出力信号３を出力す
る。得られたディジタル出力信号３はディジタル復調回
路９に与えられる。一方、ディジタル復調回路９よりビ
ットエラーレート１０がビットエラーレートモニタ１１
に与えられる。ビットエラーレートモニタ１１は制御信
号４を出力し、これをＡ／Ｄ変換器１ｅに与える。以上
が第５の実施形態に係る信号処理装置の構成である。
【００４０】次に、第５の実施形態に係る信号処理装置
の動作を説明する。
の動作を説明する。
【００４１】まず、外部システム６ｅに与えられるアナ
ログ入力信号２がＡ／Ｄ変換器１ｅの入力として与えら
れる。Ａ／Ｄ変換器１ｅは前記アナログ入力信号２に応
じてディジタル出力信号３を出力する。ディジタル出力
信号３はディジタル復調回路９へ与えられる。ディジタ
ル復調回路９は、与えられたディジタル出力信号３に従
いディジタル復調、誤り訂正を行う。誤り訂正を行うこ
とでディジタル復調回路９よりビットエラーレート１０
が得られる。前記ビットエラーレート１０は、電波受信
状況およびＡ／Ｄ変換器１ｅの特性によって変化する。
つまり、電波受信状況が悪化した場合もしくはＡ／Ｄ変
換器１ｅの特性が悪化した場合、ビットエラーレート１
０が劣化する。ビットエラーレート１０が劣化した場
合、ビットエラーレートモニタ１１はビットエラーレー
ト１０が規定値に達するまで、Ａ／Ｄ変換器１ｅの消費
電力が増加するように制御信号４を出力する。一方、ビ
ットエラーレート１０が良化した場合、ビットエラーレ
ートモニタ１１はビットエラーレート１０が規定値にな
るまで、Ａ／Ｄ変換器１ｅの消費電力が減少するように
制御信号４を出力する。次に、得られた制御信号４をＡ
／Ｄ変換器１ｅに与える。このとき、制御信号４によっ
てＡ／Ｄ変換器１ｅの消費電力が制御される。Ａ／Ｄ変
換器１ｅの消費電力と性能とはおおよそ相関関係にある
ため、Ａ／Ｄ変換器１ｅの消費電力を制御することによ
ってＡ／Ｄ変換器１ｅの性能を可変にする。
ログ入力信号２がＡ／Ｄ変換器１ｅの入力として与えら
れる。Ａ／Ｄ変換器１ｅは前記アナログ入力信号２に応
じてディジタル出力信号３を出力する。ディジタル出力
信号３はディジタル復調回路９へ与えられる。ディジタ
ル復調回路９は、与えられたディジタル出力信号３に従
いディジタル復調、誤り訂正を行う。誤り訂正を行うこ
とでディジタル復調回路９よりビットエラーレート１０
が得られる。前記ビットエラーレート１０は、電波受信
状況およびＡ／Ｄ変換器１ｅの特性によって変化する。
つまり、電波受信状況が悪化した場合もしくはＡ／Ｄ変
換器１ｅの特性が悪化した場合、ビットエラーレート１
０が劣化する。ビットエラーレート１０が劣化した場
合、ビットエラーレートモニタ１１はビットエラーレー
ト１０が規定値に達するまで、Ａ／Ｄ変換器１ｅの消費
電力が増加するように制御信号４を出力する。一方、ビ
ットエラーレート１０が良化した場合、ビットエラーレ
ートモニタ１１はビットエラーレート１０が規定値にな
るまで、Ａ／Ｄ変換器１ｅの消費電力が減少するように
制御信号４を出力する。次に、得られた制御信号４をＡ
／Ｄ変換器１ｅに与える。このとき、制御信号４によっ
てＡ／Ｄ変換器１ｅの消費電力が制御される。Ａ／Ｄ変
換器１ｅの消費電力と性能とはおおよそ相関関係にある
ため、Ａ／Ｄ変換器１ｅの消費電力を制御することによ
ってＡ／Ｄ変換器１ｅの性能を可変にする。
【００４２】従って、第５の実施形態では、ディジタル
復調回路９が出力するビットエラーレート１０をモニタ
することで、Ａ／Ｄ変換器１ｅの性能をディジタル復調
回路９が必要としている最低限のレベルまで抑えること
が可能となり、Ａ／Ｄ変換器１ｅの消費電力と性能とを
最適化することができ、システム全体としての消費電力
を低減できる。
復調回路９が出力するビットエラーレート１０をモニタ
することで、Ａ／Ｄ変換器１ｅの性能をディジタル復調
回路９が必要としている最低限のレベルまで抑えること
が可能となり、Ａ／Ｄ変換器１ｅの消費電力と性能とを
最適化することができ、システム全体としての消費電力
を低減できる。
【００４３】（第６の実施形態）図６は本発明の第６の
実施形態に係るＡ／Ｄ変換器を構成する演算増幅器の一
例として、差動入力−差動出力の演算増幅器１２ａを示
す。
実施形態に係るＡ／Ｄ変換器を構成する演算増幅器の一
例として、差動入力−差動出力の演算増幅器１２ａを示
す。
【００４４】図６において、Ｉｓｓは可変電流源、Ｍ
１，Ｍ２はＮｃｈ型トランジスタ、Ｍ３，Ｍ４はＰｃｈ
型トランジスタである。
１，Ｍ２はＮｃｈ型トランジスタ、Ｍ３，Ｍ４はＰｃｈ
型トランジスタである。
【００４５】なお、Ａ／Ｄ変換器において演算増幅器は
主にサンプル＆ホールド回路、電圧比較器、パイプライ
ンＡ／Ｄ変換器やサブレンジＡ／Ｄ変換器のステージ間
の入力レンジ調整用回路として使用される。
主にサンプル＆ホールド回路、電圧比較器、パイプライ
ンＡ／Ｄ変換器やサブレンジＡ／Ｄ変換器のステージ間
の入力レンジ調整用回路として使用される。
【００４６】可変電流源Ｉｓｓの一端は、基準電圧であ
るＶＳＳ、もう一端はＮｃｈ型トランジスタＭ１，Ｍ２
のソース端子に接続されている。入力トランジスタであ
るＮｃｈ型トランジスタＭ１およびＮｃｈ型トランジス
タＭ２のゲート端子にそれぞれアナログ差動入力信号正
極Ｖｉｎ+およびアナログ差動入力信号負極Ｖｉｎ-が接
続されている。Ｐｃｈ型トランジスタＭ３，Ｍ４のゲー
ト端子はバイアス電圧Ｖｂに接続されている。Ｐｃｈ型
トランジスタＭ３，Ｍ４のソース端子は電源電圧ＶＤＤ
に接続されている。Ｎｃｈ型トランジスタＭ１およびＰ
ｃｈ型トランジスタＭ３のドレイン端子はアナログ差動
出力信号負極Ｖｏｕｔ-、Ｎｃｈ型トランジスタＭ２お
よびＰｃｈ型トランジスタＭ４のドレイン端子はアナロ
グ差動出力信号正極Ｖｏｕｔ+にそれぞれ接続されてい
る。以上が第６の実施形態に係るＡ／Ｄ変換器を構成す
る演算増幅器１２ａの構成である。
るＶＳＳ、もう一端はＮｃｈ型トランジスタＭ１，Ｍ２
のソース端子に接続されている。入力トランジスタであ
るＮｃｈ型トランジスタＭ１およびＮｃｈ型トランジス
タＭ２のゲート端子にそれぞれアナログ差動入力信号正
極Ｖｉｎ+およびアナログ差動入力信号負極Ｖｉｎ-が接
続されている。Ｐｃｈ型トランジスタＭ３，Ｍ４のゲー
ト端子はバイアス電圧Ｖｂに接続されている。Ｐｃｈ型
トランジスタＭ３，Ｍ４のソース端子は電源電圧ＶＤＤ
に接続されている。Ｎｃｈ型トランジスタＭ１およびＰ
ｃｈ型トランジスタＭ３のドレイン端子はアナログ差動
出力信号負極Ｖｏｕｔ-、Ｎｃｈ型トランジスタＭ２お
よびＰｃｈ型トランジスタＭ４のドレイン端子はアナロ
グ差動出力信号正極Ｖｏｕｔ+にそれぞれ接続されてい
る。以上が第６の実施形態に係るＡ／Ｄ変換器を構成す
る演算増幅器１２ａの構成である。
【００４７】次に、第６の実施形態に係るＡ／Ｄ変換器
を構成する演算増幅器１２ａの動作を説明する。
を構成する演算増幅器１２ａの動作を説明する。
【００４８】アナログ差動入力信号 ΔＶｉｎ＝（Ｖｉ
ｎ+−Ｖｉｎ-） は、前記Ｎｃｈ型トランジスタＭ１お
よび前記Ｎｃｈ型トランジスタＭ２の電圧・電流変換作
用により、前記Ｎｃｈ型トランジスタＭ１に流れるドレ
イン・ソース電流Ｉｄｓ１および前記Ｎｃｈ型トランジ
スタＭ２に流れるドレイン・ソース電流Ｉｄｓ２の差電
流 ΔＩｄｓ＝（Ｉｄｓ１−Ｉｄｓ２） に変換され
る。前記ドレイン・ソース電流Ｉｄｓ１および前記ドレ
イン・ソース電流Ｉｄｓ２それぞれの変化分、ΔＩｄｓ
１およびΔＩｄｓ２は、前記Ｎｃｈ型トランジスタＭ１
のトランスコンダクタンスをｇｍ１、前記Ｍ２のトラン
スコンダクタンスをｇｍ２とすると、 ΔＩｄｓ１＝ｇ
ｍ１（ΔＶｉｎ／２） 、 ΔＩｄｓ２＝ｇｍ２（ΔＶ
ｉｎ／２）と表される。前記Ｎｃｈ型トランジスタＭ１
および前記Ｎｃｈ型トランジスタＭ２は同じ特性のトラ
ンジスタであるとすると、 ｇｍ＝ｇｍ１＝ｇｍ２ で
ある。出力端の動的な抵抗をｒｏとすると、アナログ差
動出力信号 ΔＶｏｕｔ＝（ΔＶｏｕｔ+−ΔＶｏｕ
ｔ-） は、 ΔＶｏｕｔ＝ｇｍ・ΔＶｉｎ・ｒｏ で
表される。従って、本回路の電圧利得Ｇは、 Ｇ＝ΔＶ
ｏｕｔ／ΔＶｉｎ＝ｇｍ・ｒｏ となる。
ｎ+−Ｖｉｎ-） は、前記Ｎｃｈ型トランジスタＭ１お
よび前記Ｎｃｈ型トランジスタＭ２の電圧・電流変換作
用により、前記Ｎｃｈ型トランジスタＭ１に流れるドレ
イン・ソース電流Ｉｄｓ１および前記Ｎｃｈ型トランジ
スタＭ２に流れるドレイン・ソース電流Ｉｄｓ２の差電
流 ΔＩｄｓ＝（Ｉｄｓ１−Ｉｄｓ２） に変換され
る。前記ドレイン・ソース電流Ｉｄｓ１および前記ドレ
イン・ソース電流Ｉｄｓ２それぞれの変化分、ΔＩｄｓ
１およびΔＩｄｓ２は、前記Ｎｃｈ型トランジスタＭ１
のトランスコンダクタンスをｇｍ１、前記Ｍ２のトラン
スコンダクタンスをｇｍ２とすると、 ΔＩｄｓ１＝ｇ
ｍ１（ΔＶｉｎ／２） 、 ΔＩｄｓ２＝ｇｍ２（ΔＶ
ｉｎ／２）と表される。前記Ｎｃｈ型トランジスタＭ１
および前記Ｎｃｈ型トランジスタＭ２は同じ特性のトラ
ンジスタであるとすると、 ｇｍ＝ｇｍ１＝ｇｍ２ で
ある。出力端の動的な抵抗をｒｏとすると、アナログ差
動出力信号 ΔＶｏｕｔ＝（ΔＶｏｕｔ+−ΔＶｏｕ
ｔ-） は、 ΔＶｏｕｔ＝ｇｍ・ΔＶｉｎ・ｒｏ で
表される。従って、本回路の電圧利得Ｇは、 Ｇ＝ΔＶ
ｏｕｔ／ΔＶｉｎ＝ｇｍ・ｒｏ となる。
【００４９】つまり、前記演算増幅器１２ａの前記電圧
利得Ｇは入力トランジスタである前記Ｎｃｈ型トランジ
スタＭ１および前記Ｎｃｈ型トランジスタＭ２の前記ト
ランスコンダクタンスｇｍに比例する。一方、前記トラ
ンスコンダクタンスｇｍは前記Ｎｃｈ型トランジスタＭ
１および前記Ｎｃｈ型トランジスタＭ２に流れるドレイ
ン・ソース電流Ｉｄｓにほぼ比例する。
利得Ｇは入力トランジスタである前記Ｎｃｈ型トランジ
スタＭ１および前記Ｎｃｈ型トランジスタＭ２の前記ト
ランスコンダクタンスｇｍに比例する。一方、前記トラ
ンスコンダクタンスｇｍは前記Ｎｃｈ型トランジスタＭ
１および前記Ｎｃｈ型トランジスタＭ２に流れるドレイ
ン・ソース電流Ｉｄｓにほぼ比例する。
【００５０】可変電流源Ｉｓｓを増加させるとドレイン
・ソース電流Ｉｄｓ１、Ｉｄｓ２が増加する。一方、可
変電流源Ｉｓｓを減少させるとドレイン・ソース電流Ｉ
ｄｓ１、Ｉｄｓ２が減少する。従って、可変電流源Ｉｓ
ｓを増加させると前記電圧利得Ｇが増加し、可変電流源
Ｉｓｓを減少させると前記電圧利得Ｇが減少する。
・ソース電流Ｉｄｓ１、Ｉｄｓ２が増加する。一方、可
変電流源Ｉｓｓを減少させるとドレイン・ソース電流Ｉ
ｄｓ１、Ｉｄｓ２が減少する。従って、可変電流源Ｉｓ
ｓを増加させると前記電圧利得Ｇが増加し、可変電流源
Ｉｓｓを減少させると前記電圧利得Ｇが減少する。
【００５１】前記電圧利得Ｇが増加・減少することによ
って、演算増幅器１２ａの周波数帯域特性、オフセット
誤差特性がそれぞれ増加・減少する。つまり、可変電流
源Ｉｓｓを変化させることにより、演算増幅器１２ａの
特性が変化し、結果としてＡ／Ｄ変換器の特性も変化す
る。
って、演算増幅器１２ａの周波数帯域特性、オフセット
誤差特性がそれぞれ増加・減少する。つまり、可変電流
源Ｉｓｓを変化させることにより、演算増幅器１２ａの
特性が変化し、結果としてＡ／Ｄ変換器の特性も変化す
る。
【００５２】以上のように、Ａ／Ｄ変換器で使用してい
る演算増幅器１２ａに流れる電流を可変とすることによ
り、Ａ／Ｄ変換器の消費電力と性能とを制御することが
できる。
る演算増幅器１２ａに流れる電流を可変とすることによ
り、Ａ／Ｄ変換器の消費電力と性能とを制御することが
できる。
【００５３】なお、Ｎｃｈ型トランジスタのゲート端子
が入力端子である演算増幅器に関して説明したが、Ｐｃ
ｈ型トランジスタのゲート端子が入力端子である演算増
幅器に関しても当然同様の効果が得られる。
が入力端子である演算増幅器に関して説明したが、Ｐｃ
ｈ型トランジスタのゲート端子が入力端子である演算増
幅器に関しても当然同様の効果が得られる。
【００５４】また、簡単な差動入力−差動出力の演算増
幅器に関して説明したが、差動入力−シングル出力の演
算増幅器、シングル入力−シングル出力の演算増幅器、
シングル入力−差動出力の演算増幅器、また更に複雑な
演算増幅器に関しても、電流バイアス型の演算増幅器に
関して当然同様の効果が得られる。
幅器に関して説明したが、差動入力−シングル出力の演
算増幅器、シングル入力−シングル出力の演算増幅器、
シングル入力−差動出力の演算増幅器、また更に複雑な
演算増幅器に関しても、電流バイアス型の演算増幅器に
関して当然同様の効果が得られる。
【００５５】さらに、演算増幅器の電流源を可変する場
合について説明したが、図７に示すようにバイアス回路
内の電流Ｉｓｓａを可変とし、Ｎｃｈ型トランジスタＭ
０ａとＮｃｈ型トランジスタＭ０ｂとが形成するカレン
トミラー回路により、可変電流源出力ＩｓｓａがＮｃｈ
型トランジスタＭ０ａとＮｃｈ型トランジスタＭ０ｂと
のカレントミラー比倍された電流ＩｓｓｂがＮｃｈ型ト
ランジスタＭ０ｂに流れ、Ｎｃｈ型トランジスタＭ０ｂ
が演算増幅器のバイアス電流となることにより同等の効
果が得られる。
合について説明したが、図７に示すようにバイアス回路
内の電流Ｉｓｓａを可変とし、Ｎｃｈ型トランジスタＭ
０ａとＮｃｈ型トランジスタＭ０ｂとが形成するカレン
トミラー回路により、可変電流源出力ＩｓｓａがＮｃｈ
型トランジスタＭ０ａとＮｃｈ型トランジスタＭ０ｂと
のカレントミラー比倍された電流ＩｓｓｂがＮｃｈ型ト
ランジスタＭ０ｂに流れ、Ｎｃｈ型トランジスタＭ０ｂ
が演算増幅器のバイアス電流となることにより同等の効
果が得られる。
【００５６】さらにまた、図７においてはＮｃｈ型トラ
ンジスタでカレントミラーを形成した場合を示している
が、回路構成によってはＰｃｈ型トランジスタでカレン
トミラーを形成することも可能である。また、図７にお
いてはシングルタイプのカレントミラーを形成した場合
を示しているが、カスケードタイプのカレントミラーを
形成した場合でも同等の効果が得られる。
ンジスタでカレントミラーを形成した場合を示している
が、回路構成によってはＰｃｈ型トランジスタでカレン
トミラーを形成することも可能である。また、図７にお
いてはシングルタイプのカレントミラーを形成した場合
を示しているが、カスケードタイプのカレントミラーを
形成した場合でも同等の効果が得られる。
【００５７】なお、図６、図７における可変電流源は図
８に示すような回路で実現できる。図８は定電流源Ｉｓ
ｓａが基準電圧であるＶＤＤとＮｃｈ型トランジスタＭ
０ａのドレイン端子およびゲート端子に接続され、Ｎｃ
ｈ型トランジスタＭ０ａのソース端子は基準電圧である
ＶＳＳに接続されている。Ｎｃｈ型トランジスタＭ０ｂ
１〜Ｍ０ｂｎのソース端子は基準電圧であるＶＳＳに接
続され、そのドレイン端子は共通となっており、Ｎｃｈ
型トランジスタＭ０ｂ１〜Ｍ０ｂｎそれぞれのゲート端
子はスイッチＳＷ１〜ＳＷｎの出力端子Ｃに接続され、
スイッチＳＷ１〜ＳＷｎの一入力端子ＡはＭ０ａのゲー
ト端子およびドレイン端子、スイッチＳＷ１〜ＳＷｎの
一入力端子Ｂは基準電圧であるＶＳＳに接続されてい
る。スイッチＳＷｉの一入力端子Ａと出力端子Ｃが導通
することにより、Ｎｃｈ型トランジスタＭ０ａと、Ｎｃ
ｈ型トランジスタＭ０ｂｉがカレントミラー回路を形成
し、電流ＩｓｓａをＮｃｈ型トランジスタＭ０ａとＮｃ
ｈ型トランジスタＭ０ｂｉのカレントミラー比倍した電
流ＩｓｓｂｉがＮｃｈ型トランジスタＭ０ｂｉのドレイ
ン端子−ソース端子間に流れる。一方、スイッチＳＷｉ
の一入力端子Ｂと出力端子Ｃが導通することにより、Ｎ
ｃｈ型トランジスタＭ０ｂｉがＯＦＦ状態となりドレイ
ン端子−ソース端子間に電流は流れない。制御信号４に
より、ＳＷ１〜ＳＷｎの一入力端子Ａと出力端子Ｃある
いは、一入力端子Ｂと出力端子Ｃを選択することによ
り、Ｎｃｈ型トランジスタＭ０ｂ１〜Ｍ０ｂｎに流れる
電流をＩｓｓｂ１〜Ｉｓｓｂｎにするか、あるいは、０
にするかを決定することができる。このような構成によ
り可変電流源を実現することが可能である。
８に示すような回路で実現できる。図８は定電流源Ｉｓ
ｓａが基準電圧であるＶＤＤとＮｃｈ型トランジスタＭ
０ａのドレイン端子およびゲート端子に接続され、Ｎｃ
ｈ型トランジスタＭ０ａのソース端子は基準電圧である
ＶＳＳに接続されている。Ｎｃｈ型トランジスタＭ０ｂ
１〜Ｍ０ｂｎのソース端子は基準電圧であるＶＳＳに接
続され、そのドレイン端子は共通となっており、Ｎｃｈ
型トランジスタＭ０ｂ１〜Ｍ０ｂｎそれぞれのゲート端
子はスイッチＳＷ１〜ＳＷｎの出力端子Ｃに接続され、
スイッチＳＷ１〜ＳＷｎの一入力端子ＡはＭ０ａのゲー
ト端子およびドレイン端子、スイッチＳＷ１〜ＳＷｎの
一入力端子Ｂは基準電圧であるＶＳＳに接続されてい
る。スイッチＳＷｉの一入力端子Ａと出力端子Ｃが導通
することにより、Ｎｃｈ型トランジスタＭ０ａと、Ｎｃ
ｈ型トランジスタＭ０ｂｉがカレントミラー回路を形成
し、電流ＩｓｓａをＮｃｈ型トランジスタＭ０ａとＮｃ
ｈ型トランジスタＭ０ｂｉのカレントミラー比倍した電
流ＩｓｓｂｉがＮｃｈ型トランジスタＭ０ｂｉのドレイ
ン端子−ソース端子間に流れる。一方、スイッチＳＷｉ
の一入力端子Ｂと出力端子Ｃが導通することにより、Ｎ
ｃｈ型トランジスタＭ０ｂｉがＯＦＦ状態となりドレイ
ン端子−ソース端子間に電流は流れない。制御信号４に
より、ＳＷ１〜ＳＷｎの一入力端子Ａと出力端子Ｃある
いは、一入力端子Ｂと出力端子Ｃを選択することによ
り、Ｎｃｈ型トランジスタＭ０ｂ１〜Ｍ０ｂｎに流れる
電流をＩｓｓｂ１〜Ｉｓｓｂｎにするか、あるいは、０
にするかを決定することができる。このような構成によ
り可変電流源を実現することが可能である。
【００５８】なお、図８はＮｃｈ型トランジスタで構成
されるカレントミラー回路として説明したが、回路構成
によっては、Ｐｃｈ型トランジスタでカレントミラー回
路を構成しても同等の効果が得られる。
されるカレントミラー回路として説明したが、回路構成
によっては、Ｐｃｈ型トランジスタでカレントミラー回
路を構成しても同等の効果が得られる。
【００５９】（第７の実施形態）図９は本発明の第７の
実施形態に係るＡ／Ｄ変換器を構成する演算増幅器の一
例を示す図である。１２ｂは差動入力−差動出力の演算
増幅器、Ｍ０ａ，Ｍ０ｂ，Ｍ１，Ｍ２はＮｃｈ型トラン
ジスタ、Ｍ３，Ｍ４はＰｃｈ型トランジスタ、４は制御
信号、１３は電流出力タイプのＤ／Ａ変換器である。
実施形態に係るＡ／Ｄ変換器を構成する演算増幅器の一
例を示す図である。１２ｂは差動入力−差動出力の演算
増幅器、Ｍ０ａ，Ｍ０ｂ，Ｍ１，Ｍ２はＮｃｈ型トラン
ジスタ、Ｍ３，Ｍ４はＰｃｈ型トランジスタ、４は制御
信号、１３は電流出力タイプのＤ／Ａ変換器である。
【００６０】制御信号４はＤ／Ａ変換器１３に入力され
ている。Ｎｃｈ型トランジスタＭ０ａおよび、Ｎｃｈ型
トランジスタＭ０ｂはカレントミラー回路を形成してい
る。Ｎｃｈ型トランジスタＭ０ｂのソース端子は基準電
圧であるＶＳＳ、ドレイン端子はＮｃｈ型トランジスタ
Ｍ１，Ｍ２のソース端子にそれぞれ接続されている。入
力トランジスタであるＮｃｈ型トランジスタＭ１および
Ｎｃｈ型トランジスタＭ２のゲート端子にそれぞれアナ
ログ差動入力信号正極Ｖｉｎ+およびアナログ差動入力
信号負極Ｖｉｎ-が接続されている。Ｐｃｈ型トランジ
スタＭ３，Ｍ４のゲート端子はバイアス電圧Ｖｂに接続
されている。Ｐｃｈ型トランジスタＭ３，Ｍ４のソース
端子は電源電圧ＶＤＤに接続されている。Ｎｃｈ型トラ
ンジスタＭ１およびＰｃｈ型トランジスタＭ３のドレイ
ン端子はアナログ差動出力信号負極Ｖｏｕｔ-、Ｎｃｈ
型トランジスタＭ２およびＰｃｈ型トランジスタＭ４の
ドレイン端子はアナログ差動出力信号正極Ｖｏｕｔ+に
それぞれ接続されている。以上が第７の実施形態に係る
Ａ／Ｄ変換器を構成する演算増幅器１２ｂの構成であ
る。
ている。Ｎｃｈ型トランジスタＭ０ａおよび、Ｎｃｈ型
トランジスタＭ０ｂはカレントミラー回路を形成してい
る。Ｎｃｈ型トランジスタＭ０ｂのソース端子は基準電
圧であるＶＳＳ、ドレイン端子はＮｃｈ型トランジスタ
Ｍ１，Ｍ２のソース端子にそれぞれ接続されている。入
力トランジスタであるＮｃｈ型トランジスタＭ１および
Ｎｃｈ型トランジスタＭ２のゲート端子にそれぞれアナ
ログ差動入力信号正極Ｖｉｎ+およびアナログ差動入力
信号負極Ｖｉｎ-が接続されている。Ｐｃｈ型トランジ
スタＭ３，Ｍ４のゲート端子はバイアス電圧Ｖｂに接続
されている。Ｐｃｈ型トランジスタＭ３，Ｍ４のソース
端子は電源電圧ＶＤＤに接続されている。Ｎｃｈ型トラ
ンジスタＭ１およびＰｃｈ型トランジスタＭ３のドレイ
ン端子はアナログ差動出力信号負極Ｖｏｕｔ-、Ｎｃｈ
型トランジスタＭ２およびＰｃｈ型トランジスタＭ４の
ドレイン端子はアナログ差動出力信号正極Ｖｏｕｔ+に
それぞれ接続されている。以上が第７の実施形態に係る
Ａ／Ｄ変換器を構成する演算増幅器１２ｂの構成であ
る。
【００６１】次に、第７の実施形態に係るＡ／Ｄ変換器
を構成する演算増幅器１２ｂの動作を説明する。
を構成する演算増幅器１２ｂの動作を説明する。
【００６２】まず、制御信号４がＤ／Ａ変換器１３に与
えられる。Ｄ／Ａ変換器１３は制御信号４に対して一意
に決定される電流Ｉｏｕｔを出力する。出力された電流
ＩｏｕｔはＮｃｈ型トランジスタＭ０ａのドレイン端子
から基準電圧ＶＳＳに流れ込み、Ｎｃｈ型トランジスタ
Ｍ０ａとＮｃｈ型トランジスタＭ０ｂとはカレントミラ
ーを形成しているため、Ｎｃｈ型トランジスタＭ０ａと
Ｎｃｈ型トランジスタＭ０ｂとのカレントミラー比に従
って電流Ｉｓｓａをカレントミラー比倍した電流Ｉｓｓ
ｂがＮｃｈ型トランジスタＭ０ｂのドレイン端子から基
準電圧ＶＳＳに流れる。電流Ｉｓｓｂは演算増幅器１２
ｂのバイアス電流となる。
えられる。Ｄ／Ａ変換器１３は制御信号４に対して一意
に決定される電流Ｉｏｕｔを出力する。出力された電流
ＩｏｕｔはＮｃｈ型トランジスタＭ０ａのドレイン端子
から基準電圧ＶＳＳに流れ込み、Ｎｃｈ型トランジスタ
Ｍ０ａとＮｃｈ型トランジスタＭ０ｂとはカレントミラ
ーを形成しているため、Ｎｃｈ型トランジスタＭ０ａと
Ｎｃｈ型トランジスタＭ０ｂとのカレントミラー比に従
って電流Ｉｓｓａをカレントミラー比倍した電流Ｉｓｓ
ｂがＮｃｈ型トランジスタＭ０ｂのドレイン端子から基
準電圧ＶＳＳに流れる。電流Ｉｓｓｂは演算増幅器１２
ｂのバイアス電流となる。
【００６３】従って、第７の実施形態では、制御信号４
に従い、Ｄ／Ａ変換器１３によってＡ／Ｄ変換器を構成
する演算増幅器１２ｂに流れる電流をＤ／Ａ変換器１３
が持つ階調分の制御を行うことが可能となり、結果とし
てＡ／Ｄ変換器の消費電力と性能とを制御することがで
きる。
に従い、Ｄ／Ａ変換器１３によってＡ／Ｄ変換器を構成
する演算増幅器１２ｂに流れる電流をＤ／Ａ変換器１３
が持つ階調分の制御を行うことが可能となり、結果とし
てＡ／Ｄ変換器の消費電力と性能とを制御することがで
きる。
【００６４】なお、電流出力Ｄ／Ａ変換器について示し
たが、電圧出力Ｄ／Ａ変換器を用いても、抵抗負荷を使
用して電圧―電流変換を行うことで同等の効果を得るこ
とができる。
たが、電圧出力Ｄ／Ａ変換器を用いても、抵抗負荷を使
用して電圧―電流変換を行うことで同等の効果を得るこ
とができる。
【００６５】（第８の実施形態）図１０は本発明の第８
の実施形態に係るＡ／Ｄ変換器を示す図である。
の実施形態に係るＡ／Ｄ変換器を示す図である。
【００６６】図１０において、１６は分解能を決定する
制御手段としての制御回路、１２ｃは前記制御回路１６
の信号により電流を変更する演算増幅器、１４は前記演
算増幅器１２ｃの出力を入力する電圧比較器列であり、
このＡ／Ｄ変換器は、前記電圧比較器列１４での比較結
果を前記制御回路１６に入力することにより分解能を修
正するように構成されている。このＡ／Ｄ変換器では、
検査電圧としての入力電圧信号Ｖｉｎｐおよび入力電圧
信号Ｖｉｎｎが演算増幅器１２ｃの入力として与えられ
る。演算増幅器１２ｃの出力電圧信号Ｖｏｕｔが電圧比
較器列１４の入力として与えられ、これに従って電圧比
較器列出力１５を得る。電圧比較器列出力１５および制
御信号４ａが制御回路１６の入力として与えられる。制
御回路１６の出力である制御信号４ｂが演算増幅器１２
ｃに与えられる。以上が第８の実施形態に係るＡ／Ｄ変
換器の構成である。
制御手段としての制御回路、１２ｃは前記制御回路１６
の信号により電流を変更する演算増幅器、１４は前記演
算増幅器１２ｃの出力を入力する電圧比較器列であり、
このＡ／Ｄ変換器は、前記電圧比較器列１４での比較結
果を前記制御回路１６に入力することにより分解能を修
正するように構成されている。このＡ／Ｄ変換器では、
検査電圧としての入力電圧信号Ｖｉｎｐおよび入力電圧
信号Ｖｉｎｎが演算増幅器１２ｃの入力として与えられ
る。演算増幅器１２ｃの出力電圧信号Ｖｏｕｔが電圧比
較器列１４の入力として与えられ、これに従って電圧比
較器列出力１５を得る。電圧比較器列出力１５および制
御信号４ａが制御回路１６の入力として与えられる。制
御回路１６の出力である制御信号４ｂが演算増幅器１２
ｃに与えられる。以上が第８の実施形態に係るＡ／Ｄ変
換器の構成である。
【００６７】第８の実施形態に係るＡ／Ｄ変換器は、初
期動作時に演算増幅器１２ｃ内部に流れる電流量を決定
する。第８の実施形態に係るＡ／Ｄ変換器の動作を図１
１のタイミングチャートおよび図１２の電圧比較器列詳
細図を参照しながら説明する。
期動作時に演算増幅器１２ｃ内部に流れる電流量を決定
する。第８の実施形態に係るＡ／Ｄ変換器の動作を図１
１のタイミングチャートおよび図１２の電圧比較器列詳
細図を参照しながら説明する。
【００６８】まず、システムが必要としているＡ／Ｄ変
換器の初期動作時（図１１に示すＩｎｉｔｉａｌｉｚｅ
＝Ｈｉｇｈ）、クロック（Ｃｌｏｃｋ）に同期して入力
信号（Ｖｉｎｐ−Ｖｉｎｎ）をＶ１からＶ２へと変化さ
せる。なお、入力電圧がＶ１のとき、演算増幅器１２ｃ
に対して十分なセトリングタイムを与える（図１１に示
すＡ−Ｂ）。
換器の初期動作時（図１１に示すＩｎｉｔｉａｌｉｚｅ
＝Ｈｉｇｈ）、クロック（Ｃｌｏｃｋ）に同期して入力
信号（Ｖｉｎｐ−Ｖｉｎｎ）をＶ１からＶ２へと変化さ
せる。なお、入力電圧がＶ１のとき、演算増幅器１２ｃ
に対して十分なセトリングタイムを与える（図１１に示
すＡ−Ｂ）。
【００６９】次に、入力電圧をＶ２へと変化させる。こ
のとき、演算増幅器１２ｃの出力端には負荷容量ＣＬが
存在するため、ＶｏｕｔはＶ１より直ちにＶ２へ変化す
るのではなく、図１１に示すように、なだらかに変化す
る。このとき、Ａ／Ｄ変換を行う際の動作タイミングで
サンプリングを行う（図１１に示すＣ）。このときの演
算増幅器１２ｃの出力電圧信号ＶｏｕｔをＶ２’とする
と、セトリング誤差はＶ２−Ｖ２’ となる。この状態
において、比較器Ｃｏ１〜Ｃｏ４を用いてそれぞれＶ
２’とＶａ〜Ｖｄとを比較する。なお、Ｖａ〜Ｖｄはそ
れぞれ、Ｖ２に対する誤差１ＬＳＢ／２、誤差２ＬＳＢ
／２、誤差４ＬＳＢ／２、誤差８ＬＳＢ／２に値する電
圧である。
のとき、演算増幅器１２ｃの出力端には負荷容量ＣＬが
存在するため、ＶｏｕｔはＶ１より直ちにＶ２へ変化す
るのではなく、図１１に示すように、なだらかに変化す
る。このとき、Ａ／Ｄ変換を行う際の動作タイミングで
サンプリングを行う（図１１に示すＣ）。このときの演
算増幅器１２ｃの出力電圧信号ＶｏｕｔをＶ２’とする
と、セトリング誤差はＶ２−Ｖ２’ となる。この状態
において、比較器Ｃｏ１〜Ｃｏ４を用いてそれぞれＶ
２’とＶａ〜Ｖｄとを比較する。なお、Ｖａ〜Ｖｄはそ
れぞれ、Ｖ２に対する誤差１ＬＳＢ／２、誤差２ＬＳＢ
／２、誤差４ＬＳＢ／２、誤差８ＬＳＢ／２に値する電
圧である。
【００７０】電圧比較器列出力１５によりセトリング誤
差を検出する。これに対して制御信号４ａは、ある精度
のＡ／Ｄ変換器を構成するために必要な演算増幅器の精
度に関する情報を持つとし、これを制御回路１６に与え
る。一般的にセトリング誤差は、演算増幅器１２ｃに流
れる電流の逆数に相関関係を持つ。つまり、演算増幅器
１２ｃに流れる電流が大きいほどセトリング誤差が小さ
く、逆に演算増幅器１２ｃに流れる電流が小さいほど、
セトリング誤差が大きくなる。ここで、電圧比較器列出
力１５より、現在のセトリング誤差が１ＬＳＢ／２、２
ＬＳＢ／２、４ＬＳＢ／２もしくは８ＬＳＢ／２に収ま
っているかを検出する。つまり、例えばｂ１、ｂ２がＨ
ｉｇｈ、ｂ３、ｂ４がＬｏｗを示すとき、セトリング誤
差は４ＬＳＢ／２〜２ＬＳＢ／２の間となる。
差を検出する。これに対して制御信号４ａは、ある精度
のＡ／Ｄ変換器を構成するために必要な演算増幅器の精
度に関する情報を持つとし、これを制御回路１６に与え
る。一般的にセトリング誤差は、演算増幅器１２ｃに流
れる電流の逆数に相関関係を持つ。つまり、演算増幅器
１２ｃに流れる電流が大きいほどセトリング誤差が小さ
く、逆に演算増幅器１２ｃに流れる電流が小さいほど、
セトリング誤差が大きくなる。ここで、電圧比較器列出
力１５より、現在のセトリング誤差が１ＬＳＢ／２、２
ＬＳＢ／２、４ＬＳＢ／２もしくは８ＬＳＢ／２に収ま
っているかを検出する。つまり、例えばｂ１、ｂ２がＨ
ｉｇｈ、ｂ３、ｂ４がＬｏｗを示すとき、セトリング誤
差は４ＬＳＢ／２〜２ＬＳＢ／２の間となる。
【００７１】ここで、制御信号４ａが示すところの演算
増幅器１２ｃの必要精度に対してセトリング誤差が大き
く、必要とする精度を満たさない場合、演算増幅器に流
れる電流を増加するように制御回路１６より制御信号４
ｂが演算増幅器１２ｃに与えられ、図１１に示すＡから
Ｃの動作を再び繰り返す。一方、制御信号４ａが示すと
ころの演算増幅器１２ｃの必要精度に対してセトリング
誤差が十分小さく、必要とする精度を十分満たす場合、
演算増幅器に流れる電流を減少するように制御回路１６
より制御信号４ｂが演算増幅器１２ｃに与えられ、図１
１に示すＡからＣの動作を再び繰り返す。また、制御信
号４ａが示すところの演算増幅器１２ｃの必要精度内に
セトリング誤差が収まった場合、初期動作を終了する。
増幅器１２ｃの必要精度に対してセトリング誤差が大き
く、必要とする精度を満たさない場合、演算増幅器に流
れる電流を増加するように制御回路１６より制御信号４
ｂが演算増幅器１２ｃに与えられ、図１１に示すＡから
Ｃの動作を再び繰り返す。一方、制御信号４ａが示すと
ころの演算増幅器１２ｃの必要精度に対してセトリング
誤差が十分小さく、必要とする精度を十分満たす場合、
演算増幅器に流れる電流を減少するように制御回路１６
より制御信号４ｂが演算増幅器１２ｃに与えられ、図１
１に示すＡからＣの動作を再び繰り返す。また、制御信
号４ａが示すところの演算増幅器１２ｃの必要精度内に
セトリング誤差が収まった場合、初期動作を終了する。
【００７２】以上のような構成により、演算増幅器１２
ｃのセトリング誤差から演算増幅器１２ｃの精度を検出
し、制御信号４ａに従い、システムが要求するＡ／Ｄ変
換器の精度を満たすために必要となる演算増幅器１２ｃ
の精度を得るように演算増幅器１２ｃの電流を制御する
ことにより、Ａ／Ｄ変換器の消費電力と性能とを制御す
ることができる。
ｃのセトリング誤差から演算増幅器１２ｃの精度を検出
し、制御信号４ａに従い、システムが要求するＡ／Ｄ変
換器の精度を満たすために必要となる演算増幅器１２ｃ
の精度を得るように演算増幅器１２ｃの電流を制御する
ことにより、Ａ／Ｄ変換器の消費電力と性能とを制御す
ることができる。
【００７３】
【発明の効果】以上説明したように、本発明によれば、
Ａ／Ｄ変換器を構成する演算増幅器の電流を制御信号に
従って制御することにより、システムの要求するＡ／Ｄ
変換器の性能が変化した場合、要求される性能に応じて
消費電力とＡ／Ｄ変換器の性能を変化することが可能と
なり、Ａ／Ｄ変換器の消費電力および性能をシステムの
動作状況に応じて最適な動作状態で動作することがで
き、システム全体としての消費電力を削減することが可
能となる。
Ａ／Ｄ変換器を構成する演算増幅器の電流を制御信号に
従って制御することにより、システムの要求するＡ／Ｄ
変換器の性能が変化した場合、要求される性能に応じて
消費電力とＡ／Ｄ変換器の性能を変化することが可能と
なり、Ａ／Ｄ変換器の消費電力および性能をシステムの
動作状況に応じて最適な動作状態で動作することがで
き、システム全体としての消費電力を削減することが可
能となる。
【図１】第１の実施形態に係るＡ／Ｄ変換器の構成図で
ある。
ある。
【図２】第２の実施形態に係る信号処理装置の構成図で
ある。
ある。
【図３】第３の実施形態に係る信号処理装置の構成図で
ある。
ある。
【図４】第４の実施形態に係る信号処理装置の構成図で
ある。
ある。
【図５】第５の実施形態に係る信号処理装置の構成図で
ある。
ある。
【図６】第６の実施形態に係るＡ／Ｄ変換器を構成する
演算増幅器の構成図である。
演算増幅器の構成図である。
【図７】図６の変形例である。
【図８】第６の実施形態におけるカレントミラー回路の
構成図である。
構成図である。
【図９】第７の実施形態に係るＡ／Ｄ変換器を構成する
演算増幅器の構成図である。
演算増幅器の構成図である。
【図１０】第８の実施形態に係るＡ／Ｄ変換器の構成図
である。
である。
【図１１】第８の実施形態におけるタイミングチャート
を示す図である。
を示す図である。
【図１２】第８の実施形態における電圧比較器列を示す
図である。
図である。
【図１３】従来のＡ／Ｄ変換器を構成する演算増幅器の
構成図である。
構成図である。
１ａ、１ｂ、１ｃ、１ｄ，１ｅ Ａ／Ｄ変換器
９ ディジタル復調回路
（信号処理手段） １１ ビットエラーレー
トモニタ（モニタ手段 ）１２ｃ 演算増幅器 １４ 電圧比較器列 １６ 制御回路（制御手
段）
（信号処理手段） １１ ビットエラーレー
トモニタ（モニタ手段 ）１２ｃ 演算増幅器 １４ 電圧比較器列 １６ 制御回路（制御手
段）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 生駒 平治
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 櫻 裕司
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 岡 浩二
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 岡本 陽一
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 稲垣 善嗣
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 5J022 AA01 BA06 CF02 CF04
Claims (6)
- 【請求項１】 分解能を指示する制御信号によって増幅
器に流れる電流を変更することにより分解能を可変とす
ることを特徴とするＡ／Ｄ変換器。 - 【請求項２】 分解能を決定する制御手段と、 前記制御手段の信号により電流を変更する増幅器と、 前記増幅器の出力を入力する電圧比較器列とを備え、 前記電圧比較器列での比較結果を前記制御手段に入力す
ることにより分解能を修正するように構成されているこ
とを特徴とするＡ／Ｄ変換器。 - 【請求項３】 請求項１または請求項２に記載のＡ／Ｄ
変換器と、 前記Ａ／Ｄ変換器の分解能により性能の一部が決定する
信号処理手段と、 前記Ａ／Ｄ変換器の分解能に起因する前記信号処理手段
の性能を監視し、性能低下が検知されると前記Ａ／Ｄ変
換器に分解能を上げるように指示し、過性能が検知され
ると前記Ａ／Ｄ変換器に分解能を下げるように指示する
モニタ手段とを備えていることを特徴とする信号処理装
置。 - 【請求項４】 前記信号処理手段はディジタル復調回路
であり、 前記性能はディジタル復調回路におけるビットエラーレ
ートであることを特徴とする請求項３に記載の信号処理
装置。 - 【請求項５】 増幅器に検査電圧を入力する電圧入力ス
テップと、 前記増幅器から出力された電圧と前記検査電圧を比較す
る比較ステップと、 前記比較ステップの結果から前記増幅器の電流値を調整
する分解能決定ステップとを備えていることを特徴とす
るＡ／Ｄ変換方法。 - 【請求項６】 前記分解能決定ステップは、前記比較ス
テップの結果が所定の閾値以上である場合は、前記増幅
器の電流値を増大させる一方、前記比較ステップの結果
が所定の閾値以下である場合は、前記増幅器の電流値を
減少させることを特徴とする請求項５に記載のＡ／Ｄ変
換方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001393582A JP3647806B2 (ja) | 2001-12-26 | 2001-12-26 | Ａ／ｄ変換器、ａ／ｄ変換方法および信号処理装置 |
| US10/328,159 US6734817B2 (en) | 2001-12-26 | 2002-12-26 | A/D converter, method of A/D conversion, and signal processing device |
| CN2008101902074A CN101447789B (zh) | 2001-12-26 | 2002-12-26 | A/d转换方法 |
| CNB021593604A CN100471070C (zh) | 2001-12-26 | 2002-12-26 | 信号处理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001393582A JP3647806B2 (ja) | 2001-12-26 | 2001-12-26 | Ａ／ｄ変換器、ａ／ｄ変換方法および信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001393582A Expired - Fee Related JP3647806B2 (ja) | 2001-12-26 | 2001-12-26 | Ａ／ｄ変換器、ａ／ｄ変換方法および信号処理装置 |
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|---|---|
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| CN (2) | CN101447789B (ja) |
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| WO2005122411A1 (ja) * | 2004-06-11 | 2005-12-22 | Sharp Kabushiki Kaisha | 電子回路装置 |
| WO2006132036A1 (ja) * | 2005-06-10 | 2006-12-14 | Matsushita Electric Industrial Co., Ltd. | Ａ／ｄ変換器 |
| US7259709B2 (en) | 2004-06-14 | 2007-08-21 | Matsushita Electric Industrial Co., Ltd. | Pipeline A/D converter |
| US7286072B2 (en) | 2005-02-15 | 2007-10-23 | Sanyo Electric Co., Ltd. | Analog-to digital converter and analog-to digital conversion apparatus |
| JP2010074636A (ja) * | 2008-09-19 | 2010-04-02 | Semiconductor Technology Academic Research Center | 差動演算増幅回路とそれを用いたパイプライン型ａ／ｄ変換装置 |
| KR20140119977A (ko) * | 2013-04-01 | 2014-10-13 | 에스케이하이닉스 주식회사 | 아날로그 디지털 변환회로, 아날로그 디지털 변환방법 및 이미지 센서 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6646583B1 (en) * | 2000-10-25 | 2003-11-11 | Micron Technology, Inc. | High speed digital to analog converter using multiple staggered successive approximation cells |
| US6891490B2 (en) * | 2002-06-05 | 2005-05-10 | Slicex, Inc. | Analog-to-digital converter with digital signal processing functionality to emulate many different sample frequencies, resolutions, and architectures |
| US7652723B1 (en) | 2004-04-19 | 2010-01-26 | Video Accessory Corporation | Composite video signal correction unit for video imaging and video recording systems |
| JP4071254B2 (ja) * | 2004-10-07 | 2008-04-02 | シャープ株式会社 | 電子回路装置 |
| KR101255862B1 (ko) * | 2004-10-18 | 2013-04-17 | 리니어 테크놀러지 코포레이션 | 저감된 평균 입력 전류 및 저감된 평균 기준 전류를 갖는ａ/ｄ 컨버터 |
| US20060092067A1 (en) * | 2004-10-29 | 2006-05-04 | Don Liu | Front end circuit of voltage regulator |
| US7250880B2 (en) * | 2005-03-21 | 2007-07-31 | Analog Devices, Inc. | Analog to digital converter |
| US7274321B2 (en) * | 2005-03-21 | 2007-09-25 | Analog Devices, Inc. | Analog to digital converter |
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