JP3647806B2 - A/d変換器、a/d変換方法および信号処理装置 - Google Patents
A/d変換器、a/d変換方法および信号処理装置 Download PDFInfo
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Description
【発明の属する技術分野】
本発明はA/D変換器、A/D変換方法および信号処理装置に関するものである。
【0002】
【従来の技術】
情報通信分野における信号処理のディジタル化、高速化、広帯域化、情報通信機器の小型化、軽量化に伴い、ディジタル信号処理のキーデバイスとなるA/D変換器において、高速化、広帯域化、低消費電力化が要求されている。
A/D変換器は各部に演算増幅器が使用されており、それぞれの演算増幅器は非常に重要な機能を担う。A/D変換器を構成する演算増幅器の一例として、基準電圧と与えられたアナログ入力電圧とを比較する比較器、高速化・広帯域化を実現するために入力信号に対してサンプル/ホールド動作を行うサンプル/ホールド回路、パイプラインA/D変換器の信号増幅等に使用される差動信号増幅回路などが挙げられる。
【0003】
図13はA/D変換器に使用される差動入力−差動出力演算増幅器の一例である。本回路は定電流源Issによりバイアスされている。入力トランジスタであるNch型トランジスタM1及びNch型トランジスタM2のゲート端子にそれぞれアナログ差動入力信号正極Vin+およびアナログ差動入力信号負極Vin-が接続されている。前記Nch型トランジスタM1,M2のソース端子は基準電圧VSSに接続されている。Pch型トランジスタM3,M4のゲート端子はバイアス電圧Vbに接続されている。前記Pch型トランジスタM3,M4のソース端子は電源電圧VDDに接続されている。前記Nch型トランジスタM1および前記Pch型トランジスタM3のドレイン端子はアナログ差動出力信号負極Vout-に接続されている。前記Nch型トランジスタM2および前記Pch型トランジスタM4のドレイン端子はアナログ差動出力信号正極Vout+に接続されている。
【0004】
アナログ差動入力信号 ΔVin=(Vin+−Vin-) は前記Nch型トランジスタM1および前記Nch型トランジスタM2の電圧・電流変換作用により、前記Nch型トランジスタM1に流れるドレイン・ソース電流Ids1および前記Nch型トランジスタM2に流れるドレイン・ソース電流Ids2の差電流 ΔIds=(Ids1−Ids2) に変換される。前記ドレイン・ソース電流Ids1および前記ドレイン・ソース電流Ids2それぞれの変化分、ΔIds1およびΔIds2は、前記Nch型トランジスタM1のトランスコンダクタンスをgm1、前記Nch型トランジスタM2のトランスコンダクタンスをgm2とすると、 ΔIds1=gm1(ΔVin/2) 、 ΔIds2=gm2(ΔVin/2) と表される。前記M1および前記M2は同じ特性のトランジスタであるとすると、 gm=gm1=gm2 である。出力端の動的な抵抗をroとすると、アナログ差動出力信号 ΔVout=(ΔVout+−ΔVout-) は、 ΔVout=gm・ΔVin・ro で表される。従って、本回路の電圧利得Gは、 G=ΔVout/ΔVin=gm・ro となる。
【0005】
つまり、前記演算増幅器の前記電圧利得Gは入力トランジスタである前記Nch型トランジスタM1および前記Nch型トランジスタM2の前記トランスコンダクタンスgmに比例する。また、前記トランスコンダクタンスgmはトランジスタに流れるドレイン・ソース電流Idsにほぼ比例する。従って、前記電圧利得Gを大きくするためには前記ドレイン・ソース電流Idsを大きくする必要がある。
【0006】
高分解能、高速動作A/D変換器を実現するためには、前記演算増幅器の高精度化、高利得化、高速化が必要となる。
【0007】
一般的に、演算増幅器は定電流バイアス状態で動作させる。従って、演算増幅器の消費電力は常にほぼ一定となる。
【0008】
【発明が解決しようとする課題】
以上に述べたように、従来のA/D変換器は、システムがA/D変換器に要求する性能が変化したとしても、A/D変換器を構成する演算増幅器に流れる電流は変化せず、結果としてA/D変換器自体の性能が変化しない。従って、システムがA/D変換器に要求する性能に対してA/D変換器の性能が上回る場合、性能のオーバヘッドを持つことになる。一般にA/D変換器の性能と消費電力とはおおよそ相関関係があるため、性能のオーバヘッドがあることにより消費電力が無駄になるという問題があった。
【0009】
本発明はかかるる点に鑑みてなされたもので、システムが要求するA/D変換器の性能が変化した場合においてシステム全体としての消費電力を低減することを目的とする。
【0010】
【発明を解決するための手段】
この目的を達成するために、本発明は以下のような解決手段を講じた。すなわち、請求項1,2はA/D変換器に関するものであり、そのうち、請求項1は、分解能を指示する制御信号によって増幅器に流れる電流を変更することにより分解能を可変とすることを特徴とする。
【0011】
請求項2は、分解能を決定する制御手段と、前記制御手段の信号により電流を変更する増幅器と、前記増幅器の出力を入力する電圧比較器列とを備え、前記電圧比較器列での比較結果を前記制御手段に入力することにより分解能を修正するように構成されていることを特徴とする。
【0012】
請求項3,4は信号処理装置に関するものであり、そのうち、請求項3は、請求項1または請求項2に記載のA/D変換器と、前記A/D変換器の分解能により性能の一部が決定する信号処理手段と、前記A/D変換器の分解能に起因する前記信号処理手段の性能を監視し、性能低下が検知されると前記A/D変換器に分解能を上げるように指示し、過性能が検知されると前記A/D変換器に分解能を下げるように指示するモニタ手段とを備えていることを特徴とする。
【0013】
請求項4は、請求項3において、前記信号処理手段はディジタル復調回路であり、前記性能はディジタル復調回路におけるビットエラーレートであることを特徴とする。
【0014】
請求項5,6はA/D変換方法に関するものであり、そのうち、請求項5は、増幅器に検査電圧を入力する電圧入力ステップと、前記増幅器から出力された電圧と前記検査電圧を比較する比較ステップと、前記比較ステップの結果から前記増幅器の電流値を調整する分解能決定ステップとを備えていることを特徴とする。
【0015】
請求項6は、請求項5において、前記分解能決定ステップは、前記比較ステップの結果が所定の閾値以上である場合は、前記増幅器の電流値を増大させる一方、前記比較ステップの結果が所定の閾値以下である場合は、前記増幅器の電流値を減少させることを特徴とする。
【0016】
この構成により、システムが要求する性能が変化した場合においても、そのシステム状態に応じてA/D変換器の性能を可変とし、システムがA/D変換器に要求する性能に対してA/D変換器の性能がオーバヘッドを生じることを防ぎ、これによって、A/D変換器の消費電力を低減し、システム全体としての消費電力を低減する。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【0018】
(第1実施形態)
図1は本発明の第1の実施形態に係るA/D変換器の構成を示す図である。
【0019】
図1において、1aはA/D変換器であり、このA/D変換器1aには、アナログ入力信号2がA/D変換器1aの入力として与えられ、A/D変換器1aは前記アナログ入力信号2に応じてディジタル出力信号3を出力する。また、外部より制御信号4がA/D変換器1aの入力として与えられる。以上が本発明の第1の実施形態におけるA/D変換器1aの構成である
次に、本発明の第1の実施形態に係るA/D変換器1aの動作を説明する。
【0020】
まず、アナログ入力信号2がA/D変換器1aの入力として与えられ、A/D変換器1aはアナログ入力信号2に応じてディジタル出力信号3を出力する。このとき、制御信号4によってA/D変換器1aの消費電力が制御される。A/D変換器1aの消費電力と性能とはおおよそ相関関係にあるため、A/D変換器1aの消費電力を制御することによってA/D変換器1aの性能を可変にする。
【0021】
従って、第1の実施形態では、外部からの制御信号4でA/D変換器1aの消費電力を可変とし、結果としてA/D変換器1aの性能を変化させることが可能となり、A/D変換器1aを含むシステム全体としての消費電力を低減できる。
【0022】
なお、制御信号4はアナログ信号もしくはディジタル信号、あるいはアナログ信号およびディジタル信号の何れであってもよい。また、使用されるA/D変換器1aの変換方式は、フラッシュ型、2ステップフラッシュ型、サブレンシング型、逐次比較型、積分型、パイプライン型のいずれであってもよい。
【0023】
(第2の実施形態)
図2は本発明の第2の実施形態に係る信号処理装置の構成を示す図である。
【0024】
図2において、1bはA/D変換器、5bはA/D変換器1bに対して独立に動作する内部システム、6bはA/D変換器1bおよび内部システム5bを内部に含む外部システムである。前記A/D変換器1bには、内部システム5bよりアナログ入力信号2がA/D変換器1bの入力として与えられ、A/D変換器1bは前記アナログ入力信号2に応じてディジタル出力信号3を出力する。また、内部システム5bより制御信号4がA/D変換器1bの入力として与えられる。以上が本発明の第2の実施形態に係る信号処理装置の構成である。
【0025】
次に、第2の実施形態に係る信号処理装置の動作を説明する。
【0026】
まず、内部システム5bよりアナログ入力信号2がA/D変換器1bの入力として与えられ、A/D変換器1bは前記アナログ入力信号2に応じてディジタル出力信号3を出力する。同時に、内部システム5bよりA/D変換器1bに対して要求する性能に関する情報を含む制御信号4がA/D変換器1bの入力として与えられる。このとき、前記制御信号4によってA/D変換器1bの消費電力が制御される。A/D変換器1bの消費電力と性能とはおおよそ相関関係にあるため、A/D変換器1bの消費電力を制御することによってA/D変換器1bの性能を可変にする。
【0027】
従って、第2の実施形態では、システムが要求する性能に応じてA/D変換器1bの消費電力と性能とを変化させることが可能となり、システム全体としての消費電力を低減できる。
【0028】
(第3の実施形態)
図3は本発明の第3の実施形態に係る信号処理装置の構成を示す図である。
【0029】
図3において、1cはA/D変換器、5cはA/D変換器1cに対して独立に動作する内部システム、6cはA/D変換器1cおよび内部システム5cを内部に含む外部システムである。前記A/D変換器1cには、内部システム5cよりアナログ入力信号2がA/D変換器1cの入力として与えられ、A/D変換器1cは前記アナログ入力信号2に応じてディジタル出力信号3を出力する。得られたディジタル出力信号3は内部システム5cにフィードバックされる。一方、内部システム5cより制御信号4がA/D変換器1cの入力として与えられる。以上が第3の実施形態に係る信号処理装置の構成である
次に、第3の実施形態に係る信号処理装置の動作を説明する。
【0030】
まず、内部システム5cよりアナログ入力信号2がA/D変換器1cの入力として与えられる。A/D変換器1cは前記アナログ入力信号2に応じてディジタル出力信号3を出力する。同時に、内部システム5cよりA/D変換器1cに対して要求する性能に関する情報を含む制御信号4がA/D変換器1cの入力として与えられる。一方、前記ディジタル出力信号3は、内部システム5cにフィードバックされる。内部システム5cは前記ディジタル出力信号3に応じて制御信号4を再び出力し、これをA/D変換器1cの入力として与える。このとき、前記制御信号4によってA/D変換器1cの消費電力が制御される。A/D変換器1cの消費電力と性能とはおおよそ相関関係にあるため、A/D変換器1cの消費電力を制御することによってA/D変換器1cの性能を可変にする。
【0031】
従って、第3の実施形態では、A/D変換器1cの性能をシステム全体が必要としている最低限のレベルまで抑えることが可能となり、A/D変換器1cの消費電力と性能とを最適化することができ、システム全体としての消費電力を低減できる。
【0032】
(第4の実施形態)
図4は本発明の第4の実施形態に係る信号処理装置の構成を示す図である。
【0033】
図4において、1dはA/D変換器、5dはA/D変換器1dに対して独立に動作する内部システム、6dはA/D変換器1dおよび内部システム5dを内部に含む外部システム、8はシステム特性モニタである。前記A/D変換器1dは内部システム5dよりアナログ入力信号2がA/D変換器1dの入力として与えられ、A/D変換器1dは前記アナログ入力信号2に応じてディジタル出力信号3を出力する。得られたディジタル出力信号3は内部システム5dにフィードバックされる。一方、内部システム5dより内部システム特性7がシステム特性モニタ8に与えられる。システム特性モニタ8は内部システム特性7に応じて制御信号4を出力する。システム特性モニタ8より制御信号4がA/D変換器1dの入力として与えられる。以上が本発明の第4の実施形態に係る信号処理装置の構成である。
【0034】
次に、第4の実施形態に係る信号処理装置の動作を説明する。
【0035】
まず、内部システム5dよりアナログ入力信号1がA/D変換器1dの入力として与えられる。A/D変換器1dは前記アナログ入力信号2に応じてディジタル出力信号3を出力する。同時に、内部システム5dより内部システム特性7がシステム特性モニタ8の入力として与えられる。システム特性モニタ8は内部システム特性7を受けて制御信号4をA/D変換器1dに出力する。一方、前記ディジタル出力信号3は、内部システム5dにフィードバックされる。内部システム5dは前記ディジタル出力信号3に応じて内部システム特性7を再び出力し、これをA/D変換器1dの入力として与える。このとき、前記制御信号4によってA/D変換器1dの消費電力が制御される。A/D変換器1dの消費電力と性能とはおおよそ相関関係にあるため、A/D変換器1dの消費電力を制御することによってA/D変換器1dの性能を可変にする。
【0036】
従って、第4の実施形態では、A/D変換器1dの特性によって変化するシステムの特性をモニタすることにより、システム全体が必要としているA/D変換器1dの性能を最低限のレベルまで抑えることが可能となり、A/D変換器1dの消費電力と性能とを最適化することができ、システム全体としての消費電力を低減できる。
【0037】
(第5の実施形態)
図5は本発明の第5の実施形態に係る信号処理装置の構成を示す図である。この信号処理装置は、例えば、ディジタルTV等のように、映像・音声情報を含む電波信号を受信し、受信電波信号に対してA/D変換を行いディジタル復調する場合において利用できる。
【0038】
図5において、1eはA/D変換器、9は前記A/D変換器1eの分解能により性能の一部が決定する信号処理手段としてのディジタル復調回路、6eはA/D変換器1eおよびディジタル復調回路9を内部に含む外部システム、11は、前記A/D変換器1eの分解能に起因する前記ディジタル復調回路9の性能を監視し、性能低下が検知されると前記A/D変換器1eに分解能を上げるように指示し、過性能が検知されると前記A/D変換器1eに分解能を下げるように指示するモニタ手段としてのビットエラーレートモニタである。
【0039】
前記A/D変換器1eは、外部システム6eに与えられるアナログ入力信号2がA/D変換器1eの入力として与えられ、A/D変換器1eは前記アナログ入力信号2に応じてディジタル出力信号3を出力する。得られたディジタル出力信号3はディジタル復調回路9に与えられる。一方、ディジタル復調回路9よりビットエラーレート10がビットエラーレートモニタ11に与えられる。ビットエラーレートモニタ11は制御信号4を出力し、これをA/D変換器1eに与える。
以上が第5の実施形態に係る信号処理装置の構成である。
【0040】
次に、第5の実施形態に係る信号処理装置の動作を説明する。
【0041】
まず、外部システム6eに与えられるアナログ入力信号2がA/D変換器1eの入力として与えられる。A/D変換器1eは前記アナログ入力信号2に応じてディジタル出力信号3を出力する。ディジタル出力信号3はディジタル復調回路9へ与えられる。ディジタル復調回路9は、与えられたディジタル出力信号3に従いディジタル復調、誤り訂正を行う。誤り訂正を行うことでディジタル復調回路9よりビットエラーレート10が得られる。前記ビットエラーレート10は、電波受信状況およびA/D変換器1eの特性によって変化する。つまり、電波受信状況が悪化した場合もしくはA/D変換器1eの特性が悪化した場合、ビットエラーレート10が劣化する。ビットエラーレート10が劣化した場合、ビットエラーレートモニタ11はビットエラーレート10が規定値に達するまで、A/D変換器1eの消費電力が増加するように制御信号4を出力する。一方、ビットエラーレート10が良化した場合、ビットエラーレートモニタ11はビットエラーレート10が規定値になるまで、A/D変換器1eの消費電力が減少するように制御信号4を出力する。次に、得られた制御信号4をA/D変換器1eに与える。このとき、制御信号4によってA/D変換器1eの消費電力が制御される。A/D変換器1eの消費電力と性能とはおおよそ相関関係にあるため、A/D変換器1eの消費電力を制御することによってA/D変換器1eの性能を可変にする。
【0042】
従って、第5の実施形態では、ディジタル復調回路9が出力するビットエラーレート10をモニタすることで、A/D変換器1eの性能をディジタル復調回路9が必要としている最低限のレベルまで抑えることが可能となり、A/D変換器1eの消費電力と性能とを最適化することができ、システム全体としての消費電力を低減できる。
【0043】
(第6の実施形態)
図6は本発明の第6の実施形態に係るA/D変換器を構成する演算増幅器の一例として、差動入力−差動出力の演算増幅器12aを示す。
【0044】
図6において、Issは可変電流源、M1,M2はNch型トランジスタ、M3,M4はPch型トランジスタである。
【0045】
なお、A/D変換器において演算増幅器は主にサンプル&ホールド回路、電圧比較器、パイプラインA/D変換器やサブレンジA/D変換器のステージ間の入力レンジ調整用回路として使用される。
【0046】
可変電流源Issの一端は、基準電圧であるVSS、もう一端はNch型トランジスタM1,M2のソース端子に接続されている。入力トランジスタであるNch型トランジスタM1およびNch型トランジスタM2のゲート端子にそれぞれアナログ差動入力信号正極Vin+およびアナログ差動入力信号負極Vin-が接続されている。Pch型トランジスタM3,M4のゲート端子はバイアス電圧Vbに接続されている。Pch型トランジスタM3,M4のソース端子は電源電圧VDDに接続されている。Nch型トランジスタM1およびPch型トランジスタM3のドレイン端子はアナログ差動出力信号負極Vout-、Nch型トランジスタM2およびPch型トランジスタM4のドレイン端子はアナログ差動出力信号正極Vout+にそれぞれ接続されている。以上が第6の実施形態に係るA/D変換器を構成する演算増幅器12aの構成である。
【0047】
次に、第6の実施形態に係るA/D変換器を構成する演算増幅器12aの動作を説明する。
【0048】
アナログ差動入力信号 ΔVin=(Vin+−Vin-) は、前記Nch型トランジスタM1および前記Nch型トランジスタM2の電圧・電流変換作用により、前記Nch型トランジスタM1に流れるドレイン・ソース電流Ids1および前記Nch型トランジスタM2に流れるドレイン・ソース電流Ids2の差電流 ΔIds=(Ids1−Ids2) に変換される。前記ドレイン・ソース電流Ids1および前記ドレイン・ソース電流Ids2それぞれの変化分、ΔIds1およびΔIds2は、前記Nch型トランジスタM1のトランスコンダクタンスをgm1、前記M2のトランスコンダクタンスをgm2とすると、 ΔIds1=gm1(ΔVin/2) 、 ΔIds2=gm2(ΔVin/2)と表される。前記Nch型トランジスタM1および前記Nch型トランジスタM2は同じ特性のトランジスタであるとすると、 gm=gm1=gm2 である。出力端の動的な抵抗をroとすると、アナログ差動出力信号 ΔVout=(ΔVout+−ΔVout-) は、 ΔVout=gm・ΔVin・ro で表される。従って、本回路の電圧利得Gは、 G=ΔVout/ΔVin=gm・ro となる。
【0049】
つまり、前記演算増幅器12aの前記電圧利得Gは入力トランジスタである前記Nch型トランジスタM1および前記Nch型トランジスタM2の前記トランスコンダクタンスgmに比例する。一方、前記トランスコンダクタンスgmは前記Nch型トランジスタM1および前記Nch型トランジスタM2に流れるドレイン・ソース電流Idsにほぼ比例する。
【0050】
可変電流源Issを増加させるとドレイン・ソース電流Ids1、Ids2が増加する。一方、可変電流源Issを減少させるとドレイン・ソース電流Ids1、Ids2が減少する。従って、可変電流源Issを増加させると前記電圧利得Gが増加し、可変電流源Issを減少させると前記電圧利得Gが減少する。
【0051】
前記電圧利得Gが増加・減少することによって、演算増幅器12aの周波数帯域特性、オフセット誤差特性がそれぞれ増加・減少する。つまり、可変電流源Issを変化させることにより、演算増幅器12aの特性が変化し、結果としてA/D変換器の特性も変化する。
【0052】
以上のように、A/D変換器で使用している演算増幅器12aに流れる電流を可変とすることにより、A/D変換器の消費電力と性能とを制御することができる。
【0053】
なお、Nch型トランジスタのゲート端子が入力端子である演算増幅器に関して説明したが、Pch型トランジスタのゲート端子が入力端子である演算増幅器に関しても当然同様の効果が得られる。
【0054】
また、簡単な差動入力−差動出力の演算増幅器に関して説明したが、差動入力−シングル出力の演算増幅器、シングル入力−シングル出力の演算増幅器、シングル入力−差動出力の演算増幅器、また更に複雑な演算増幅器に関しても、電流バイアス型の演算増幅器に関して当然同様の効果が得られる。
【0055】
さらに、演算増幅器の電流源を可変する場合について説明したが、図7に示すようにバイアス回路内の電流Issaを可変とし、Nch型トランジスタM0aとNch型トランジスタM0bとが形成するカレントミラー回路により、可変電流源出力IssaがNch型トランジスタM0aとNch型トランジスタM0bとのカレントミラー比倍された電流IssbがNch型トランジスタM0bに流れ、Nch型トランジスタM0bが演算増幅器のバイアス電流となることにより同等の効果が得られる。
【0056】
さらにまた、図7においてはNch型トランジスタでカレントミラーを形成した場合を示しているが、回路構成によってはPch型トランジスタでカレントミラーを形成することも可能である。また、図7においてはシングルタイプのカレントミラーを形成した場合を示しているが、カスケードタイプのカレントミラーを形成した場合でも同等の効果が得られる。
【0057】
なお、図6、図7における可変電流源は図8に示すような回路で実現できる。図8は定電流源Issaが基準電圧であるVDDとNch型トランジスタM0aのドレイン端子およびゲート端子に接続され、Nch型トランジスタM0aのソース端子は基準電圧であるVSSに接続されている。Nch型トランジスタM0b1〜M0bnのソース端子は基準電圧であるVSSに接続され、そのドレイン端子は共通となっており、Nch型トランジスタM0b1〜M0bnそれぞれのゲート端子はスイッチSW1〜SWnの出力端子Cに接続され、スイッチSW1〜SWnの一入力端子AはM0aのゲート端子およびドレイン端子、スイッチSW1〜SWnの一入力端子Bは基準電圧であるVSSに接続されている。スイッチSWiの一入力端子Aと出力端子Cが導通することにより、Nch型トランジスタM0aと、Nch型トランジスタM0biがカレントミラー回路を形成し、電流IssaをNch型トランジスタM0aとNch型トランジスタM0biのカレントミラー比倍した電流IssbiがNch型トランジスタM0biのドレイン端子−ソース端子間に流れる。一方、スイッチSWiの一入力端子Bと出力端子Cが導通することにより、Nch型トランジスタM0biがOFF状態となりドレイン端子−ソース端子間に電流は流れない。制御信号4により、SW1〜SWnの一入力端子Aと出力端子Cあるいは、一入力端子Bと出力端子Cを選択することにより、Nch型トランジスタM0b1〜M0bnに流れる電流をIssb1〜Issbnにするか、あるいは、0にするかを決定することができる。このような構成により可変電流源を実現することが可能である。
【0058】
なお、図8はNch型トランジスタで構成されるカレントミラー回路として説明したが、回路構成によっては、Pch型トランジスタでカレントミラー回路を構成しても同等の効果が得られる。
【0059】
(第7の実施形態)
図9は本発明の第7の実施形態に係るA/D変換器を構成する演算増幅器の一例を示す図である。12bは差動入力−差動出力の演算増幅器、M0a,M0b,M1,M2はNch型トランジスタ、M3,M4はPch型トランジスタ、4は制御信号、13は電流出力タイプのD/A変換器である。
【0060】
制御信号4はD/A変換器13に入力されている。Nch型トランジスタM0aおよび、Nch型トランジスタM0bはカレントミラー回路を形成している。Nch型トランジスタM0bのソース端子は基準電圧であるVSS、ドレイン端子はNch型トランジスタM1,M2のソース端子にそれぞれ接続されている。入力トランジスタであるNch型トランジスタM1およびNch型トランジスタM2のゲート端子にそれぞれアナログ差動入力信号正極Vin+およびアナログ差動入力信号負極Vin-が接続されている。Pch型トランジスタM3,M4のゲート端子はバイアス電圧Vbに接続されている。Pch型トランジスタM3,M4のソース端子は電源電圧VDDに接続されている。Nch型トランジスタM1およびPch型トランジスタM3のドレイン端子はアナログ差動出力信号負極Vout-、Nch型トランジスタM2およびPch型トランジスタM4のドレイン端子はアナログ差動出力信号正極Vout+にそれぞれ接続されている。以上が第7の実施形態に係るA/D変換器を構成する演算増幅器12bの構成である。
【0061】
次に、第7の実施形態に係るA/D変換器を構成する演算増幅器12bの動作を説明する。
【0062】
まず、制御信号4がD/A変換器13に与えられる。D/A変換器13は制御信号4に対して一意に決定される電流Ioutを出力する。出力された電流IoutはNch型トランジスタM0aのドレイン端子から基準電圧VSSに流れ込み、Nch型トランジスタM0aとNch型トランジスタM0bとはカレントミラーを形成しているため、Nch型トランジスタM0aとNch型トランジスタM0bとのカレントミラー比に従って電流Issaをカレントミラー比倍した電流IssbがNch型トランジスタM0bのドレイン端子から基準電圧VSSに流れる。電流Issbは演算増幅器12bのバイアス電流となる。
【0063】
従って、第7の実施形態では、制御信号4に従い、D/A変換器13によってA/D変換器を構成する演算増幅器12bに流れる電流をD/A変換器13が持つ階調分の制御を行うことが可能となり、結果としてA/D変換器の消費電力と性能とを制御することができる。
【0064】
なお、電流出力D/A変換器について示したが、電圧出力D/A変換器を用いても、抵抗負荷を使用して電圧―電流変換を行うことで同等の効果を得ることができる。
【0065】
(第8の実施形態)
図10は本発明の第8の実施形態に係るA/D変換器を示す図である。
【0066】
図10において、16は分解能を決定する制御手段としての制御回路、12cは前記制御回路16の信号により電流を変更する演算増幅器、14は前記演算増幅器12cの出力を入力する電圧比較器列であり、このA/D変換器は、前記電圧比較器列14での比較結果を前記制御回路16に入力することにより分解能を修正するように構成されている。このA/D変換器では、検査電圧としての入力電圧信号Vinpおよび入力電圧信号Vinnが演算増幅器12cの入力として与えられる。演算増幅器12cの出力電圧信号Voutが電圧比較器列14の入力として与えられ、これに従って電圧比較器列出力15を得る。電圧比較器列出力15および制御信号4aが制御回路16の入力として与えられる。制御回路16の出力である制御信号4bが演算増幅器12cに与えられる。以上が第8の実施形態に係るA/D変換器の構成である。
【0067】
第8の実施形態に係るA/D変換器は、初期動作時に演算増幅器12c内部に流れる電流量を決定する。第8の実施形態に係るA/D変換器の動作を図11のタイミングチャートおよび図12の電圧比較器列詳細図を参照しながら説明する。
【0068】
まず、システムが必要としているA/D変換器の初期動作時(図11に示すInitialize=High)、クロック(Clock)に同期して入力信号(Vinp−Vinn)をV1からV2へと変化させる。なお、入力電圧がV1のとき、演算増幅器12cに対して十分なセトリングタイムを与える(図11に示すA−B)。
【0069】
次に、入力電圧をV2へと変化させる。このとき、演算増幅器12cの出力端には負荷容量CLが存在するため、VoutはV1より直ちにV2へ変化するのではなく、図11に示すように、なだらかに変化する。このとき、A/D変換を行う際の動作タイミングでサンプリングを行う(図11に示すC)。このときの演算増幅器12cの出力電圧信号VoutをV2’とすると、セトリング誤差はV2−V2’ となる。この状態において、比較器Co1〜Co4を用いてそれぞれV2’とVa〜Vdとを比較する。なお、Va〜Vdはそれぞれ、V2に対する誤差1LSB/2、誤差2LSB/2、誤差4LSB/2、誤差8LSB/2に値する電圧である。
【0070】
電圧比較器列出力15によりセトリング誤差を検出する。これに対して制御信号4aは、ある精度のA/D変換器を構成するために必要な演算増幅器の精度に関する情報を持つとし、これを制御回路16に与える。一般的にセトリング誤差は、演算増幅器12cに流れる電流の逆数に相関関係を持つ。つまり、演算増幅器12cに流れる電流が大きいほどセトリング誤差が小さく、逆に演算増幅器12cに流れる電流が小さいほど、セトリング誤差が大きくなる。
ここで、電圧比較器列出力15より、現在のセトリング誤差が1LSB/2、2LSB/2、4LSB/2もしくは8LSB/2に収まっているかを検出する。つまり、例えばb1、b2がHigh、b3、b4がLowを示すとき、セトリング誤差は4LSB/2〜2LSB/2の間となる。
【0071】
ここで、制御信号4aが示すところの演算増幅器12cの必要精度に対してセトリング誤差が大きく、必要とする精度を満たさない場合、演算増幅器に流れる電流を増加するように制御回路16より制御信号4bが演算増幅器12cに与えられ、図11に示すAからCの動作を再び繰り返す。一方、制御信号4aが示すところの演算増幅器12cの必要精度に対してセトリング誤差が十分小さく、必要とする精度を十分満たす場合、演算増幅器に流れる電流を減少するように制御回路16より制御信号4bが演算増幅器12cに与えられ、図11に示すAからCの動作を再び繰り返す。また、制御信号4aが示すところの演算増幅器12cの必要精度内にセトリング誤差が収まった場合、初期動作を終了する。
【0072】
以上のような構成により、演算増幅器12cのセトリング誤差から演算増幅器12cの精度を検出し、制御信号4aに従い、システムが要求するA/D変換器の精度を満たすために必要となる演算増幅器12cの精度を得るように演算増幅器12cの電流を制御することにより、A/D変換器の消費電力と性能とを制御することができる。
【0073】
【発明の効果】
以上説明したように、本発明によれば、A/D変換器を構成する演算増幅器の電流を制御信号に従って制御することにより、システムの要求するA/D変換器の性能が変化した場合、要求される性能に応じて消費電力とA/D変換器の性能を変化することが可能となり、A/D変換器の消費電力および性能をシステムの動作状況に応じて最適な動作状態で動作することができ、システム全体としての消費電力を削減することが可能となる。
【図面の簡単な説明】
【図1】第1の実施形態に係るA/D変換器の構成図である。
【図2】第2の実施形態に係る信号処理装置の構成図である。
【図3】第3の実施形態に係る信号処理装置の構成図である。
【図4】第4の実施形態に係る信号処理装置の構成図である。
【図5】第5の実施形態に係る信号処理装置の構成図である。
【図6】第6の実施形態に係るA/D変換器を構成する演算増幅器の構成図である。
【図7】図6の変形例である。
【図8】第6の実施形態におけるカレントミラー回路の構成図である。
【図9】第7の実施形態に係るA/D変換器を構成する演算増幅器の構成図である。
【図10】第8の実施形態に係るA/D変換器の構成図である。
【図11】第8の実施形態におけるタイミングチャートを示す図である。
【図12】第8の実施形態における電圧比較器列を示す図である。
【図13】従来のA/D変換器を構成する演算増幅器の構成図である。
【符号の説明】
1a、1b、1c、1d,1e A/D変換器
9 ディジタル復調回路(信号処理手段)
11 ビットエラーレートモニタ(モニタ手段)
12c 演算増幅器
14 電圧比較器列
16 制御回路(制御手段)
Claims (6)
- 分解能を指示する制御信号によって増幅器に流れる電流を変更することにより分解能を可変とすることを特徴とするA/D変換器。
- 分解能を決定する制御手段と、
前記制御手段の信号により電流を変更する増幅器と、
前記増幅器の出力を入力する電圧比較器列とを備え、
前記電圧比較器列での比較結果を前記制御手段に入力することにより分解能を修正するように構成されていることを特徴とするA/D変換器。 - 請求項1または請求項2に記載のA/D変換器と、
前記A/D変換器の分解能により性能の一部が決定する信号処理手段と、
前記A/D変換器の分解能に起因する前記信号処理手段の性能を監視し、性能低下が検知されると前記A/D変換器に分解能を上げるように指示し、過性能が検知されると前記A/D変換器に分解能を下げるように指示するモニタ手段とを備えていることを特徴とする信号処理装置。 - 前記信号処理手段はディジタル復調回路であり、
前記性能はディジタル復調回路におけるビットエラーレートであることを特徴とする請求項3に記載の信号処理装置。 - 増幅器に検査電圧を入力する電圧入力ステップと、
前記増幅器から出力された電圧と前記検査電圧を比較する比較ステップと、
前記比較ステップの結果から前記増幅器の電流値を調整する分解能決定ステップとを備えていることを特徴とするA/D変換方法。 - 前記分解能決定ステップは、前記比較ステップの結果が所定の閾値以上である場合は、前記増幅器の電流値を増大させる一方、前記比較ステップの結果が所定の閾値以下である場合は、前記増幅器の電流値を減少させることを特徴とする請求項5に記載のA/D変換方法。
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