JP4819941B2 - アナログ信号処理装置 - Google Patents

Description

本発明は、アナログ信号処理装置に関し、特に、複数の信号処理部を有するアナログ信号処理装置における補正技術に関する。

高速アナログ／デジタル変換には、一般に並列型Ａ／Ｄ変換器（以下、「ＡＤＣ」とも称す。）が多く使用されている。ｎビットの並列型ＡＤＣの場合、（２ⁿ−１）個の電圧比較器を並列に配置して各電圧比較器に比較基準電圧を与える。各電圧比較器は、与えられた比較基準電圧とアナログ入力信号とを比較し、その比較結果をエンコーダに送り、エンコーダにより最終的にデジタル値に変換される。

電圧比較器は、一般に入力を増幅するプリアンプ部と、最終的に‘１’又は‘０’の値に判定するラッチ部に分けられる。比較基準電圧とアナログ入力信号は、プリアンプ部によって後段のラッチ部が判定可能なレベルまで増幅することによって精度を得ている。

しかし、並列型のＡＤＣにおいては、分解能を上げようとすると電圧比較器の数は指数関数的に増加し、回路規模の増大、消費電力の増加、アナログ信号入力端子の入力容量の増大が顕著になるという問題があった。

また、一方でアナログ回路を実現する上では、半導体の製造プロセスにおける素子の製造ばらつき及び動作時の周囲温度に依存した素子の特性の変動への対策が大きな課題になる。

特に、ＣＭＯＳプロセスの進化（微細化）は、デジタル回路では「スケーリング効果」と一般に言われる微細化による高集積化、高速化、及び低電源電圧化による低消費電力化をもたらした。その一方で、アナログ回路では低電源電圧化に伴うアナログ信号ダイナミックレンジの縮小、微細化に伴う素子特性ばらつきの増大、大規模デジタル回路との混載による温度変動等の問題が顕著化した。

アナログ信号ダイナミックレンジの縮小は、そのまま信号の精度に影響を及ぼし、内部素子の高精度化を実現するために素子サイズの増大化をもたらした。さらに、これが寄生容量の増加を招き、結果として高速化を阻害することになっている。

さらに、ダイナミックレンジが縮小してもｋＴ／Ｃノイズと言われる熱によって発生する雑音レベルは変わらず、この影響を低減するためにはＣ（容量値）を大きくする必要がある。しかし、これは負荷を増大させることになり、高速化の阻害要因になっている。

従来、ダイナミックレンジの縮小を避けるために高電圧素子を使用することもあったが、これは「スケーリング効果」を生かせず性能及びコストの面で不利である。また、素子の特性ばらつきを改善する目的で、大きめの素子（例えば、トランジスタであればチャネル長を大きめにする）を使用することは一般的な方法ではあるが、内部素子の高精度化を実現するための素子サイズの増大化と同じことを意味し、高速化を実現する上で不利である。

素子の特性ばらつきを制御する方法の一つとしてキャリブレーションがあるが、従来技術の多くは、キャリブレーション期間を設定することで、一定期間だけ通常動作を中断してキャリブレーションを実行していた（非特許文献１〜３参照。）。

しかしながら、この方法は、キャリブレーション期間中は通常動作が中断されることになりアプリケーションを限定していた。それに対して、キャリブレーションをバックグラウンドにて行う方法が報告されている（非特許文献４参照。）。

この方法によれば、特別なキャリブレーション期間を設定する必要がないため、アプリケーションを限定しないが、全並列のため素子数が多くなるという問題があった。特に、信号入力端子からみた場合には入力部は並列に接続されるために、負荷が大きくなり高速化に対して不利であった。

また、アナログ信号を補間する手段は、上述したような問題を解決するためには有効で数々の報告がされている（非特許文献５、６参照。）。また、アナログ信号の補間と、バックグラウンドでのキャリブレーションを組み合わせた技術も提案されている（特許文献１参照。）。

しかしながら、従来のキャリブレーションには、下記のような２つの技術的な問題点があった。補間を正確に行うためにはオフセット、コモンモード、及びゲインを補正する必要があるが、オフセットのみの補正が可能であってゲインの補正はできない。さらに、主系列のコンパレータがキャリブレーション中に変換動作を代行する冗長性を持たせたコンパレータは、位置的に主系列のコンパレータとは離れているため、電源条件、アナログ信号配線、クロック信号配線等の連続性が保持できない。これは高速動作において問題となり、信号、電源の連続的な関係、あるいは順序が逆転することによって正確な動作ができなくなる。

上述のように、従来の補間手法やキャリブレーション手法では、補間点の正確な補正が不可能であった。したがって、所定の精度を得るためには、相対精度を確保可能な素子サイズに設定するという、補間点の誤差を抑える従来の設計方法に従うことを強いられた。この従来の設計手法は、「スケーリング効果」の恩恵を受けられず性能面において足かせとなっていた。また、特許文献１に記載された方法では、配置に順序の逆転が発生するために動特性において問題があった。

特開２００２−３３６６３号公報 特開２００３−２１８６９８号公報 特開２００３−２８３３３５号公報 Yuko Tamba, Kazuo Yamakido;A CMOS 6b 500MSample/s ADC for a hard disk drive read channel, IEEEInternational Solid-State Circuits Conference, vol. XLII, pp. 324 - 325,February 1999. Joe Spalding, Declan Dalton;A 200Msample/s 6b flash ADC in 0.6µm CMOS, IEEE International Solid-StateCircuits Conference, vol. XXXIX, pp. 320 - 321, February 1996. Iuri Mehr, Declan Dalton; A500-Msample/s, 6-bit Nyquist-rate ADC for disk-drive read-channel applications,IEEE Journal of Solid-State Circuits, vol. 34, pp. 912 - 920, July 1999. Sanroku Tsukamoto, IanDedic, Toshiaki Endo, Kazu-yoshi Kikuta, Kunihiko Goto, Osamu Kobayashi; A CMOS6-b, 200 Msample/s, 3 V-supply A/D converter for a PRML read channel LSI, IEEEJournal of Solid-State Circuits, vol. 31, pp. 1831 - 1836, November 1996. M. Steyaert, R. Roovers, J.Craninckx; A 100 MHz 8 bit CMOS interpolating A/D converter, 1993 IEEE CustomIntegrated Circuits Conference, May 1993. Hiroshi Kimura, AkiraMatsuzawa, Takashi Nakamura, Shigeki Sawada; A 10-b 300-MHzinterpolated-parallel A/D converter, IEEE Journal of Solid-State Circuits, vol.28, pp. 438 - 446, April 1993.

本発明の目的は、ＡＤＣ等に用いられるアナログ信号処理装置にて、高速化及び高精度化を実現することにある。

本発明のアナログ信号処理装置は、入力されるアナログ入力信号を処理するアナログ信号処理装置であって、複数の比較基準電圧の中から所定の比較基準電圧を選択する電圧選択部と、前記所定の比較基準電圧と前記アナログ入力信号とを演算処理する演算部と、前記複数の比較基準電圧に対して少なくとも１つ以上多くの判定点を持ち、前記演算部の出力が入力される比較部と、前記演算部と前記比較部との接続を制御する接続部とを備え、前記演算部は、補正可能な第１の信号処理部を有し、前記複数の比較基準電圧に対する必要数よりもＭ個以上（Ｍは自然数）多く設けられ、前記接続部は、Ｎ個（Ｎは自然数かつＮ≦Ｍ）の第１の信号処理部が補正動作中に、前記補正動作中にない第１の信号処理部を有する演算部と前記比較部とを接続することを特徴とする。

本発明によれば、補間を用いることで素子数を抑えるとともにバックグラウンドで補間により発生する誤差を補正することができ、さらに素子ばらつきの影響を補正によって解消することができる。

図１は、本発明の第１の実施形態における並列型ＡＤＣの構成例を示す図である。 図２は、プリアンプ部を構成するプリアンプの構成例を示す図である。 図３は、プリアンプ部を構成するプリアンプの他の構成例を示す図である。 図４は、本発明の第２の実施形態における並列型ＡＤＣの構成例を示す図である。 図５は、ラッチ部を構成するラッチの一構成例を示す図である。 図６は、本発明の第３の実施形態における並列型ＡＤＣの構成例を示す図である。 図７は、本発明の第４の実施形態における並列型ＡＤＣの構成例を示す図である。 図８は、図７に示したゲイン制御部７２の構成例を示す図である。 図９は、第４の実施形態における並列型ＡＤＣの他の構成例を示す図である。 図１０は、第１の実施形態に示した並列型ＡＤＣにゲイン制御部を設けた場合のプリンアンプとゲイン制御部の構成例を示す図である。 図１１は、第１の実施形態に示した並列型ＡＤＣにゲイン制御部を設けた場合のプリンアンプとゲイン制御部の構成例を示す図である。 図１２は、本実施形態における補間ラッチの構成と補正について説明するための図である。

以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態によるアナログ信号処理装置を適用した並列型Ａ／Ｄ変換器（並列型ＡＤＣ）の構成例を示す図である。第１の実施形態における並列型ＡＤＣは、入力されるアナログ入力信号Ｖｉｎを５ビットのデジタル信号Ｄ０−Ｄ４に変換する。

図１において、Ｖｒｅｆは基準電圧を基に複数の比較基準電圧を生成する基準電圧発生部である。基準電圧発生部Ｖｒｅｆは、電圧ＶＲＨと電圧ＶＲＬ間を分圧（本実施形態では抵抗分圧）し、比較基準電圧Ｖｒ０、Ｖｒ２、…、Ｖｒ３２を生成する。

ＭＰＸ１は、基準電圧発生部Ｖｒｅｆにより生成された複数の比較基準電圧Ｖｒ０、Ｖｒ２、…、Ｖｒ３２の中から出力される比較基準電圧を選択する電圧選択部である。本実施形態では、電圧選択部ＭＰＸ１は、複数のスイッチＭＡ０、ＭＡ１、…、ＭＡ１７を有するマルチプレクサにより構成される。

Ｐｒｅ−Ａｍｐは、電圧選択部ＭＰＸ１により選択された比較基準電圧及びアナログ入力信号Ｖｉｎが入力されるプリアンプ部であり、入力された比較基準電圧とアナログ入力信号Ｖｉｎとを演算処理する複数のプリアンプＰ０、Ｐ１、…、Ｐ１７で構成される。各プリアンプＰ０、Ｐ１、…、Ｐ１７は、選択された比較基準電圧及びアナログ入力信号Ｖｉｎが入力され、演算処理して得られた比較基準電圧とアナログ入力信号Ｖｉｎとの差電圧を増幅して出力する。

ＭＰＸ２は、プリアンプ部Ｐｒｅ−Ａｍｐを構成するプリアンプＰ０、Ｐ１、…、Ｐ１７と、ラッチ部Ｌａｔｃｈを構成するラッチＬＡ０、ＬＡ１、…、ＬＡ３２の接続を制御する接続部である。接続部ＭＰＸ２は、複数のスイッチＭＢ０、ＭＢ１、…、ＭＢ１７を有するマルチプレクサにより構成される。

ラッチ部Ｌａｔｃｈは、最終的に‘１’又は‘０’の値に判定するためのものである。ラッチ部Ｌａｔｃｈは、複数のラッチＬＡ０、ＬＡ１、…、ＬＡ３２で構成され、各ラッチＬＡ０、ＬＡ１、…、ＬＡ３２は、比較基準電圧に対して少なくとも１つ以上多くの判定点を持ち判定結果を出力する。なお、ラッチＬＡ０及びＬＡ３２は、負荷に違いが生じるのを緩和するために設けている。

１０はエンコーダであり、ラッチ部Ｌａｔｃｈからの出力Ｔ１、Ｔ２、…、Ｔ３１をエンコードしてデジタル信号Ｄ０−Ｄ４を出力する。

第１の実施形態における並列型ＡＤＣは、プリアンプ部Ｐｒｅ−Ａｍｐにてバックグランドでのキャリブレーションを行うことによって、各プリアンプＰ０〜Ｐ１７の持つ特性ばらつきを補償し、精度を改善させる。プリアンプ部Ｐｒｅ−Ａｍｐを構成するプリアンプの数は、５ビットであれば１８個設ける必要はないが、本実施形態では図１に示すように、必要数よりも多く設けて、あるプリンアンプが補正動作を行っている場合には、隣接するプリンアンプにより通常動作を行う。

図１においては、プリアンプ部Ｐｒｅ−Ａｍｐ内のプリアンプＰ２にてキャリブレーションを行う場合を示している。
プリアンプＰ２にてキャリブレーションを行う場合には、プリアンプＰ２にはスイッチＭＡ２を介して比較基準電圧Ｖｒ２を入力し、これを基にキャリブレーションを行う。このとき、隣接するプリアンプＰ１にはスイッチＭＡ１を介して
比較基準電圧Ｖｒ２を入力し、同じく隣接するプリアンプＰ３にはスイッチＭＡ３を介して比較基準電圧Ｖｒ４を入力して、プリアンプＰ１、Ｐ３はそれぞれアナログ入力信号Ｖｉｎとの差電圧を増幅する。

プリアンプ部Ｐｒｅ−Ａｍｐの後段の接続部ＭＰＸ２は、各スイッチＭＢ０〜ＭＢ１６が適宜制御され、キャリブレーション中のプリアンプＰ２の出力を除外して各プリアンプＰ０〜Ｐ１７の出力が補間機能を持つラッチＬＡ０〜ＬＡ３２に伝達される。

ラッチＬＡ０〜ＬＡ３２のうち、プリアンプに直結されたラッチ（例えば、ＬＡ２、ＬＡ４等）は、その接続されたプリアンプ出力を元に比較基準電圧とアナログ入力信号Ｖｉｎの大小関係を判定する。また、２つのプリアンプ出力に接続された補間ラッチ（例えば、ＬＡ１、ＬＡ３等）はそれぞれのプリアンプ出力の平均を元に判定するため、接続されるプリアンプの比較基準電圧の中点を仮想的な判定点としてアナログ信号Ｖｉｎとの大小を判定する。最終的にこれらのラッチＬＡ０〜ＬＡ３２の出力はエンコーダ１０へ送られてエンコードされデジタル値に変換される。

プリアンプ部Ｐｒｅ−Ａｍｐを構成するプリアンプＰ０〜Ｐ１７の一構成例を図２に示す。プリアンプのキャリブレーション実行中は、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３ｘが閉じ、スイッチＳＷ１３が開いた状態とする。このようにして、比較基準電圧Ｖｒｅｆを差動段の双方のＭＯＳトランジスタＭ１５、Ｍ１６のゲートにて受けた状態にして増幅を行うと同時に容量Ｃ１１、Ｃ１２にその増幅した電圧を記録する。

次に、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３ｘを開き、スイッチＳＷ１３を閉じた状態とすることによって、容量Ｃ１１、Ｃ１２にその電圧が保持されることで、結果的にＭＯＳトランジスタＭ１１、Ｍ１２には比較基準電圧Ｖｒｅｆ入力時の電流値が保持される。アナログ入力信号Ｖｉｎの信号レベルと比較基準電圧Ｖｒｅｆとの差はＭＯＳトランジスタＭ１３、Ｍ１４によって増幅され、出力Ｖｏｕｔとして出力される。

プリアンプ部Ｐｒｅ−Ａｍｐを構成するプリアンプＰ０〜Ｐ１７の他の構成例を図３に示す。図３に示すプリアンプは、比較基準電圧Ｖｒｅｆを記憶するための記憶部を設け、比較基準電圧Ｖｒｅｆをそれぞれ直接記憶させるようにしたものである。

アンプＡＭＰ２１は、反転入力端子と出力をスイッチＳＷ２１によって短絡することにより、非反転端子が接続されている電位に仮想的に接地される。このとき同時に、スイッチＳＷ２２ｘを閉じ、スイッチＳＷ２２を開いた状態とすることによって、比較基準電圧Ｖｒｅｆを容量Ｃ２１に供給する。これにより、容量Ｃ２１には、容量Ｃ２１の容量値をＣとすると、Ｃ×（Ｖｒｅｆ−ＧＮＤ）の電荷が蓄えられる。

次にアンプＡＭＰ２１の入出力を短絡させているスイッチＳＷ２１を開き、その後、スイッチＳＷ２２ｘを開き、スイッチＳＷ２２を閉じることによって、比較基準電圧Ｖｒｅｆとアナログ入力信号Ｖｉｎの差電圧（Ｖｒｅｆ−Ｖｉｎ）が容量Ｃ２１に印加される。このとき、容量Ｃ２１とアンプＡＭＰ２１間の節点は電荷の抜ける経路はなく、電荷保存則から差電圧（Ｖｒｅｆ−Ｖｉｎ）が容量Ｃ２１とアンプＡＭＰ２１間の節に現れる。これにより、差電圧（Ｖｒｅｆ−Ｖｉｎ）がアンプＡＭＰ２１によって増幅され、出力Ｖｏｕｔとしてラッチに伝えられる。

表１に、図１に示した並列型ＡＤＣにおけるプリアンプ部Ｐｒｅ−Ａｍｐでの実際のキャリブレーション設定を示す。表１においては、各プリアンプＰ０〜Ｐ１７に入力される比較基準電圧と各プリアンプＰ０〜Ｐ１７の状態を示しており、斜体文字はキャリブレーション中であることを示し、通常の文字は通常動作中であることを示す。

プリアンプ部Ｐｒｅ−Ａｍｐ内のプリアンプを必要数より一つ多く配置し、順次キャリブレーションを実行することにより、通常動作を実行しつつキャリブレーションがバックグラウンドにて実行可能となる。表１に示すように、状態Ｓｉ（ｉ＝０〜１７）では、プリアンプＰｉのキャリブレーションをそれぞれ実行し、状態Ｓｉ（ｉ＝１８〜３３）では、プリアンプＰ（３４−ｉ）のキャリブレーションをそれぞれ実行する。

図１に示した状態は、表１中の状態Ｓ３２の状態に相当する。このように補間を行う場合、従来においては後段に位置するラッチ部Ｌａｔｃｈも通常動作できなくなるという問題があったが、本実施形態では、プリアンプ部Ｐｒｅ−Ａｍｐとラッチ部Ｌａｔｃｈとの間に接続部ＭＰＸ２を設けることで、この問題が解決される。

（第２の実施形態）
次に、第２の実施形態について説明する。
図４は、第２の実施形態によるアナログ信号処理装置を適用した並列型ＡＤＣの構成例を示す図である。第２の実施形態における並列型ＡＤＣは、入力されるアナログ入力信号Ｖｉｎを５ビットのデジタル信号Ｄ０−Ｄ４に変換する。

図４において、Ｖｒｅｆは基準電圧を基に複数の比較基準電圧を生成する基準電圧発生部である。基準電圧発生部Ｖｒｅｆは、電圧ＶＲＨと電圧ＶＲＬ間を分圧（本実施形態では抵抗分圧）し、比較基準電圧ＶＲＬ（Ｖｒ０）、Ｖｒ２、Ｖｒ４、…、Ｖｒ３０、ＶＲＨ（Ｖｒ３２）を生成する。

Ｐｒｅ−Ａｍｐは、基準電圧発生部Ｖｒｅｆにて生成された比較基準電圧Ｖｒ０、Ｖｒ２、…、Ｖｒ３２及びアナログ入力信号Ｖｉｎが入力されるプリアンプ部であり、入力された比較基準電圧とアナログ入力信号Ｖｉｎとを演算処理する複数のプリアンプＰ０、Ｐ１、…、Ｐ１６で構成される。各プリアンプＰ０、Ｐ１、…、Ｐ１６は、比較基準電圧及びアナログ入力信号Ｖｉｎが入力され、演算処理して得られた比較基準電圧とアナログ入力信号Ｖｉｎとの差電圧を増幅して出力する。

ＭＰＸ２は、プリアンプ部Ｐｒｅ−Ａｍｐを構成するプリアンプＰ０、Ｐ１、…、Ｐ１６と、ラッチ部Ｌａｔｃｈを構成するラッチＬＢ−２、ＬＢ−１、ＬＢ０、ＬＢ１、…、ＬＢ＋５の接続を制御する接続部である。接続部ＭＰＸ２は、複数のスイッチＭＣ−２、ＭＣ−１、ＭＣ０、ＭＣ１、…、ＭＣ＋５を有するマルチプレクサにより構成される。

ラッチ部Ｌａｔｃｈは、最終的に‘１’又は‘０’の値に判定するためのものである。ラッチ部Ｌａｔｃｈは、複数のラッチＬＢ−２、ＬＢ−１、ＬＢ０、ＬＢ１、…、ＬＢ＋５で構成され、各ラッチＬＢ−２、ＬＢ−１、ＬＢ０、ＬＢ１、…、ＬＢ＋５は、比較基準電圧に対して少なくとも１つ以上多くの判定点を持ち判定結果を出力する。

ＭＰＸ３は、ラッチ部Ｌａｔｃｈを構成するラッチＬＢ−２、ＬＢ−１、ＬＢ０、ＬＢ１、…、ＬＢ＋５と、エンコーダ４０の入力Ｔ０、Ｔ１、…、Ｔ３２の接続を制御する接続部である。エンコーダ４０は、ラッチ部Ｌａｔｃｈからの出力Ｔ０、Ｔ１、…、Ｔ３２をエンコードしてデジタル信号Ｄ０−Ｄ４を出力する。

ラッチ部Ｌａｔｃｈを構成するラッチの一構成例を図５に示す。また、図４に示した並列型ＡＤＣにおけるラッチ部Ｌａｔｃｈでの実際のキャリブレーション設定を表２に示す。表２においては、各ラッチＬＢ−２、ＬＢ−１、ＬＢ０、ＬＢ１、…、ＬＢ＋５と、エンコーダ４０の入力Ｔ０、Ｔ１、…、Ｔ３２との接続について示している。なお、表２において、「Ｃａｌ」はキャリブレーション中であることを示し、「ＮＣ」は非接続状態であることを示す。

図４に示した状態は、表２に示す状態Ｓ６に相当する。
ラッチにて行われるキャリブレーションは、補間を実際に行うラッチのオフセットをキャンセルするためのものであって、キャリブレーションを実行するラッチはプリアンプＰ０〜Ｐ１６との接続を切り離して、図５に示す状態にすることによってラッチ自身のオフセットはキャンセルされる。

ラッチのキャリブレーション実行中は、スイッチＳＷ３１、ＳＷ３２、ＳＷ３３３ｘ、ＳＷ３４ｘが閉じ、スイッチＳＷ３３、ＳＷ３４が開いた状態とする。このようにして、第１の電圧Ｖ３１を差動段の双方のＭＯＳトランジスタＭ４５、Ｍ４６のゲートにて受けた状態にして増幅を行うと同時に容量Ｃ４１、Ｃ４２にその増幅した電圧を記録する。ここで、第１の電圧Ｖ３１として、例えばコモンモード電位（Ｖｃｍ）を用いるようにしても良い。

次に、スイッチＳＷ３１、ＳＷ３２、ＳＷ３３ｘ、ＳＷ３４ｘを開き、スイッチＳＷ３３、ＳＷ３４を閉じた状態とすることによって、容量Ｃ４１、Ｃ４２にその電圧が保持される。ＭＯＳトランジスタＭ４３、Ｍ４４によりプリアンプ出力Ａ３１、Ａ３２に係る増幅処理が行われ、プリアンプ出力Ａ３１、Ａ３２に応じた出力Ｖｏｕｔとして出力される。

ラッチのキャリブレーションを行う場合、キャリブレーションを実行するラッチ（図４に示す例ではラッチＬＢ６、ＬＢ７、ＬＢ８）に隣接するラッチ（同様にＬＢ４，ＬＢ５、ＬＢ９）も同時にプリアンプとの接続が切断され、その出力はエンコーダ４０とラッチ部Ｌａｔｃｈとの間に設けられた接続部ＭＰＸ３で除外される。これにより、ラッチをキャリブレーションしつつ通常動作を行うことが可能となる。

（第３の実施形態）
次に、第３の実施形態について説明する。
図６は、第３の実施形態によるアナログ信号処理装置を適用した並列型ＡＤＣの構成例を示す図である。第３の実施形態における並列型ＡＤＣは、入力されるアナログ入力信号Ｖｉｎを３ビットのデジタル信号Ｄ０−Ｄ２に変換する。なお、図６においてはシングル構成にて記述している。

図６において、Ｓａ０〜Ｓａ６はスイッチであり、電圧ＶＲＨと電圧ＶＲＬ間を分圧して得られる比較基準電圧Ｖｒ０、Ｖｒ２、…、Ｖｒ６を選択して出力する。

プリアンプＰｉ（ｉ＝０〜６）に接続された容量（容量値Ｃ）には、通常動作時にはスイッチＳｂｉを介して、アナログ入力信号Ｖｉｎが供給され、キャリブレーション時にはスイッチＳｂｉｘを介して比較基準電圧Ｖｒｅｆが供給される。
キャリブレーション時に容量とプリアンプＰｉの節点を、スイッチＳｂｉｇにより接地（グランド電位）することによって、容量にはＣ（Ｖｒｅｆ−ＧＮＤ）の電荷が充電される。その後、容量とプリアンプ間の節点はスイッチＳｂｉｇをオフすることで接地から切り離されることによって、容量とプリアンプ間の電荷は保持され、結果として容量に比較基準電圧Ｖｒｅｆが記憶される。

また、キャリブレーション時には、プリアンプＰｉはグランド電位を増幅してラッチＬＣに伝え、第２の実施形態と同様にしてラッチはこの値を元にオフセットキャンセルを行うことによりグランド電位入力時のプリアンプの出力を閾値電圧として設定する。

以上のようにして、プリアンプＰｉからラッチＬＣまでのオフセットは、キャンセルされる。さらに、この後の通常動作状態において、アナログ入力信号Ｖｉｎが容量に供給されることで、差電圧（Ｖｒｅｆ−Ｖｉｎ）がプリアンプに伝達される。これにより、記憶された比較基準電圧Ｖｒｅｆとアナログ入力信号Ｖｉｎとの比較動作が実現される。

なお、図６において、６１は、各ラッチＬＣと、エンコーダ６０の入力との接続を制御する接続部であり、６０は、ラッチからの出力をエンコードしてデジタル信号Ｄ０−Ｄ２を出力するエンコーダである。

図６に示した並列型ＡＤＣにおける実際のキャリブレーション設定を表３に示す。表３においては、各プリアンプＰ０〜Ｐ６に入力される比較基準電圧と各プリアンプＰ０〜Ｐ６の状態、及び各ラッチＬＣ０、ＬＣ１、…、ＬＣ＋５の判定点を示している。なお、表３において、斜体文字はキャリブレーション中であることを示し、太字は非接続状態であることを示し、特に“ｘ”は無効なものであることを示す。また、下線を付したものは、仮想の比較基準電圧を示す。図６に示した状態は、表３に示す状態Ｓ３に相当する。

（第４の実施形態）
次に、第４の実施形態について説明する。

図７は、第４の実施形態によるアナログ信号処理装置を適用した並列型ＡＤＣの構成例を示す図である。第４の実施形態における並列型ＡＤＣは、入力されるアナログ入力信号Ｖｉｎを３ビットのデジタル信号Ｄ０−Ｄ２に変換する。７１は、各ラッチＬＤと、エンコーダ７０の入力との接続を制御する接続部であり、７０は、ラッチからの出力をエンコードしてデジタル信号Ｄ０−Ｄ２を出力するエンコーダである。

第４の実施形態における並列型ＡＤＣは、第３の実施形態における並列型ＡＤＣに、さらに利得補正機能を持たせたものであり、その動作設定を表４〜表７に示す。表４〜表７においては、各スイッチ等をオン／オフ制御するための制御信号の状態、各プリアンプＰ０〜Ｐ６に入力される比較基準電圧、及び各ラッチＬＤ０〜ＬＤ１２の判定点等を示しており、詳細には、表４及び表６に各制御信号について示し、表５及び表７に各プリアンプＰ０〜Ｐ６に入力される比較基準電圧及び各ラッチＬＤ０〜ＬＤ１２の判定点等を示している。

なお、初期状態から状態Ｓ８（Ｓ８’）までを表４及び表５に示しており、それに続く状態Ｓ９以降を表６及び表７に示している。表４〜表７において、斜体文字はキャリブレーション中のものに対応し、太字は非接続状態のものに対応しており、特に“ｘ”は無効なものであることを示す。また、括弧はゲインが未調整であることを示し、下線は仮想の比較基準電圧を示す。

また、表４〜表７では、各制御信号において、“Ｈ”は対応するスイッチを閉じた状態とし、“Ｌ”は対応するスイッチを開いた状態とすることを示している。さらに、制御信号に対応するスイッチに対して添え字“ｘ”を付した相補関係のスイッチがある場合には、相補関係のスイッチは“Ｈ”のとき開いた状態となり、“Ｌ”のとき閉じた状態となる。

以下、図７を参照して第４の実施形態について説明する。
例えば、表４中及び表５中の状態Ｓ３において、プリアンプＰ２、Ｐ３をラッチにてオフセットキャンセルを行う。プリアンプＰ２に比較基準電圧Ｖｒ４を入力した状態時のプリアンプ出力はスイッチＳｏ２を介して信号Ｓｏ＿ＩＮとしてゲイン制御部７２に伝達され記憶される。このとき、図８に示すゲイン制御部７２内の基準回路も同様に比較基準電圧Ｖｒ６をスイッチＳｇ３を介して信号Ｓｇ＿ＩＮとして入力し、ゲイン制御部７２内にその出力を記憶させる。

次に、利得補正をかけるＰ２のバイアス用スイッチＳｚ２ｇをオフにして比較状態とし、スイッチＳｃ２、Ｓｃ２ｘのオン／オフを入れ替えて入力として隣接する比較基準電圧Ｖｒ６を入力し増幅させ、その出力をゲイン制御部７２に伝える。このとき、ゲイン制御部７２内の基準回路は、スイッチＳｇ３によって比較基準電圧Ｖｒ４が入力される。

ゲイン制御部７２内ではプリアンプＰ２によって増幅された差電圧（Ｖｒ４−Ｖｒ６）と、基準回路によって増幅された差電圧（Ｖｒ６−Ｖｒ４）とが比較されてその結果に基づきプリアンプの利得に関係する部分に負帰還として働くように補正をかけることによって利得補正を行う。第４の実施形態では、このように共通の基準回路を使用することにより各プリアンプは共通の基準にて利得補正が実行されることになる。

図８に、図７に示したゲイン制御部７２の構成例を示す。
図８において、アンプ部ＡＭＰｚは、図７に示したプリアンプＰｉ、スイッチＳｚｉｇ、容量のすべてが同一のレプリカで構成される。例えば、表４中及び表５中の状態Ｓ３ではアンプ部ＡＭＰｚはスイッチＳｇ３を介して電圧Ｖｒ６を入力し、同時に容量−ＡＭＰｚ間を接地させる。このとき、比較基準電圧Ｖｒ４を入力してそれをスイッチＳｚ２ｇにてグランドに接地中のプリアンプＰ２出力がスイッチＳｏ２を介してゲイン制御部７２内の容量に入力される。この両者の出力を元にアンプＣＭＰｚは、スイッチＳＷｚをオンすることにより後述の補間ＣＭＰと同様にオフセットをキャンセルする。

次に、状態Ｓ３’に移り、スイッチＳＷｚをオフ、Ｓｚｉｇ相当のスイッチをオフさせてアンプ部ＡＭＰｚ入力をスイッチＳｇ２によって電圧Ｖｒ４に切り替える。これによって、アンプ部ＡＭＰｚはＧ（Ｖｒ４−Ｖｒ６）の演算を実行しアンプＣＭＰｚの片方の容量へ出力する。同時に、プリアンプＰ２はスイッチＳｃ２ｘをオンからスイッチＳｃ２をオンに切り替わることによって、電圧Ｖｒ６が入力され利得Ｇ’にて増幅される。この出力はＧ’（Ｖｒ６−Ｖｒ４）となりスイッチＳｏ２を介してゲイン制御部７２内のもう一方の容量に入力される。

アンプＣＭＰｚは、この両容量の電圧変動の差Ｇ（Ｖｒ４−Ｖｒ６）−Ｇ’（Ｖｒ６−Ｖｒ４）を判定する。この差は、すなわち（Ｇ−Ｇ’）の差に相当し、その判定結果を出力する。判定結果を基に負帰還として作用するようにプリアンプの利得に関連する部分へスイッチＳｆ２を介してプリアンプＰ２へ戻すことによってプリアンプＰ１の利得Ｇ’はＧ’＝Ｇとなるまで補正される。

図８ではプリアンプの回路例としてＰＭＯＳ負荷のゲートに結果を戻した。ゲイン制御部７２は全てのプリアンプについて共通のため例え誤差があっても全て同じ誤差を持つことになり、補間を行う場合の利得誤差からくる誤差はキャンセルされる。

なお、上述した説明では、第３の実施形態に示した並列型ＡＤＣにゲイン制御部７２を設けた場合について説明したが、図９に示すように第１の実施形態に示した並列型ＡＤＣにゲイン制御部９１を設けても良い。

第１の実施形態に示した並列型ＡＤＣにゲイン制御部９１を設けた場合のプリンアンプＰ２とゲイン制御部とを図１０、図１１に示す。図１０はプリアンプＰ２が図２に示したように構成される場合を示しており、図１１はプリアンプＰ２が図３に示したように構成される場合を示している。いずれにおいても、ゲイン制御部内のアンプ１０１を介することによって、各プリアンプ出力は同一の電位に制御されることが可能となる。

図１２は、上述した実施形態における補間ラッチの構成と補正について説明するための図である。

アンプＡＭＰ０、ＡＭＰ２が基準電圧Ｖｒｅｆ０、Ｖｒｅｆ２をそれぞれ入力されている時に、アンプＣＭＰ０、ＣＭＰ１、ＣＭＰ２は入出力をスイッチＳＷ１を介して短絡させることによって、容量とアンプＣＭＰ０、ＣＭＰ１、ＣＭＰ２間の節点はグランドに仮想接地され、オフセットもキャンセルされる。

それと同時にアンプＡＭＰ０、ＡＭＰ２と容量間は、基準電圧Ｖｒｅｆ入力時の出力が印加され、スイッチＳＷ１をオフとすることによって、アンプＣＭＰ０、ＣＭＰ１、ＣＭＰ２は、基準電圧Ｖｒｅｆ０、Ｖｒｅｆ２入力時のＡＭＰ０、ＡＭＰ２の出力を容量に記憶する。

次に、スイッチＳＷ１、ＳＷｒを切り替えることによって、アンプＡＭＰ０、ＡＭＰ２にアナログ入力信号Ｖｉｎを加えると、アンプＡＭＰ０、ＡＭＰ２はそれを増幅する。容量とアンプＣＭＰ０、ＣＭＰ１、ＣＭＰ２間の節点はスイッチがオフされているのでフローティング状態となり、電荷保存則によりアンプＡＭＰ０、ＡＭＰ２と容量間の電位変動分が、容量とアンプＣＭＰ０、ＣＭＰ１、ＣＭＰ２にグランドを基準として現れる。

すなわち、アンプの利得をＧとするとＧ（Ｖｉｎ−Ｖｒｅｆ０）、Ｇ（Ｖｉｎ−Ｖｒｅｆ２）がアンプＣＭＰ０、ＣＭＰ２にそれぞれ加わる（グランド＝０Ｖとする）。また、アンプＣＭＰ１には、Ｇ｛Ｖｉｎ−（Ｖｒｅｆ０＋Ｖｒｅｆ２）／２｝が加わる。これは電圧Ｖｒｅｆ０と電圧Ｖｒｅｆ２の中間電圧と等しく補間によって仮想的に電圧Ｖｒｅｆ１相当の電圧との比較が可能となる。しかし、実際にはアンプの利得Ｇは同一ではないため、オフセットを補正しても補間を行う場合にはそれが誤差となる。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

以上のように、本発明によれば、補間により素子数を抑制しながらもバックグラウンドで補間により発生する誤差を補正することによって高精度化を実現することができるとともに、さらに素子ばらつきの影響を補正によって解消することにより、スケーリング効果が得られる小サイズ素子の使用を可能にし高速化を実現することができる。

Claims (11)

1. 入力されるアナログ入力信号を処理するアナログ信号処理装置であって、
   複数の比較基準電圧の中から所定の比較基準電圧を選択する電圧選択部と、
   前記所定の比較基準電圧と前記アナログ入力信号とを演算処理する演算部と、
   前記複数の比較基準電圧に対して少なくとも１つ以上多くの判定点を持ち、前記演算部の出力が入力される比較部と、
   前記演算部と前記比較部との接続を制御する接続部とを備え、
   前記演算部は、補正可能な第１の信号処理部を有し、前記複数の比較基準電圧に対する必要数よりもＭ個以上（Ｍは自然数）多く設けられ、
   前記接続部は、Ｎ個（Ｎは自然数かつＮ≦Ｍ）の第１の信号処理部が補正動作中に、前記補正動作中にない第１の信号処理部を有する演算部と前記比較部とを接続することを特徴とするアナログ信号処理装置。
2. 前記補正可能な第１の信号処理部は、前記所定の比較基準電圧が記憶される記憶部を有することを特徴とする請求項１記載のアナログ信号処理装置。
3. 前記第１の信号処理部の補正を行う共通の補正制御部を備えることを特徴とする請求項１記載のアナログ信号処理装置。
4. 前記比較部は、補正可能な複数の第２の信号処理部を有し、前記複数の比較基準電圧に対する必要数よりもＸ個以上（Ｘは自然数）多く設けられ、
   Ｙ個（Ｙは自然数かつＹ≦Ｘ）の第２の信号処理部が補正動作中に、前記補正動作中にない前記第１の信号処理部と前記補正動作中にない第２の信号処理部を有する比較部とを接続することを特徴とする請求項１記載のアナログ信号処理装置。
5. 前記第１の信号処理部及び前記第２の信号処理部のそれぞれは、前記所定の比較基準電圧が記憶される記憶部を有することを特徴とする請求項４記載のアナログ信号処理装置。
6. 前記第１の信号処理部の補正を行う共通の第１の補正制御部と、前記第２の信号処理部の補正を行う共通の第２の補正制御部との少なくとも一方を備えることを特徴とする請求項４記載のアナログ信号処理装置。
7. 入力されるアナログ入力信号を処理するアナログ信号処理装置であって、
   所定の比較基準電圧と前記アナログ入力信号とを演算処理する演算部と、
   前記複数の比較基準電圧に対して少なくとも１つ以上多くの判定点を持ち、前記演算部の出力が入力される比較部と、
   前記演算部と前記比較部との接続を制御する接続部とを備え、
   前記比較部は、補正機能を有する第１の信号処理部を有し、前記複数の比較基準電圧に対する必要数よりもＸ個以上（Ｘは自然数）多く設けられ、
   前記接続部は、Ｙ個（Ｙは自然数かつＹ≦Ｘ）の第１の信号処理部が補正動作中に、前記演算部と前記補正動作中でない第１の信号処理部を有する比較部とを接続することを特徴とするアナログ信号処理装置。
8. 前記第１の信号処理部は、前記所定の比較基準電圧が記憶される記憶部を有することを特徴とする請求項７記載のアナログ信号処理装置。
9. 前記第１の信号処理部の補正を行う共通の第１の補正制御部を備えることを特徴とする請求項７記載のアナログ信号処理装置。
10. 請求項１記載のアナログ信号処理装置と、
    前記アナログ信号処理装置の出力をエンコードし、デジタル信号に変換する信号変換部とを備えることを特徴とするＡＤ変換器。
11. 前記アナログ信号処理装置にて前記アナログ入力信号が並列処理される並列型ＡＤ変換器であることを特徴とする請求項１０記載のＡＤ変換器。

Images