JP4962282B2 - 半導体装置 - Google Patents
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Description
キャリブレーション時には、図12(a)に示すようにスイッチSC1、SC2を開き、スイッチSC1x、SC2xを閉じた状態とすることによって、容量CC1に比較基準電圧Vr2を供給し、容量CC2に比較基準電圧Vr4を供給する。また、スイッチSC1g、SC2gを閉じ、容量CC1とアンプPC1の節点、及び容量CC2とアンプPC2の節点をコモンモード電位Vcmに接続する。これにより、容量CC1、CC2には、電位差(Vr2−Vcm)、(Vr4−Vcm)に応じた電荷がそれぞれ充電される。
図1(a)〜(c)は、本実施形態における半導体装置の原理を説明するための図である。なお、図1(a)及び(b)においては、説明の便宜上、比較基準電圧Vr2、Vr3、Vr4に対応する構成のみを図示している。
なお、図4に示したアンプの構成は一例であり、本発明はこれに限定されるものではなく、一般的な入力信号を増幅して出力するアンプが適用可能である。
本発明の諸態様を付記として以下に示す。
前記所定の基準電圧又はアナログ入力信号を入力する入力部と、
前記入力部からの入力に応じた信号を増幅する増幅部と、
前記増幅部の出力に基づいて、前記アナログ入力信号に係るデジタルレベルを判定する判定部とを備え、
前記判定部は、単数の前記増幅部の出力を基に前記デジタルレベルの判定を行う第1判定部と、複数の前記増幅部の出力を基に前記デジタルレベルの判定を行う第2判定部とを有し、
前記第2判定部の判定点を、当該第2判定部の判定レベルに対応する前記基準電圧を前記入力部より入力して設定することを特徴とする半導体装置。
(付記2)前記入力部と前記増幅部との間に、当該増幅部に接続された前記第1判定部の判定レベルに対応する前記基準電圧が記憶される記憶部を備えることを特徴とする付記1記載の半導体装置。
(付記3)前記記憶部に前記第1判定部に係る前記基準電圧が記憶された後、前記第2判定部に係る前記基準電圧を前記入力部より入力して前記第2判定部の判定点を設定することを特徴とする付記2記載の半導体装置。
(付記4)前記第2判定部が接続される前記複数の増幅部にそれぞれ接続された前記第1判定部の判定点を設定した後、当該第2判定部の判定点を設定することを特徴とする付記2記載の半導体装置。
(付記5)前記第2判定部が接続される前記複数の増幅部にそれぞれ接続された前記第1判定部の判定点を設定するとき、少なくとも2つ以上の前記第1判定部の判定点の設定を同時に行うことを特徴とする付記4記載の半導体装置。
(付記6)前記判定部に対する判定点の設定動作中に、前記判定点の設定動作中にない前記判定部を用いて前記アナログ入力信号に係るデジタルレベルの判定動作を行うことを特徴とする付記1〜5の何れか1項に記載の半導体装置。
PA アンプ
LA ラッチ(判定部)
SEL1 電圧選択部
SA、SAx、SAg スイッチ(入力部)
Sr0〜Sr6 スイッチ(電圧選択部)
11 接続部
12 エンコーダ
Claims (5)
- 複数の基準電圧から所定の基準電圧を選択する電圧選択部と、
前記所定の基準電圧又はアナログ入力信号を入力する入力部と、
前記入力部からの入力に応じた信号を増幅する増幅部と、
前記増幅部の出力に基づいて、前記アナログ入力信号に係るデジタルレベルを判定する判定部とを備え、
前記判定部は、単数の前記増幅部の出力を基に前記デジタルレベルの判定を行う第1判定部と、複数の前記増幅部の出力を基に前記デジタルレベルの判定を行う第2判定部とを有し、
前記第2判定部の判定点を、当該第2判定部の判定レベルに対応する前記基準電圧を前記入力部より入力して設定することを特徴とする半導体装置。 - 前記入力部と前記増幅部との間に、当該増幅部に接続された前記第1判定部の判定レベルに対応する前記基準電圧が記憶される記憶部を備えることを特徴とする請求項1記載の半導体装置。
- 前記第2判定部が接続される前記複数の増幅部にそれぞれ接続された前記第1判定部の判定点を設定した後、当該第2判定部の判定点を設定することを特徴とする請求項2記載の半導体装置。
- 前記第2判定部が接続される前記複数の増幅部にそれぞれ接続された前記第1判定部の判定点を設定するとき、少なくとも2つ以上の前記第1判定部の判定点の設定を同時に行うことを特徴とする請求項3記載の半導体装置。
- 前記判定部に対する判定点の設定動作中に、前記判定点の設定動作中にない前記判定部を用いて前記アナログ入力信号に係るデジタルレベルの判定動作を行うことを特徴とする請求項1〜4の何れか1項に記載の半導体装置。
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