JP4962282B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、アナログ信号をデジタル値に変換するアナログ／デジタル変換器（Ａ／Ｄ変換器）に用いて好適なものである。

高速アナログ／デジタル変換には、一般に並列型Ａ／Ｄ変換器が多く使用されている。例えば、分解能がｎビットの並列型Ａ／Ｄ変換器は、電圧比較器を（２ⁿ−１）個並列に配置して、そこへ変換域を（２ⁿ−１）個、等間隔に設定した比較基準電圧を与える。そして、各電圧比較器が、アナログ入力信号と比較基準電圧との電圧の高低を比較することによりアナログ／デジタル変換を行っていた。電圧比較器は、一般に入力を増幅するアンプ部と、最終的にデジタル論理レベル（値“１”又は値“０”）を判定するラッチ部に分けられる。

並列型Ａ／Ｄ変換器において、並列に配置された電圧比較器には素子ばらつきによってオフセットが存在し、高精度化に対して影響を与えていた。また、分解能が上がるに従って電圧比較器の数が指数関数的に増加し、これと同時にアナログ信号源から見た場合の負荷も指数関数的に増大するという問題があった。つまり、並列型Ａ／Ｄ変換器の高精度化には、電圧比較器の精度、及び回路規模の二点が課題になっている。

ここで、前記課題の一つである電圧比較器の精度に関しては、従来はオフセットキャリブレーションが多く使われている。オフセットキャリブレーションについて、図１１を参照して説明する。

キャリブレーション時には、図１１（ａ）に示すようにアンプＰＢの入力（容量ＣＢとアンプＰＢの節点）をコモンモード電位Ｖｃｍ（基準となる電位）に接続する。アンプＰＢは、コモンモード電位Ｖｃｍを増幅して出力電圧ＶｘをラッチＬＢに伝える。ラッチＬＢは、アンプＰＢからの出力電圧Ｖｘを基にオフセットキャンセルを行うことにより、図１１（ｃ）に示すようにコモンモード電位入力時のアンプＰＢの出力Ｖｘを判定点として設定する。

また、キャリブレーション時には、スイッチＳＢを開き（オフ）、スイッチＳＢｘを閉じた（オン）状態とすることによって、比較基準電圧Ｖｒを容量ＣＢに供給する。これにより、容量ＣＢには、電位差（Ｖｒ−Ｖｃｍ）に応じた電荷が充電される。

通常動作時には、図１１（ｂ）に示すようにアンプＰＢの入力はコモンモード電位Ｖｃｍから切り離される。また、スイッチＳＢを閉じ（オン）、スイッチＳＢｘを開いた（オフ）状態にして、アナログ入力信号Ｖｉｎが容量ＣＢに供給される。容量ＣＢの電荷は保存されるので、アンプＰＢの入力がＶｃｍ＋（Ｖｉｎ−Ｖｒ）に変化し、その出力がＶｘ＋Ｇ（Ｖｉｎ−Ｖｒ）となる（ＧはアンプＰＢの利得）。そして、ラッチＬＢが、アンプＰＢの出力と判定点Ｖｘとを比較することによって、比較基準電圧Ｖｒとアナログ入力信号Ｖｉｎとの比較動作が実現される。

また、前記課題の一つである並列型Ａ／Ｄ変換器における回路規模に関しては、特にアナログ信号源側から見た場合の負荷を軽減するために、補間処理を行うことによってアナログ信号源に接続される回路を間引く方法が提案されている（例えば、非特許文献１参照。）。

上述した両方の方法を組み合わせることにより、実際に判定を行う電圧比較器の数は同じでも補間によって仮想的な比較基準電圧との間で判定が可能となり、アナログ信号源の負荷は軽減されるとともに、電圧比較器の精度は必要とされる精度を得ていた。また、補間処理とバックグラウンドキャリブレーションを組み合わせる方法も提案されている（例えば、非特許文献２参照。）。

Peter C. S. Scholtens, Maarten Vertregt; A 6-b 1.6-Gsample/s flash ADC in 0.18-μm CMOS using averaging termination, IEEE Journal of Solid-State Circuits, vol. 37, pp. 1599 - 1609, December 2002. G. Feygin, K. Nagaraj, R. Chattopadhyay, R. Herrera, I. Papantonopoulos, D. Martin, P. Wu, S. Pavan; A 165 MS/s 8-bit CMOS A/D converter with background offset cancellation, 2001 IEEE Custom Integrated Circuits Conferences, May 2001

しかしながら、従来の並列型Ａ／Ｄ変換器において、補間処理に係る電圧比較器は、仮想的にキャリブレーションされるだけであり、判定点に誤差が発生するおそれがあった。具体的には、従来の方法では、比較基準電圧に対して直結され得る電圧比較器及び補間処理に係る電圧比較器のオフセットはそれぞれキャンセル可能である。しかし、補間処理に係る電圧比較器、より詳細には補間処理に係るラッチに信号を与える前段までの回路の利得誤差（ゲインエラー）によって、理想的な補間点から判定点に誤差が発生することがあるという問題があった。

前記問題について、図１２を参照して説明する。
キャリブレーション時には、図１２（ａ）に示すようにスイッチＳＣ１、ＳＣ２を開き、スイッチＳＣ１ｘ、ＳＣ２ｘを閉じた状態とすることによって、容量ＣＣ１に比較基準電圧Ｖｒ２を供給し、容量ＣＣ２に比較基準電圧Ｖｒ４を供給する。また、スイッチＳＣ１ｇ、ＳＣ２ｇを閉じ、容量ＣＣ１とアンプＰＣ１の節点、及び容量ＣＣ２とアンプＰＣ２の節点をコモンモード電位Ｖｃｍに接続する。これにより、容量ＣＣ１、ＣＣ２には、電位差（Ｖｒ２−Ｖｃｍ）、（Ｖｒ４−Ｖｃｍ）に応じた電荷がそれぞれ充電される。

また、アンプＰＣ１はオフセットのない理想的なアンプであり、一方、アンプＰＣ２はオフセットを有するものとし、アンプＰＣ１、ＰＣ２は、コモンモード電位Ｖｃｍが入力され、このとき出力電圧Ｖｃｍ、Ｖｘをそれぞれ出力する。ラッチＬＣ２、ＬＣ４は、アンプＰＣ１、ＰＣ２からの出力を基にオフセットキャンセルを行い、図１２（ｃ）に示すようにラッチＬＣ２はアンプＰＣ１の出力Ｖｃｍを判定点として設定し、ラッチＬＣ４はアンプＰＣ２の出力Ｖｘを判定点として設定する。また、ラッチＬＣ３には、アンプＰＣ１、ＰＣ２の出力の平均である（Ｖｘ＋Ｖｃｍ）／２相当の電圧が入力され、それを基にオフセットキャンセルを行い、図１２（ｃ）に示すようにＶ３ａ（＝（Ｖｘ＋Ｖｃｍ）／２）を判定点として設定する。

通常動作時において、図１２（ｂ）に示すようにアンプＰＣ１、ＰＣ２の入力がコモンモード電位Ｖｃｍから切り離され、スイッチＳＣ１、ＳＣ２を閉じ、スイッチＳＣ１ｘ、ＳＣ２ｘを開いた状態とすることによって、容量ＣＣ１、ＣＣ２にアナログ入力信号Ｖｉｎがそれぞれ供給される。ここで、アナログ入力信号Ｖｉｎを（Ｖｒ４＋Ｖｒ２）／２とすると、アンプＰＣ１、ＰＣ２の入力が（Ｖｃｍ＋ΔＶ）、（Ｖｃｍ−ΔＶ）に変化し、アンプＰＣ１、ＰＣ２の出力が、Ｖａ（＝Ｖｃｍ＋Ｇ’（ΔＶ））、Ｖｂ（＝Ｖｘ＋Ｇ”（ΔＶ））となる。なお、ΔＶは（Ｖｒ４−Ｖｒ２）／２であり、Ｇ’、Ｇ”は、それぞれアンプＰＣ１、ＰＣ２の利得である。したがって、ラッチＬＣ３には、アンプＰＣ１、ＰＣ２の出力の平均である（Ｖａ＋Ｖｂ）／２相当の電圧が入力される。

ここで、図１２（ｃ）に示されるように、アンプＰＣ１、ＰＣ２の利得Ｇ’、Ｇ”が異なると、仮想的なキャリブレーションにより設定された判定点Ｖ３ａと、電圧Ｖｒ４とＶｒ２の中間電圧（Ｖｒ４＋Ｖｒ２）／２がアナログ入力信号Ｖｉｎとして実際に入力された場合のラッチＬＣ３の入力Ｖ３ｂとが異なってしまう。つまり、補間処理に係る電圧比較器においては、仮想的にキャリブレーションを行うと、判定点を適切に設定できないおそれがあった。これは、図１２に示した例によれば、補間処理に係るラッチＬＣ３のキャリブレーションが、補間に関係するアンプＰＣ１、ＰＣ２の利得が同一である場合にのみ、比較基準電圧Ｖｒ２、Ｖｒ４の中間電圧である電圧Ｖｒ３相当に仮想的に設定されるよう行われることを前提としているためである。

本発明の目的は、Ａ／Ｄ変換器等に使用される半導体装置にて、高精度な補間動作を実現することにある。

本発明の半導体装置は、複数の基準電圧の中から所定の基準電圧を選択する電圧選択部と、所定の基準電圧又はアナログ入力信号を入力する入力部と、入力部からの入力に応じた信号を増幅する増幅部と、増幅部の出力に基づいてアナログ入力信号に係るデジタルレベルを判定する判定部とを備える。判定部は、単数の増幅部の出力を基に判定を行う第１判定部と、複数の増幅部の出力を基に判定を行う第２判定部とを有し、第２判定部の判定点を、当該第２判定部の判定レベルに対応する基準電圧を入力して設定する。

本発明によれば、複数の増幅部の出力を基に判定を行う第２判定部の判定点が、判定対象の基準電圧を実際に入力し設定されるので、増幅部の利得誤差を含まない適切な判定点を設定することができ、高精度な補間動作を実現させることができる。

以下、本発明の実施形態を図面に基づいて説明する。

まず、図１を参照し、本発明の実施形態に係るキャリブレーション（補正動作）の原理について説明する。
図１（ａ）〜（ｃ）は、本実施形態における半導体装置の原理を説明するための図である。なお、図１（ａ）及び（ｂ）においては、説明の便宜上、比較基準電圧Ｖｒ２、Ｖｒ３、Ｖｒ４に対応する構成のみを図示している。

図１（ａ）及び（ｂ）において、比較基準電圧Ｖｒ２，Ｖｒ３，Ｖｒ４は、基準電圧を抵抗分圧などにより分圧することにより生成され、等間隔に設定されている。例えば、比較基準電圧Ｖｒ２，Ｖｒ３，Ｖｒ４は、Ｖｒ２＜Ｖｒ３＜Ｖｒ４かつ（Ｖｒ４−Ｖｒ３）＝（Ｖｒ３−Ｖｒ２）の関係を有する。

ＳＥＬ１は、比較基準電圧Ｖｒ２，Ｖｒ３，Ｖｒ４の中から出力される比較基準電圧を選択する電圧選択部である。スイッチＳＡ１、ＳＡ１ｘ、及びスイッチＳＡ２、ＳＡ２ｘは、電圧選択部ＳＥＬ１により選択された比較基準電圧又はアナログ入力信号の一方が容量ＣＡ１及びＣＡ２に供給されるよう切り替えるスイッチである。

ＰＡ１、ＰＡ２は、入力信号を増幅して出力するアンプであり、入力端が容量ＣＡ１、ＣＡ２に接続されている。また、アンプＰＡ１と容量ＣＡ１間の節点に、スイッチＳＡ１ｇを介してコモンモード電位Ｖｃｍが供給可能であり、アンプＰＡ２と容量ＣＡ２間の節点に、スイッチＳＡ２ｇを介してコモンモード電位Ｖｃｍが供給可能である。

ＬＡ２，ＬＡ３，ＬＡ４は、最終的にアナログ入力信号に係るデジタル論理レベル（値“１”又は値“０”）の判定を行うラッチである。ラッチＬＡ２，ＬＡ４は、アンプＰＡ１、ＰＡ２に直結されたラッチ（「直結ラッチ」と称す。）であり、接続されたアンプ出力を基に比較基準電圧とアナログ入力信号の大小関係を比較しデジタル論理レベルの判定を行う。また、ラッチＬＡ３は、２つのアンプＰＡ１、ＰＡ２の出力が接続されるラッチ（「補間ラッチ」と称す。）であり、接続されたアンプ出力の平均を基にデジタル論理レベルの判定を行う。

図１（ａ）は、直結ラッチＬＡ２，ＬＡ４の判定点を設定している状態、すなわち直結された電圧比較器のキャリブレーションを行っている状態を示している。また、図１（ｂ）は、補間ラッチＬＡ３の判定点を設定している状態、すなわち補間処理を行う電圧比較器のキャリブレーションを行っている状態を示している。

まず、図１（ａ）に示すように、スイッチＳＡ１ｇ、ＳＡ２ｇを閉じた状態として、アンプＰＡ１、ＰＡ２の入力をコモンモード電位Ｖｃｍに接続する。これにより、アンプＰＡ１、ＰＡ２は、出力としてオフセット成分を出力する。ここでは、アンプＰＡ１、ＰＡ２は、コモンモード電位Ｖｃｍの入力時に、出力電圧Ｖｃｍ、Ｖｘをそれぞれ出力するものとする。ラッチＬＡ２、ＬＡ４は、直結されたアンプＰＡ１、ＰＡ２からの出力を基にオフセットキャンセルを行い、図１（ｃ）に示すようにラッチＬＡ２、ＬＡ４は電圧Ｖｃｍ、Ｖｘを判定点としてそれぞれ設定する。

また、スイッチＳＡ１ｘ、ＳＡ２ｘに対してそれぞれ出力される比較基準電圧としてＶｒ２、Ｖｒ４が電圧選択部ＳＥＬ１により選択され、かつスイッチＳＡ１、ＳＡ２を開き、スイッチＳＡ１ｘ、ＳＡ２ｘを閉じた状態とする。これにより、比較基準電圧Ｖｒ２、Ｖｒ４が容量ＣＡ１、ＣＡ２に供給され、容量ＣＡ１、ＣＡ２には、電位差（Ｖｒ２−Ｖｃｍ）、（Ｖｒ４−Ｖｃｍ）に応じた電荷がそれぞれ充電される。言い換えれば、容量ＣＡ１、ＣＡ２に、ラッチＬＡ２、ＬＡ４の判定レベルに対応する比較基準電圧Ｖｒ２、Ｖｒ４が記憶される。

続いて、容量ＣＡ１、ＣＡ２に、電位差（Ｖｒ２−Ｖｃｍ）、（Ｖｒ４−Ｖｃｍ）に応じた電荷がそれぞれ充電された状態で、図１（ｂ）に示すように、スイッチＳＡ１ｇ、ＳＡ２ｇを開いてアンプＰＡ１、ＰＡ２とコモンモード電位Ｖｃｍとの接続を切断し、アンプＰＡ１、ＰＡ２を高インピーダンス状態とする。また、電圧選択部ＳＥＬ１は、スイッチＳＡ１ｘ、ＳＡ２ｘに対して出力される比較基準電圧としてラッチＬＡ３の判定レベルに対応する電圧Ｖｒ３を選択する。

これにより、容量ＣＡ１、ＣＡ２によって、電位差（Ｖｒ３−Ｖｒ２）、（Ｖｒ３−Ｖｒ４）に相当する電圧変化がアンプＰＡ１、ＰＡ２に加わる。具体的には、アンプＰＡ１、ＰＡ２の入力が、それぞれ（Ｖｃｍ＋（Ｖｒ３−Ｖｒ２））、（Ｖｃｍ−（Ｖｒ３−Ｖｒ４））に変化する。したがって、アンプＰＡ１、ＰＡ２の利得をＧ’、Ｇ”とすると、アンプＰＡ１、ＰＡ２の出力は、図１（ｃ）に示すように、Ｖａ（＝Ｖｃｍ＋Ｇ’（Ｖｒ３−Ｖｒ２））、Ｖｂ（＝Ｖｘ＋Ｇ”（Ｖｒ３−Ｖｒ４））となる。

この２つのアンプＰＡ１、ＰＡ２からの出力を基に、ラッチＬＡ３は、オフセットキャンセルを行い、図１（ｃ）に示すように電圧Ｖａ、Ｖｂの平均（電圧Ｖａ、Ｖｂの中間電圧）であるＶＰを判定点として設定する。

このように、本実施形態では、補間処理に係る電圧比較器（補間ラッチ）のキャリブレーションを行う場合に、仮想的にキャリブレーションを行うのではなく、判定対象の比較基準電圧を実際に入力してキャリブレーションを行う。これにより、補間ラッチに接続される２つのアンプの利得が同一でなくとも、直接的に通常の動作状態と同じ状態で補間点の状態を再現して、補間ラッチの判定点を設定することができる。したがって、判定点に誤差が発生することを防止し、誤差を含まない適切な判定点を設定することができ、高精度な補間動作を実現させることができる。

図２は、本発明の一実施形態による半導体装置を適用した並列型Ａ／Ｄ変換器の構成例を示す図である。図２に示す並列型Ａ／Ｄ変換器は、入力されるアナログ入力信号Ｖｉｎを３ビットのデジタル信号Ｄ０−Ｄ２に変換する。なお、図２においては、シングル構成の場合を一例として示しているが、差動信号を用いる場合には、電圧比較器等を後述する図９に示すように構成すれば良い。

図２において、スイッチＳｒ０、Ｓｒ１、…、Ｓｒ６は、電圧ＶＲＨと電圧ＶＲＬ間を分圧（例えば、抵抗分圧）して得られる比較基準電圧Ｖｒ０、Ｖｒ１、…、Ｖｒ６を選択して出力する。また、スイッチＳｕ及びＳｕｘは、アンプＰＡ０→ＰＡ１→…→ＰＡ６の方向にキャリブレーションが順次実行されるときにはスイッチＳｕを開き、スイッチＳｕｘを閉じた状態とされ、逆にアンプＰＡ６→ＰＡ５→…→ＰＡ０の方向にキャリブレーションが順次実行されるときにはスイッチＳｕを閉じ、スイッチＳｕｘを開いた状態とされる。

スイッチＳＡｉ、ＳＡｉｘ（ｉ＝０〜６）は、比較基準電圧又はアナログ入力信号Ｖｉｎの一方が、アンプＰＡｉに接続された容量ＣＡｉに供給されるよう切り替えるスイッチである。容量ＣＡｉは、キャリブレーション時にはスイッチＳＡｉｘを介して比較基準電圧が供給され、通常動作時にはスイッチＳＡｉを介してアナログ入力信号Ｖｉｎが供給される。

アンプＰＡｉは、入力信号を増幅して出力する。アンプＰＡｉの入力端は、容量ＣＡｉに接続されているとともに、スイッチＳＡｉｇを介してコモンモード電位Ｖｃｍが供給可能となっている。

ラッチＬＡ０〜ＬＡ１２は、アナログ入力信号Ｖｉｎに係るデジタル論理レベル（値“１”又は値“０”）の判定を行う。アンプＰＡｉに直結された直結ラッチＬＡ（２ｉ）は、接続されたアンプ出力を基に比較基準電圧とアナログ入力信号Ｖｉｎの大小関係の判定を行う。また、２つのアンプＰＡｉ、ＰＡ（ｉ＋１）の出力が接続される補間ラッチＬＡ（２ｉ＋１）は、接続されたアンプ出力の平均を基に判定を行う（ただし、補間ラッチに関してはｉ＝０〜５とする）。

接続部１１は、ラッチＬＡ０〜ＬＡ１２と、エンコーダ１２との接続を制御する。接続部１１は、例えば複数のスイッチを有するマルチプレクサにより構成される。エンコーダ１２は、接続部１１を介して選択的に供給されるラッチＬＡ０〜ＬＡ１２の出力をデコードしてデジタル信号Ｄ０−Ｄ２を出力する。

ここで、本実施形態における並列型Ａ／Ｄ変換器は、通常動作を実行しつつバックグラウンドでキャリブレーションを行う。すなわち、あるアンプとラッチがキャリブレーション中は、キャリブレーション中でないアンプとラッチを用いて通常動作を行い、アナログ入力信号Ｖｉｎを３ビットのデジタル信号に変換する。

３ビットの分解能であれば、アンプを７個、ラッチを１３個設ける必要はないが、図２に示すようにアンプ及びラッチを必要数よりも多く設けて、あるアンプとラッチとの組がキャリブレーションを行っている場合には、隣接するアンプとラッチとの組により通常動作を行う。なお、図２は、アンプＰＡ１、ＰＡ２及びラッチＬＡ２、ＬＡ４についてキャリブレーションを行っている状態を示しており、図３は、補間ラッチＬＡ３についてキャリブレーションを行っている状態を示している。

本実施形態における並列型Ａ／Ｄ変換器が有するアンプＰＡ及びラッチＬＡについて説明する。以下では、アンプＰＡ及びラッチＬＡが、差動回路の場合を一例として説明する。

図４は、本実施形態におけるアンプＰＡの構成例を示す回路図である。アンプＰＡは、抵抗Ｒ１１、Ｒ１２、及びＮＭＯＳトランジスタＭ１１、Ｍ１２を有する。抵抗Ｒ１１、Ｒ１２は負荷素子をなすものであり、ＮＭＯＳトランジスタＭ１１、Ｍ１２は、駆動素子をなすものである。

抵抗Ｒ１１、Ｒ１２は、一端が電源電圧（ＶＤＤ）に接続され、ＮＭＯＳトランジスタＭ１１、Ｍ１２は、ソースが電流源に接続されている。また、ＮＭＯＳトランジスタＭ１１は、ゲートに正相入力信号ＶＰＩＰが供給され、ドレインが抵抗Ｒ１１の他端に接続されている。同様に、ＮＭＯＳトランジスタＭ１２は、ゲートに逆相入力信号ＶＰＩＮが供給され、ドレインが抵抗Ｒ１２の他端に接続されている。アンプＰＡは、ＮＭＯＳトランジスタＭ１１のドレインと抵抗Ｒ１１の他端との接続点の電圧を逆相出力信号ＶＰＯＮとして出力し、ＮＭＯＳトランジスタＭ１２のドレインと抵抗Ｒ１２の他端との接続点の電圧を正相出力信号ＶＰＯＰとして出力する。
なお、図４に示したアンプの構成は一例であり、本発明はこれに限定されるものではなく、一般的な入力信号を増幅して出力するアンプが適用可能である。

図５は、本実施形態におけるラッチＬＡの構成例を示す回路図である。図５（ａ）に示すように、ラッチＬＡは、ＰＭＯＳトランジスタＭ２１、Ｍ２２と、ＮＭＯＳトランジスタＭ２３、Ｍ２４と、キャリブレーション回路３１、３２と、インバータ３３、３４と、スイッチ３５とを有する。

ＰＭＯＳトランジスタＭ２１、Ｍ２２は駆動素子をなすものである。ＰＭＯＳトランジスタＭ２１は、ソースが電源電圧（ＶＤＤ）に接続され、ドレインがノードＮ２１に接続され、ゲートに正相入力信号ＶＬＩＰが供給される。また、ＰＭＯＳトランジスタＭ２２は、ソースが電源電圧（ＶＤＤ）に接続され、ドレインがノードＮ２２に接続され、ゲートに逆相入力信号ＶＬＩＮが供給される。ここで、正相入力信号ＶＬＩＰ及び逆相入力信号ＶＬＩＮは、アンプＰＡの正相出力信号ＶＰＯＰ及び逆相出力信号ＶＰＯＮに対応する。

ＮＭＯＳトランジスタＭ２３、Ｍ２４は負荷素子をなすものである。ＮＭＯＳトランジスタＭ２３は、ドレインがノードＮ２１に接続され、ゲートがノードＮ２２に接続され、ソースが接地されている。また、ＮＭＯＳトランジスタＭ２４は、ドレインがノードＮ２２に接続され、ゲートがノードＮ２１に接続され、ソースが接地されている。

インバータ３３は、入力端がノードＮ２１に接続され、ノードＮ２１の論理レベルに基づいて逆相出力信号ＶＬＯＮを出力する。インバータ３４は、入力端がノードＮ２２に接続され、ノードＮ２２の論理レベルに基づいて正相出力信号ＶＬＯＰを出力する。

スイッチ３５は、リセット用のスイッチであり、クロック信号ＣＫがハイレベル（“Ｈ”）の場合に閉じ、クロック信号ＣＫがローレベル（“Ｌ”）の場合に開くよう制御される。したがって、ラッチＬＡは、クロック信号ＣＫが“Ｈ”（スイッチ３５がオン状態）の場合にリセットされ、クロック信号ＣＫが“Ｌ”（スイッチ３５がオフ状態）の場合に判定動作を行う。

図５（ｂ）は、キャリブレーション回路の構成例を示す回路図である。キャリブレーション回路は、キャリブレーション用のＰＭＯＳトランジスタＭ２５と、スイッチ３６、３７と、容量ＣＩ１、ＣＩ２と、スイッチ制御回路３８とを有する。

ＰＭＯＳトランジスタＭ２５は、そのドレイン側にキャリブレーション用の電流を出力する。ＰＭＯＳトランジスタＭ２５は、ソースが対応するＰＭＯＳトランジスタＭ２１、Ｍ２２のソース（電源電圧ＶＤＤ）に接続され、ドレインが対応するＰＭＯＳトランジスタＭ２１、Ｍ２２のドレインに接続されている。

スイッチ３６、３７は、それぞれの一方のノードが負帰還用ノードＶＬＯ側、他方のノードがＰＭＯＳトランジスタＭ２５のゲート側となるように、負帰還用ノードＶＬＯとＰＭＯＳトランジスタＭ２５のゲートとの間に直列接続される。また、スイッチ３６、３７の他方のノードと接地との間に容量ＣＩ１、ＣＩ２が接続されている。なお、負帰還用ノードＶＬＯは、インバータ３４、３３の出力端に接続されている。

スイッチ３６は、スイッチ制御信号ＣＴＬ１によりオン／オフ制御され、スイッチ制御信号ＣＴＬ１が“Ｈ”の場合に閉じ、スイッチ制御信号ＣＴＬ１が“Ｌ”の場合に開くよう制御される。同様に、スイッチ３７は、スイッチ制御信号ＣＴＬ２によりオン／オフ制御され、スイッチ制御信号ＣＴＬ２が“Ｈ”の場合に閉じ、スイッチ制御信号ＣＴＬ２が“Ｌ”の場合に開くよう制御される。

スイッチ制御回路３８は、キャリブレーション指示信号ＲＥＳＥＴ及びクロック信号ＣＫが入力され、スイッチ制御信号ＣＴＬ１、ＣＴＬ２を生成する。

図６は、図５（ｂ）に示したスイッチ制御回路３８の動作を示すタイミングチャートである。図６において、ＲＥＳＥＴはキャリブレーション指示信号、ＣＫはクロック信号、ＶＬＯは負帰還用ノード（インバータの出力）のレベル、ＣＴＬ１、ＣＴＬ２はスイッチ制御信号を示している。図６に示すように、ラッチＬＡの判定結果（インバータの出力）を負帰還として戻し、それに応じた電荷の充放電を繰り返すことにより、“１”と“０”の境界点にバイアスを設定する。

次に、本実施形態における並列型Ａ／Ｄ変換器の動作について説明する。なお、本実施形態における並列型Ａ／Ｄ変換器の具体的なＡ／Ｄ変換に係る動作（通常動作）は、従来の並列型Ａ／Ｄ変換器と同様であるので、その説明は省略し、Ａ／Ｄ変換に係る動作のバックグラウンドで行う補正動作（キャリブレーション）について説明する。

図７は、本実施形態における並列型Ａ／Ｄ変換器の補正動作（キャリブレーション）を示すタイミングチャートである。図７において、φｕはスイッチＳｕ及びＳｕｘを制御する制御信号である。ここで、スイッチＳｕ及びＳｕｘは、制御信号φｕによって排他的にオン／オフ制御され、制御信号φｕが“Ｈ”の場合にスイッチＳｕが閉じ、“Ｌ”の場合にスイッチＳｕｘが閉じるよう制御される。

また、φｉａ（ｉ＝０〜６）は、スイッチＳＡｉｘを制御する制御信号である。制御信号φｉａが“Ｈ”の場合にスイッチＳＡｉｘが閉じ、“Ｌ”の場合にスイッチＳＡｉｘが開くよう制御される。すなわち、制御信号φｉａが“Ｈ”の場合にスイッチＳＡｉｘが閉じることによって、アンプＰＡ及びラッチＬＡからなる後段の電圧比較器に対して比較基準電圧が入力されてキャリブレーションが行われる。

図８は、図７に示した期間Ｐ１１での動作、すなわちアンプＰＡ１、ＰＡ２及びそれに直結された直結ラッチＬＡ２、ＬＡ４と、アンプＰＡ１、ＰＡ２に接続された補間ラッチＬＡ３のキャリブレーションの詳細を示すタイミングチャートである。なお、図８においては、アンプＰＡ１、ＰＡ２、及びラッチＬＡ２、ＬＡ３、ＬＡ４のキャリブレーションに係る信号のみを図示し、その他の信号については図示を省略している。

図８において、ＣＫはクロック信号であり、ＲＥＳＥＴ（ＬＡｉ）はラッチＬＡｉに入力されるキャリブレーション指示信号である。キャリブレーション指示信号ＲＥＳＥＴ（ＬＡｉ）が“Ｈ”の場合に、対応するラッチＬＡｉでキャリブレーションが行われ、判定点が設定される。

φ１ａ、φ２ａはそれぞれスイッチＳＡ１ｘ、ＳＡ２ｘを制御する制御信号である。φ１ｂ、φ２ｂはそれぞれスイッチＳＡ１ｇ、ＳＡ２ｇを制御する制御信号であり、φ１ｃ、φ２ｃはそれぞれスイッチＳＡ１、ＳＡ２を制御する制御信号である。また、φｒ２、φｒ３、φｒ４、φｒ６は、それぞれスイッチＳｒ２、Ｓｒ３、Ｓｒ４、Ｓｒ６を制御する制御信号である。各制御信号が“Ｈ”の場合に対応するスイッチが閉じ、“Ｌ”の場合に対応するスイッチが開く。

時刻Ｔ１１において、制御信号φ１ｃ、φ２ｃが“Ｈ”から“Ｌ”に変化し、制御信号φ１ａ、φ１ｂ、φ２ａ、φ２ｂが“Ｌ”から“Ｈ”に変化することによって、スイッチＳＡ１，ＳＡ２が開くとともに、スイッチＳＡ１ｘ、ＳＡ１ｇ、ＳＡ２ｘ、ＳＡ２ｇが閉じられる。このとき、制御信号φｒ２、φｒ４が“Ｈ”であるので、スイッチＳｒ２、Ｓｒ４は閉じている。また、キャリブレーション指示信号ＲＥＳＥＴ（ＬＡ４）、ＲＥＳＥＴ（ＬＡ２）が“Ｌ”から“Ｈ”に変化する。

これにより、並列型Ａ／Ｄ変換器の各スイッチは、図２に示すような状態に制御される。このようにして、アンプＰＡ２、ＰＡ４及びそれに直結された直結ラッチＬＡ２、ＬＡ４のキャリブレーションを行い、直結ラッチＬＡ２、ＬＡ４は直結されたアンプＰＡ２、ＰＡ４の出力を基に判定点を設定する。また、図２から明らかなように、比較基準電位Ｖｒ２、Ｖｒ４が容量ＣＡ１、ＣＡ２にそれぞれ供給され、容量ＣＡ１、ＣＡ２には、電位差（Ｖｒ２−Ｖｃｍ）、（Ｖｒ４−Ｖｃｍ）に応じた電荷が充電される。

続いて、時刻Ｔ１２において、キャリブレーション指示信号ＲＥＳＥＴ（ＬＡ４）、ＲＥＳＥＴ（ＬＡ２）、及び制御信号φ１ｂ、φ２ｂ、φｒ２、φｒ４が、“Ｈ”から“Ｌ”に変化する。また、キャリブレーション指示信号ＲＥＳＥＴ（ＬＡ３）及び制御信号φｒ３が“Ｌ”から“Ｈ”に変化する。これにより、スイッチＳＡ１ｇ、ＳＡ２ｇ、Ｓｒ２、Ｓｒ４が開くとともに、スイッチＳｒ３が閉じられる。すなわち、並列型Ａ／Ｄ変換器の各スイッチは、図３に示すような状態に制御される。

このようにして、アンプＰＡ２、ＰＡ４に接続された補間ラッチＬＡ３のキャリブレーションを行い、補間ラッチＬＡ３は接続されたアンプＰＡ２、ＰＡ４の出力の平均を基に判定点を設定する。ここで、容量ＣＡ１、ＣＡ２に比較基準電圧Ｖｒ３（Ｖｒ２とＶｒ４との中間電圧）が供給され、かつスイッチＳＡ１ｇ、ＳＡ２ｇは開いている。したがって、アンプＰＡ２、ＰＡ４の出力は、アナログ入力信号Ｖｉｎとして電圧Ｖｒ３が入力された場合に相当する出力となり、アンプＰＡ２、ＰＡ４の利得が異なったとしても、電圧Ｖｒ３に対応した適切な判定点を設定することができる。

そして、時刻Ｔ１３において、キャリブレーション指示信号ＲＥＳＥＴ（ＬＡ３）及び制御信号φ１ａ、φ２ａ、φｒ３が“Ｈ”から“Ｌ”に変化し、制御信号φｒ４、φｒ６が“Ｌ”から“Ｈ”に変化する。また、制御信号φ１ｃ、φ２ｃが“Ｌ”から“Ｈ”に変化する。このようにして並列型Ａ／Ｄ変換器の各スイッチが制御され、アンプＰＡ１、ＰＡ２及びそれに直結された直結ラッチＬＡ２、ＬＡ４と、アンプＰＡ１、ＰＡ２に接続された補間ラッチＬＡ３のキャリブレーションを終了する。

次に、時刻Ｔ１３から所定時間経過後の時刻Ｔ１４において、制御信号φ２ｃが“Ｈ”から“Ｌ”に変化するとともに、制御信号φ２ａ、φ２ｂ及びキャリブレーション指示信号ＲＥＳＥＴ（ＬＡ４）が“Ｌ”から“Ｈ”に変化し、アンプＰＡ２、ＰＡ３及びそれに直結された直結ラッチＬＡ４、ＬＡ６と、アンプＰＡ２、ＰＡ３に接続された補間ラッチＬＡ５のキャリブレーションが開始される。

以上のように、図８に示す例では、時刻Ｔ１１〜時刻Ｔ１２の期間においてアンプＰＡ１、ＰＡ２及びそれに直結された直結ラッチＬＡ２、ＬＡ４のキャリブレーションが行われ、時刻Ｔ１２〜時刻Ｔ１３の期間においてアンプＰＡ１、ＰＡ２に接続された補間ラッチＬＡ３のキャリブレーションが行われる。また、アンプＰＡ１、ＰＡ２、及びラッチＬＡ２、ＬＡ３、ＬＡ４のキャリブレーション中は、図２及び図３に示すように、ラッチＬＡ０、ＬＡ７〜ＬＡ１２の出力がエンコーダ１２に供給されるよう接続部１１により接続制御されてアナログ入力信号Ｖｉｎに係るＡ／Ｄ変換動作が実現される。

図９は、差動型回路を適用して構成した本実施形態におけるアンプＰＡ及びラッチＬＡの一例を示す回路図である。なお、図９においては、説明の便宜上、並列型Ａ／Ｄ変換器が有するアンプＰＡ及びラッチＬＡの一部、すなわち２つのアンプＰＡａ、ＰＡｂと、それに直結された直結ラッチＬＡａ、ＬＡｂと、アンプＰＡａ、ＰＡｂに接続された補間ラッチＬＡｃとを一例として示している。

容量Ｃａｐは、スイッチを介して正相アナログ入力信号Ｖｉｐ又は正相比較基準電圧Ｖｒａｐが供給され、容量Ｃａｎは、スイッチを介して逆相アナログ入力信号Ｖｉｎ又は逆相比較基準電圧Ｖｒａｎが供給される。アンプＰＡａは、正相側入力が、容量Ｃａｐに接続されているとともに、スイッチＳＡａｐを介してコモンモード電位Ｖｃｍが供給可能となっており、逆相側入力が、容量Ｃａｎに接続されているとともに、スイッチＳＡａｎを介してコモンモード電位Ｖｃｍが供給可能となっている。

また、容量Ｃｂｐは、スイッチを介して正相アナログ入力信号Ｖｉｐ又は正相比較基準電圧Ｖｒｂｐが供給され、容量Ｃｂｎは、スイッチを介して逆相アナログ入力信号Ｖｉｎ又は逆相比較基準電圧Ｖｒｂｎが供給される。アンプＰＡｂは、正相側入力が、容量Ｃｂｐに接続されているとともに、スイッチＳＡｂｐを介してコモンモード電位Ｖｃｍが供給可能となっており、逆相側入力が、容量Ｃｂｎに接続されているとともに、スイッチＳＡｂｎを介してコモンモード電位Ｖｃｍが供給可能となっている。

ここで、各ラッチＬＡａ、ＬＡｂ、ＬＡｃは、正相及び逆相のそれぞれに２つの入力（正相第１入力Ｖｉ１ｐ、正相第２入力Ｖｉ２ｐ、逆相第１入力Ｖｉ１ｎ、逆相第２入力Ｖｉ１ｎ）を有し、判定結果を１つの差動出力（正相出力Ｖｏｐ及び逆相出力Ｖｏｎ）として出力する。

直結されたアンプＰＡａの出力を基に判定等を行うラッチ（直結ラッチ）ＬＡａは、正相第１入力及び正相第２入力にアンプＰＡａの正相出力がともに入力され、逆相第１入力及び逆相第２入力にアンプＰＡａの逆相出力がともに入力される。同様に、直結されたアンプＰＡｂの出力を基に判定等を行うラッチ（直結ラッチ）ＬＡｂは、正相第１入力及び正相第２入力にアンプＰＡｂの正相出力がともに入力され、逆相第１入力及び逆相第２入力にアンプＰＡｂの逆相出力がともに入力される。

また、アンプＰＡａの出力とアンプＰＡｂの出力とに基づいて判定等を行うラッチ（補間ラッチ）ＬＡｃは、正相第１入力及び正相第２入力にアンプＰＡａの正相出力及びアンプＰＡｂの正相出力がそれぞれ入力され、逆相第１入力及び逆相第２入力にアンプＰＡａの逆相出力及びアンプＰＡｂの逆相出力がそれぞれ入力される。

図１０は、図９に示したラッチＬＡ（ＬＡａ、ＬＡｂ、ＬＡｃ）の構成例を示す回路図である。図１０に示すように、ラッチＬＡは、ＰＭＯＳトランジスタＭ３１、Ｍ３２、Ｍ３３、Ｍ３４と、ＮＭＯＳトランジスタＭ３５、Ｍ３６と、キャリブレーション回路５１、５２と、インバータ５３、５４と、スイッチ５５とを有する。

ＰＭＯＳトランジスタＭ３１、Ｍ３２、Ｍ３３、Ｍ３４は駆動素子をなすものである。ＰＭＯＳトランジスタＭ３１、Ｍ３２は、ソースが電源電圧（ＶＤＤ）に接続され、ドレインがノードＮ３１に接続される。ＰＭＯＳトランジスタＭ３１のゲートに正相第１入力Ｖｉ１ｐが供給され、ＰＭＯＳトランジスタＭ３２のゲートに正相第２入力Ｖｉ２ｐが供給される。また、ＰＭＯＳトランジスタＭ３３、Ｍ３４は、ソースが電源電圧（ＶＤＤ）に接続され、ドレインがノードＮ３２に接続される。ＰＭＯＳトランジスタＭ３３のゲートに逆相第１入力Ｖｉ１ｎが供給され、ＰＭＯＳトランジスタＭ３４のゲートに逆相第２入力Ｖｉ２ｎが供給される。

ＮＭＯＳトランジスタＭ３５、Ｍ３６は負荷素子をなすものである。ＮＭＯＳトランジスタＭ３５は、ドレインがノードＮ３１に接続され、ゲートがノードＮ３２に接続され、ソースが接地されている。また、ＮＭＯＳトランジスタＭ３６は、ドレインがノードＮ３２に接続され、ゲートがノードＮ３１に接続され、ソースが接地されている。

キャリブレーション回路５１、５２は、図５（ｂ）と同様に構成される。インバータ５３は、入力端がノードＮ３１に接続され、ノードＮ３１の論理レベルに基づいて逆相出力Ｖｏｎを出力する。インバータ５４は、入力端がノードＮ３２に接続され、ノードＮ３２の論理レベルに基づいて正相出力Ｖｏｐを出力する。

スイッチ５５は、リセット用のスイッチであり、クロック信号ＣＫが“Ｈ”の場合に閉じ、クロック信号ＣＫが“Ｌ”の場合に開くよう制御される。つまり、ラッチＬＡは、クロック信号ＣＫが“Ｈ”（スイッチ５５がオン状態）の場合にリセットされ、クロック信号ＣＫが“Ｌ”（スイッチ５５がオフ状態）の場合に判定動作を行う。

なお、上述した説明では、アンプＰＡに直結された直結ラッチＬＡについては、複数個の直結ラッチを同時にキャリブレーションするようにしているが、１個毎にキャリブレーションを行うようにしても良い。また、アンプＰＡに直結された直結ラッチＬＡのキャリブレーションを行った後に、そのアンプＰＡに接続された補間ラッチＬＡのキャリブレーションを行うようにしているが、アンプＰＡの入力端が接続された容量に比較基準電位とコモンモード電位Ｖｃｍとの電位差に応じた電荷が充電されていれば、直結ラッチＬＡのキャリブレーションを行う前に、補間ラッチＬＡのキャリブレーションを行うことも可能である。

また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）複数の基準電圧の中から所定の基準電圧を選択する電圧選択部と、
前記所定の基準電圧又はアナログ入力信号を入力する入力部と、
前記入力部からの入力に応じた信号を増幅する増幅部と、
前記増幅部の出力に基づいて、前記アナログ入力信号に係るデジタルレベルを判定する判定部とを備え、
前記判定部は、単数の前記増幅部の出力を基に前記デジタルレベルの判定を行う第１判定部と、複数の前記増幅部の出力を基に前記デジタルレベルの判定を行う第２判定部とを有し、
前記第２判定部の判定点を、当該第２判定部の判定レベルに対応する前記基準電圧を前記入力部より入力して設定することを特徴とする半導体装置。
（付記２）前記入力部と前記増幅部との間に、当該増幅部に接続された前記第１判定部の判定レベルに対応する前記基準電圧が記憶される記憶部を備えることを特徴とする付記１記載の半導体装置。
（付記３）前記記憶部に前記第１判定部に係る前記基準電圧が記憶された後、前記第２判定部に係る前記基準電圧を前記入力部より入力して前記第２判定部の判定点を設定することを特徴とする付記２記載の半導体装置。
（付記４）前記第２判定部が接続される前記複数の増幅部にそれぞれ接続された前記第１判定部の判定点を設定した後、当該第２判定部の判定点を設定することを特徴とする付記２記載の半導体装置。
（付記５）前記第２判定部が接続される前記複数の増幅部にそれぞれ接続された前記第１判定部の判定点を設定するとき、少なくとも２つ以上の前記第１判定部の判定点の設定を同時に行うことを特徴とする付記４記載の半導体装置。
（付記６）前記判定部に対する判定点の設定動作中に、前記判定点の設定動作中にない前記判定部を用いて前記アナログ入力信号に係るデジタルレベルの判定動作を行うことを特徴とする付記１〜５の何れか１項に記載の半導体装置。

本発明の実施形態に係る原理を説明するための図である。 本実施形態における並列型Ａ／Ｄ変換器の構成例を示す図である。 本実施形態における補間ラッチの補正について説明するための図である。 アンプの回路構成例を示す図である。 ラッチの回路構成例を示す図である。 図５に示すスイッチ制御回路の動作を示すタイミングチャートである。 本実施形態における並列型Ａ／Ｄ変換器の補正動作を示すタイミングチャートである。 図７に示した期間Ｐ１１での詳細な動作を示すタイミングチャートである。 本実施形態におけるアンプ及びラッチの一例を示す図である。 図９に示したラッチの構成例を示す図である。 電圧比較器のオフセットキャリブレーションを説明するための図である。 従来技術における課題を説明するための図である。

符号の説明

ＣＡ 容量
ＰＡ アンプ
ＬＡ ラッチ（判定部）
ＳＥＬ１ 電圧選択部
ＳＡ、ＳＡｘ、ＳＡｇ スイッチ（入力部）
Ｓｒ０〜Ｓｒ６ スイッチ（電圧選択部）
１１ 接続部
１２ エンコーダ

Claims (5)

1. 複数の基準電圧から所定の基準電圧を選択する電圧選択部と、
   前記所定の基準電圧又はアナログ入力信号を入力する入力部と、
   前記入力部からの入力に応じた信号を増幅する増幅部と、
   前記増幅部の出力に基づいて、前記アナログ入力信号に係るデジタルレベルを判定する判定部とを備え、
   前記判定部は、単数の前記増幅部の出力を基に前記デジタルレベルの判定を行う第１判定部と、複数の前記増幅部の出力を基に前記デジタルレベルの判定を行う第２判定部とを有し、
   前記第２判定部の判定点を、当該第２判定部の判定レベルに対応する前記基準電圧を前記入力部より入力して設定することを特徴とする半導体装置。
2. 前記入力部と前記増幅部との間に、当該増幅部に接続された前記第１判定部の判定レベルに対応する前記基準電圧が記憶される記憶部を備えることを特徴とする請求項１記載の半導体装置。
3. 前記第２判定部が接続される前記複数の増幅部にそれぞれ接続された前記第１判定部の判定点を設定した後、当該第２判定部の判定点を設定することを特徴とする請求項２記載の半導体装置。
4. 前記第２判定部が接続される前記複数の増幅部にそれぞれ接続された前記第１判定部の判定点を設定するとき、少なくとも２つ以上の前記第１判定部の判定点の設定を同時に行うことを特徴とする請求項３記載の半導体装置。
5. 前記判定部に対する判定点の設定動作中に、前記判定点の設定動作中にない前記判定部を用いて前記アナログ入力信号に係るデジタルレベルの判定動作を行うことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。

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