JP4469902B2 - 半導体装置及びその制御方法 - Google Patents

Description

本発明は、半導体装置及びその制御方法に関し、特に、アナログ信号をデジタル値に変換するアナログ／デジタル変換器（Ａ／Ｄ変換器）に用いて好適なものである。

Ａ／Ｄ変換器には、２つのアナログ信号電圧のレベルの大小を比較判定し、判定結果をデジタル値として出力する機能を有する回路（コンパレータ）が使用される。コンパレータは、一般に入力を増幅するプリアンプ部と、最終的に“１”又は“０”の値に判定するラッチ部とを含む。コンパレータは、通常、素子の特性ばらつきに起因するオフセットが存在し、それがコンパレータの精度を限定している。このオフセットをキャンセルするために、キャリブレーションをバックグラウンドにて行う技術が報告されている（非特許文献１参照。）。

また、別のオフセットキャンセル手法として、コンパレータを実際の動作モードと同じ条件で動作させることにより、デジタル／アナログ変換器（Ｄ／Ａ変換器）を用いてオフセットをキャンセルするダイナミックオフセットキャリブレーション手法が報告されている（非特許文献２参照。）。ダイナミックオフセットキャリブレーションにおいて、キャリブレーションの完了を検出し、キャリブレーションを終了させる技術も提案されている（特許文献１参照。）。

また、Ａ／Ｄ変換器以外にも、電流源セルを複数配置し、それらのキャリブレーションをバックグラウンドにて行うＤ／Ａ変換器においても同様の技術が報告されている（非特許文献３参照。）。非特許文献３に記載の手法では、電流源セルの個数に冗長性を持たせて、それによって余剰の電流源セルのキャリブレーションを順次行うことで個々の電流源セルの精度誤差をキャンセルする。

これらダイナミックオフセットキャリブレーションは、通常動作の条件と同じ条件（クロック周波数やＤｕｔｙ比など）で実行させることが重要である。すなわち、クロック周波数と電源電流は一般に比例するため、電源配線抵抗等によって実際にコンパレータに印加される電源電圧が異なってくる。それによって、コンパレータにおけるオフセット等の発生も影響を受けることとなる。したがって、通常の比較判定動作を実行する場合と同じ条件でキャリブレーションが実行されれば、その動作条件でのオフセットを適切にキャンセルすることが可能となる。

特表２００１−５１６９８２号公報 Sanroku Tsukamoto, Ian Dedic, Toshiaki Endo, Kazu-yoshi Kikuta, Kunihiko Goto, Osamu Kobayashi; A CMOS 6-b, 200 Msample/s, 3 V-supply A/D converter for a PRML read channel LSI, IEEE Journal of Solid-State Circuits, vol.31, pp. 1831 - 1836, November 1996. Yuko Tamba, Kazuo Yamakido; A CMOS 6b 500MSample/s ADC for a hard disk drive read channel, IEEE International Solid-State Circuits Conference, vol. XLII, pp. 324 - 325, February 1999. D. Wouter J. Groeneveld, Hans J. Schouwenaars, Henk A. H. Termeer, Cornelis A. A. Bastiaansen; A self-calibration technique for monolithic high-resolution D/A converters, IEEE Journal of Solid-State Circuits, vol. 24, pp. 1517 - 1522, December 1989.

しかしながら、従来のバックグラウンドキャリブレーションは、予め設定された特定の周期毎にキャリブレーションの対象回路を交替させて行っている。そのため、キャリブレーションが実行されるコンパレータを切り替える際に、内部回路が動作することによって、あるいはコンパレータを切り替えるための切り替え信号を発生させる回路が動作することによって、電源電流が変化する。さらには、切り替え信号そのものが動作することによって電源電流が変化する。

その電源電流の変化がアナログ信号処理に係るクロックに回り込み、結果としてクロックのタイミングを変動させる要因となっている。つまり、バックグラウンドキャリブレーションでは、一定周期で動作しているクロックに対してキャリブレーションの対象の切り替え動作に伴う電源電流の変動が作用し、クロックのタイミングがそのときだけ変化することがある。

このクロックのタイミング変化は時間的な誤差であるが、動的なアナログ信号を処理する場合には、誤差時間内に変化した電圧分が誤差電圧となる。したがって、クロックのタイミング変化が発生すると、Ａ／Ｄ変換処理における変換出力も誤差を持つこととなる。入力周波数が高い領域ではクロックのタイミング変化による影響が顕著に現れ、キャリブレーションの対象を切り替える特定の周期に応じ、特定周波数にスプリアスを発生させ特性を劣化させる要因となっている。

本発明の目的は、対象とする回路を順次切り替えてキャリブレーションを行う半導体装置にて、切り替え動作によって発生するスプリアスを分散させ、特性の改善を図ることにある。

本発明の一観点によれば、第１判定値を補正する第１補正部と、入力信号のレベルを第１判定値に基づいて判定する第１比較部と、第２判定値を補正する第２補正部と、入力信号のレベルを第２判定値に基づいて判定する第２比較部とを有する半導体装置が提供される。第１補正部は、第１比較部から出力される第１信号と、第１信号に対して所定時間タイミングが異なり第１比較部から出力される第２信号とを比較し、その比較結果に応じて第１判定値の補正終了を判定するとともに第２補正部における補正を開始させる制御信号を出力する。その制御信号に基づいて、第２補正部は第２判定値の補正を開始する。

第１補正部が第１信号と第２信号の比較結果により第１判定値の補正が終了したと判定すると、第１判定値の補正を終了し第２補正部における補正が開始されるので、各々の補正部での補正に応じたランダムな時間間隔で対象を切り替えて補正を行うことができる。

以下、本発明の実施形態を図面に基づいて説明する。

まず、図１を参照し、バックグラウンドキャリブレーションについて説明する。
図１は、本発明の一実施形態における半導体装置の一例である並列型Ａ／Ｄ変換器の構成例を示す図である。図１に示す並列型Ａ／Ｄ変換器は、入力されるアナログ入力信号Ｖｉｎを３ビットのデジタル信号Ｄ０−Ｄ２に変換する。なお、図１においては、シングル構成の場合を一例として示している。

図１において、スイッチＳｕ、Ｓｕｘは、電圧ＶＲＨと電圧ＶＲＬ間を分圧（例えば、抵抗分圧）して得られる基準電圧Ｖｒ０、Ｖｒ２、…、Ｖｒ６を選択して出力する。スイッチＳｕ、Ｓｕｘは、プリアンプＰＡ０→ＰＡ１→…→ＰＡ６の方向にキャリブレーションが順次実行されるときには、スイッチＳｕを開き、スイッチＳｕｘを閉じた状態とされる。逆に、プリアンプＰＡ６→ＰＡ５→…→ＰＡ０の方向にキャリブレーションが順次実行されるときには、スイッチＳｕを閉じ、スイッチＳｕｘを開いた状態とされる。

スイッチＳＡｋ、ＳＡｋｘ（ｋ＝０〜６）は、基準電圧又はアナログ入力信号Ｖｉｎの一方が、プリアンプＰＡｋに接続された容量ＣＡｋに供給されるよう切り替えるスイッチである。容量ＣＡｋは、キャリブレーション時にはスイッチＳＡｋｘを介して基準電圧が供給され、通常動作時にはスイッチＳＡｋを介してアナログ入力信号Ｖｉｎが供給される。

プリアンプＰＡｋは、入力信号を増幅して出力する。プリアンプＰＡｋの入力端は、容量ＣＡｋに接続されているとともに、スイッチＳＡｋｇを介してコモンモード電位Ｖｃｍが供給可能となっている。

ラッチＬＡ０〜ＬＡ１２は、アナログ入力信号Ｖｉｎに係るデジタルレベル（値“１”又は値“０”）の判定を行う。プリアンプＰＡｋに直結されたラッチＬＡ（２ｋ）は、接続されたプリアンプ出力を基に、基準電圧とアナログ入力信号Ｖｉｎの大小関係を比較してデジタルレベルの判定を行う。また、２つのプリアンプＰＡｋ、ＰＡ（ｋ＋１）の出力が接続される補間ラッチＬＡ（２ｋ＋１）は、接続されたプリアンプ出力の平均を基にデジタルレベルの判定を行う（ただし、補間ラッチに関してはｋ＝０〜５とする）。

接続部１１は、ラッチＬＡ０〜ＬＡ１２と、エンコーダ１２との接続を制御する。接続部１１は、例えば複数のスイッチを有するマルチプレクサにより構成される。エンコーダ１２は、接続部１１を介して選択的に供給されるラッチＬＡ０〜ＬＡ１２の出力をデコードしてデジタル信号Ｄ０−Ｄ２を出力する。

図１に示す並列型Ａ／Ｄ変換器は、通常動作を実行しつつバックグラウンドでキャリブレーションを行う。３ビットの分解能であれば、プリアンプを７個、ラッチを１３個設ける必要はないが、図１に示すようにプリアンプ及びラッチを必要数よりも多く設けて、あるプリアンプとラッチとの組がキャリブレーション中は、キャリブレーション中でないプリアンプとラッチとを用いて通常動作を行い、アナログ入力信号Ｖｉｎを３ビットのデジタル信号に変換する。

キャリブレーション時には、プリアンプＰＡｋに接続された容量ＣＡｋ（容量値Ｃ）にスイッチＳＡｋｘを介して基準電圧Ｖｒｅｆが供給される。また、容量ＣＡｋとプリアンプＰＡｋの節点を、スイッチＳＡｋｇによりコモンモード電位Ｖｃｍ（ここでは、グランド電位ＧＮＤとする）とすることによって、容量ＣＡｋにはＣ（Ｖｒｅｆ−ＧＮＤ）の電荷が充電される。その後、容量ＣＡｋとプリアンプＰＡｋ間の節点はスイッチＳＡｋｇをオフすることによってコモンモード電位Ｖｃｍとの接続が切断される。それによって、容量ＣＡｋとプリアンプＰＡｋ間の電荷は保持され、結果として容量ＣＡｋに基準電圧Ｖｒｅｆが記憶される。

また、キャリブレーション時には、プリアンプＰＡｋはコモンモード電位Ｖｃｍを増幅してラッチＬＡに伝え、ラッチはこの値を元にオフセットキャンセルを行うことによりコモンモード電位Ｖｃｍ入力時のプリアンプの出力を閾値電圧として設定する。

このようにして、プリアンプＰＡｋからラッチＬＡまでのオフセットは、キャンセルされる。さらに、この後の通常動作状態において、スイッチＳＡｋを介してアナログ入力信号Ｖｉｎが容量ＣＡｋに供給されることで、差電圧（Ｖｒｅｆ−Ｖｉｎ）がプリアンプに伝達される。これにより、記憶された基準電圧Ｖｒｅｆとアナログ入力信号Ｖｉｎとの比較動作が実現される。

図１に示した並列型Ａ／Ｄ変換器における実際のキャリブレーション設定を表１に示す。表１においては、各プリアンプＰＡ０〜ＰＡ６に入力される基準電圧と各プリアンプＰＡ０〜ＰＡ６の状態、及び各ラッチＬＡ０〜ＬＡ１２の判定点を示している。なお、表１において、斜体文字はキャリブレーション中であることを示し、太字は非接続状態であることを示し、特に“ｘ”は無効なものであることを示す。また、下線を付したものは、仮想の基準電圧を示す。図１に示した状態は、表１に示す状態Ｓ３に相当し、プリアンプＰＡ２、ＰＡ３及びラッチＬＡ４〜ＬＡ６がキャリブレーション中であり、プリアンプＰＡ０、ＰＡ１、ＰＡ４〜ＰＡ６及びラッチＬＡ０、ＬＡ１、ＬＡ８〜ＬＡ１２により通常動作を行う。

（第１の実施形態）
本発明の第１の実施形態について説明する。
従来のバックグラウンドキャリブレーションは、表１に示されるような各状態を予め決められた特定の周期毎（例えば、数十クロック毎）に順次移行させて行っていた。以下に説明する第１の実施形態では、次の状態への移行を予め決められた特定の周期毎に行うのではなく、キャリブレーション（補正）動作終了の判定を行い、補正動作が終了した後、速やかに次の状態に移行させキャリブレーションを行うようにする。

図２は、第１の実施形態におけるキャリブレーション制御の一例を示す図である。
図２（Ａ）は、第１の実施形態における並列型Ａ／Ｄ変換器の回路構成例を模式的に示している。なお、図２（Ａ）においては、説明の便宜上、並列型Ａ／Ｄ変換器が有するプリアンプ及びラッチの一部、すなわち１つのプリアンプとそれに接続されたラッチとを含む部分を差動型回路を適用して構成した場合を一例として示している。

図２（Ａ）において、容量ＣＡｐは、スイッチを介して正相アナログ入力信号Ｖｉｐ又は正相基準電圧Ｖｒｐが供給され、容量ＣＡｎは、スイッチを介して逆相アナログ入力信号Ｖｉｎ又は逆相基準電圧Ｖｒｎが供給される。プリアンプＰＡは、正相側入力ＶＰＩＰが、容量ＣＡｐに接続されているとともに、スイッチＳＡｐを介してコモンモード電位Ｖｃｍが供給可能となっている。また、プリアンプＰＡは、逆相側入力ＶＰＩＮが、容量ＣＡｎに接続されているとともに、スイッチＳＡｎを介してコモンモード電位Ｖｃｍが供給可能となっている。

ラッチＬＡは、正相側入力ＶＬＩＰにプリアンプＰＡの正相側出力ＶＰＯＰが入力され、逆相側入力ＶＬＩＮにプリアンプＰＡの逆相側出力ＶＰＯＮが入力される。ラッチＬＡには、制御信号として、クロック信号φＣと、キャリブレーション終了指示信号φＳとが供給される。キャリブレーション終了指示信号φＳは、実行しているオフセットキャリブレーションの終了を指示する信号である。

キャリブレーション制御回路２１は、キャリブレーションの終了を判定する回路である。キャリブレーション制御回路２１は、ラッチＬＡの出力ＶＬＯＰ、ＶＬＯＮに基づいてキャリブレーションが終了したか否かを判定し、判定結果に応じてキャリブレーション終了指示信号φＳを出力する。

キャリブレーション制御回路２１は、例えば、フリップフロップＦＰ１、ＦＰ２、ＦＮ１、ＦＮ２及び内部制御回路２２を有する。
フリップフロップＦＰ１には、ラッチＬＡの正相側出力ＶＬＯＰ（Ｚ０）が入力され、フリップフロップＦＰ２には、フリップフロップＦＰ１の出力Ｚ１が入力される。同様に、フリップフロップＦＮ１には、ラッチＬＡの逆相側出力ＶＬＯＮが入力され、フリップフロップＦＮ２には、フリップフロップＦＮ１の出力が入力される。フリップフロップＦＰ１、ＦＰ２、ＦＮ１、ＦＮ２は、クロック信号φＣが供給され、そのクロック信号に基づいて動作する。

内部制御回路２２は、フリップフロップＦＰ１、ＦＰ２の出力、及び／又はフリップフロップＦＮ１、ＦＮ２の出力を比較し、比較結果に応じてキャリブレーションが終了したか否かを判定する。また、内部制御回路２２は、比較結果に応じたキャリブレーション終了指示信号φＳを出力する。図２（Ａ）に示す例においては、例えばフリップフロップＦＰ１、ＦＰ２の出力が異なる状態を検出すると、内部制御回路２２は、キャリブレーションが終了したと判定してキャリブレーション終了指示信号φＳをアサートする。

図２（Ｂ）は、図２（Ａ）に示したキャリブレーション制御回路２１の動作を示すタイミングチャートである。フリップフロップＦＰ１は、クロック信号φＣの立ち上がりに同期して、ラッチＬＡの正相側出力ＶＬＯＰ（Ｚ０）を取り込んで出力Ｚ１として出力する。同様に、フリップフロップＦＰ２は、クロック信号φＣの立ち上がりに同期して、フリップフロップＦＰ１の出力Ｚ１を取り込んで出力Ｚ２として出力する。

図２（Ｂ）に示すようにキャリブレーション中において、オフセットがキャンセルされる収束点を越えると、ラッチＬＡの判定が切り替わり、その出力（Ｚ０）が反転する。これに伴って、フリップフロップＦＰ１の出力Ｚ１が変化し、その１クロック後にフリップフロップＦＰ２の出力Ｚ２も変化する。このとき、フリップフロップＦＰ１、ＦＰ２の出力Ｚ１、Ｚ２が異なる状態になったことで、内部制御回路２２は、ラッチＬＡの判定の切り替わりを検出する。これにより、内部制御回路２２は、キャリブレーションが終了したと判定して、キャリブレーション終了指示信号φＳをアサートする。

図３は、本実施形態におけるプリアンプＰＡの構成例を示す回路図である。プリアンプＰＡは、抵抗Ｒ１１、Ｒ１２、及びＮＭＯＳトランジスタＭ１１、Ｍ１２を有する。抵抗Ｒ１１、Ｒ１２は、負荷素子をなすものであり、ＮＭＯＳトランジスタＭ１１、Ｍ１２は、駆動素子をなすものである。

抵抗Ｒ１１、Ｒ１２は、一端が電源電圧（ＶＤＤ）に接続され、ＮＭＯＳトランジスタＭ１１、Ｍ１２は、ソースが電流源に接続されている。また、ＮＭＯＳトランジスタＭ１１は、ゲートに正相入力信号ＶＰＩＰが供給され、ドレインが抵抗Ｒ１１の他端に接続されている。同様に、ＮＭＯＳトランジスタＭ１２は、ゲートに逆相入力信号ＶＰＩＮが供給され、ドレインが抵抗Ｒ１２の他端に接続されている。プリアンプＰＡは、ＮＭＯＳトランジスタＭ１１のドレインと抵抗Ｒ１１の他端との接続点の電圧を逆相出力信号ＶＰＯＮとして出力し、ＮＭＯＳトランジスタＭ１２のドレインと抵抗Ｒ１２の他端との接続点の電圧を正相出力信号ＶＰＯＰとして出力する。
なお、図３に示したプリアンプの構成は一例であり、本発明はこれに限定されるものではなく、一般的な入力信号を増幅して出力するアンプが適用可能である。

図４は、本実施形態におけるラッチＬＡの構成例を示す回路図である。ラッチＬＡは、ＰＭＯＳトランジスタＭ２１、Ｍ２２と、ＮＭＯＳトランジスタＭ２３、Ｍ２４と、キャリブレーション回路３１、３２と、インバータ３３、３４と、スイッチ３５とを有する。

ＰＭＯＳトランジスタＭ２１、Ｍ２２は、駆動素子をなすものである。ＰＭＯＳトランジスタＭ２１は、ソースが電源電圧（ＶＤＤ）に接続され、ドレインがノードＮ２１に接続され、ゲートに正相入力信号ＶＬＩＰが供給される。また、ＰＭＯＳトランジスタＭ２２は、ソースが電源電圧（ＶＤＤ）に接続され、ドレインがノードＮ２２に接続され、ゲートに逆相入力信号ＶＬＩＮが供給される。

ＮＭＯＳトランジスタＭ２３、Ｍ２４は、負荷素子をなすものである。ＮＭＯＳトランジスタＭ２３は、ドレインがノードＮ２１に接続され、ゲートがノードＮ２２に接続され、ソースが接地されている。また、ＮＭＯＳトランジスタＭ２４は、ドレインがノードＮ２２に接続され、ゲートがノードＮ２１に接続され、ソースが接地されている。

インバータ３３は、入力端がノードＮ２１に接続され、ノードＮ２１の論理レベルに基づいて逆相出力信号ＶＬＯＮを出力する。インバータ３４は、入力端がノードＮ２２に接続され、ノードＮ２２の論理レベルに基づいて正相出力信号ＶＬＯＰを出力する。

スイッチ３５は、リセット用のスイッチであり、クロック信号φＣがハイレベル（“Ｈ”）の場合に閉じ、クロック信号φＣがローレベル（“Ｌ”）の場合に開くように制御される。したがって、ラッチＬＡは、クロック信号φＣが“Ｈ”（スイッチ３５がオン状態）の場合にリセットされ、クロック信号φＣが“Ｌ”（スイッチ３５がオフ状態）の場合に判定動作を行う。

図５は、キャリブレーション回路３１、３２の構成例を示す回路図である。キャリブレーション回路は、キャリブレーション用のＰＭＯＳトランジスタＭ２５と、スイッチ３６、３７と、容量ＣＩ１、ＣＩ２と、スイッチ制御回路３８とを有する。

ＰＭＯＳトランジスタＭ２５は、そのドレイン側にキャリブレーション用の電流を出力する。ＰＭＯＳトランジスタＭ２５は、ソースが対応するＰＭＯＳトランジスタＭ２１、Ｍ２２のソース（電源電圧ＶＤＤ）に接続され、ドレインが対応するＰＭＯＳトランジスタＭ２１、Ｍ２２のドレインに接続されている。

スイッチ３６、３７は、それぞれ一方のノードが負帰還用ノードＶＬＯ側、他方のノードがＰＭＯＳトランジスタＭ２５のゲート側となるように、負帰還用ノードＶＬＯとＰＭＯＳトランジスタＭ２５のゲートとの間に直列接続される。また、スイッチ３６、３７の他方のノードと接地との間に容量ＣＩ１、ＣＩ２が接続されている。なお、容量ＣＩ１の容量値は、容量ＣＩ２の容量値より大きいことが望ましい。また、負帰還用ノードＶＬＯは、インバータ３４、３３の出力端に接続されている。

スイッチ３６は、スイッチ制御信号ＣＴＬ１によりオン／オフ制御され、スイッチ制御信号ＣＴＬ１が“Ｈ”の場合に閉じ、スイッチ制御信号ＣＴＬ１が“Ｌ”の場合に開くように制御される。同様に、スイッチ３７は、スイッチ制御信号ＣＴＬ２によりオン／オフ制御され、スイッチ制御信号ＣＴＬ２が“Ｈ”の場合に閉じ、スイッチ制御信号ＣＴＬ２が“Ｌ”の場合に開くように制御される。

スイッチ制御回路３８は、キャリブレーション終了指示信号φＳ及びクロック信号φＣが入力され、スイッチ制御信号ＣＴＬ１、ＣＴＬ２を生成する。

図６は、スイッチ制御回路３８の構成例を示す回路図である。スイッチ制御回路３８は、インバータ３９、４１〜４３、４５〜４７、否定論理積演算（ＮＡＮＤ）回路４０、及び否定論理和演算（ＮＯＲ）回路４４を有する。

インバータ４１〜４３は、インバータ４１、４２、４３の順に縦続接続され、インバータ４５〜４７は、インバータ４５、４６、４７の順に縦続接続される。ＮＡＮＤ回路４０は、インバータ３９を介してキャリブレーション終了指示信号φＳが入力されるとともに、クロック信号φＣ及びインバータ４７の出力が入力される。ＮＡＮＤ回路４０の出力が、インバータ４１に入力される。また、ＮＯＲ回路４４は、キャリブレーション終了指示信号φＳ、クロック信号φＣ、及びインバータ４３の出力が入力される。ＮＯＲ回路４４の出力が、インバータ４５に入力される。インバータ４３の出力は、スイッチ制御信号ＣＴＬ１として出力され、インバータ４６の出力は、スイッチ制御信号ＣＴＬ２として出力される。

図７は、スイッチ制御回路３８の動作を示すタイミングチャートである。図７において、φＣはクロック信号、φＳはキャリブレーション終了指示信号、ＶＬＯは負帰還用ノード（インバータ３３、３４の出力）のレベル、ＣＴＬ１、ＣＴＬ２はスイッチ制御信号を示している。図７に示すように、キャリブレーション終了指示信号φＳが“Ｌ”のときには、ラッチＬＡの判定結果（インバータ３３、３４の出力）を負帰還として戻し、それに応じた電荷の充電又は放電が行われる。そして、オフセットがキャンセルされる収束点を越える、すなわちラッチＬＡの判定（負帰還用ノードＶＬＯのレベル）が切り替わることによりキャリブレーション終了指示信号φＳがアサートされキャリブレーションを終了する。このようにして、“１”と“０”の境界点にバイアスを設定する。

ここで、特定の周期毎に状態を移行させ、固定された一定期間でのキャリブレーションを行うものでは、図８（Ｂ）に示すように収束点（ラッチＬＡの閾値）を中心にプラス側及びマイナス側の両側に振動する形でキャリブレーションが行われる。したがって、終了するタイミングによって何れかの点でキャリブレーションが完了し、収束点に対してプラス側かマイナス側の何れかの誤差をランダムに含むこととなる。

それに対して、本実施形態では、キャリブレーションの終了判定を行い、キャリブレーションの収束した（収束点に近づいていき収束点を越えた）段階で直ちにキャリブレーションを完了させる。そのため、図８（Ａ）に示すように、収束点（ラッチＬＡの閾値）に対してプラス側又はマイナス側の一方の側のみの誤差を含むこととなる。したがって、固定された一定期間でのキャリブレーションを行うものと比較して、２倍のキャリブレーション精度の改善が可能となる。

なお、キャリブレーションの精度向上と時間短縮を図るために、キャリブレーションのステップ精度（１ステップでの補正幅）を可変にし、複数設定可能なようにしても良い。例えば、相対的にキャリブレーションの精度は高くないが、相対的にキャリブレーションの動作が速い、いわゆる粗調によるキャリブレーションと、相対的にキャリブレーションの動作は速くないが、相対的にキャリブレーションの精度が高い、いわゆる微調によるキャリブレーションとを切り替えて行えるようにしても良い。

図９は、キャリブレーション回路３１、３２の他の構成例を示す回路図である。図９に示すキャリブレーション回路は、粗調によるキャリブレーション及び微調によるキャリブレーションを切り替え可能であり、粗調によるキャリブレーションと微調によるキャリブレーションとを順に行うことにより、短時間で高精度のキャリブレーションを行うことができる。

図９に示すキャリブレーション回路は、キャリブレーション用のＰＭＯＳトランジスタＭ２６と、スイッチ５１〜５４と、容量ＣＩ１〜ＣＩ４と、スイッチ制御回路５５とを有する。

ＰＭＯＳトランジスタＭ２６は、そのドレイン側にキャリブレーション用の電流を出力する。ＰＭＯＳトランジスタＭ２６は、ソースが対応するＰＭＯＳトランジスタＭ２１、Ｍ２２のソース（電源電圧ＶＤＤ）に接続され、ドレインが対応するＰＭＯＳトランジスタＭ２１、Ｍ２２のドレインに接続されている。

スイッチ５１〜５４は、それぞれの一方のノードが負帰還用ノードＶＬＯ側、他方のノードがＰＭＯＳトランジスタＭ２６のゲート側となるように、負帰還用ノードＶＬＯとＰＭＯＳトランジスタＭ２６のゲートとの間に直列接続される。また、スイッチ５１〜５４の他方のノードと接地との間に容量ＣＩ１〜ＣＩ４が接続されている。なお、容量ＣＩ１の容量値は、他の容量ＣＩ２〜ＣＩ４の容量値よりも大きいことが望ましい。負帰還用ノードＶＬＯは、インバータ３４、３３の出力端に接続されている。

スイッチ５１は、スイッチ制御信号ＣＴＬ１によりオン／オフ制御され、スイッチ５２は、スイッチ制御信号ＣＴＬ２によりオン／オフ制御される。同様に、スイッチ５３は、スイッチ制御信号ＣＴＬ３によりオン／オフ制御され、スイッチ５４は、スイッチ制御信号ＣＴＬ４によりオン／オフ制御される。スイッチ５１〜５４の各々は、対応するスイッチ制御信号ＣＴＬ１〜ＣＴＬ４が“Ｈ”の場合に閉じ、対応するスイッチ制御信号ＣＴＬ１〜ＣＴＬ４が“Ｌ”の場合に開くように制御される。

スイッチ制御回路５５は、キャリブレーション終了指示信号φＳ、クロック信号φＣ、及び粗調／微調制御信号φＡが入力され、スイッチ制御信号ＣＴＬ１〜ＣＴＬ４を生成する。

図１０は、スイッチ制御回路５５の動作を示すタイミングチャートである。図１０において、φＣはクロック信号、φＡは粗調／微調制御信号、ＶＬＯは負帰還用ノード（インバータ３３、３４の出力）のレベル、ＣＴＬ１〜ＣＴＬ４はスイッチ制御信号を示している。

スイッチ制御回路５５は、キャリブレーション終了指示信号φＳが“Ｈ”の期間は、スイッチ制御信号ＣＴＬ１〜ＣＴＬ４のすべてを“Ｌ”とする。

また、キャリブレーション終了指示信号φＳが“Ｌ”で、かつ粗調／微調制御信号φＡが“Ｌ”の場合には、スイッチ制御信号ＣＴＬ２、ＣＴＬ３を“Ｈ”とする。また、このとき、クロック信号φＣが立ち上がることによって、スイッチ制御信号ＣＴＬ１を“Ｈ”、ＣＴＬ４を“Ｌ”とし、クロック信号φＣが立ち下がることによって、スイッチ制御信号ＣＴＬ１を“Ｌ”、ＣＴＬ４を“Ｈ”とする。このようにして容量ＣＩ２、ＣＩ３、ＣＩ４が並列接続された状態とすることにより、粗調によるキャリブレーションが実現される。

また、キャリブレーション終了指示信号φＳが“Ｈ”で、かつ粗調／微調制御信号φＡが“Ｈ”の場合には、クロック信号φＣが立ち上がることによって、スイッチ制御信号ＣＴＬ１及びＣＴＬ３を“Ｈ”、ＣＴＬ２及びＣＴＬ４を“Ｌ”とする。また、クロック信号φＣが立ち下がることによって、スイッチ制御信号ＣＴＬ１及びＣＴＬ３を“Ｌ”、ＣＴＬ２及びＣＴＬ４を“Ｈ”とする。これにより、微調によるキャリブレーションが実現される。

なお、図９に示すようにキャリブレーション回路を構成する場合には、キャリブレーション動作中における一度目のラッチＬＡの判定の切り替わりにより粗調／微調制御信号φＡを“Ｌ”から“Ｈ”に変化させるように制御すれば良い。さらに、粗調／微調制御信号φＡが“Ｈ”の状態でラッチＬＡの判定が切り替わることによりキャリブレーション終了指示信号φＳを“Ｌ”から“Ｈ”に変化させるように制御すれば良い。

図９に示すようにキャリブレーション回路を構成した場合、仮に従来と同様に固定された一定期間でのキャリブレーションを行うと、レイテンシが１クロック分長くなる。そのため、図１１（Ｂ）に示すように、１ステップでの補正幅を小さくしても発振する傾向があるため、キャリブレーションの実際の精度は１ステップでの補正幅のみでは決まらない。本実施形態では、キャリブレーションの収束した（収束点に近づいていき収束点を越えた）ところで直ちにキャリブレーションを完了させるため、図１１（Ａ）に示すように、１ステップでの補正幅に応じた高精度なキャリブレーションを行うことができる。

図１２は、第１の実施形態における半導体装置を適用した並列型Ａ／Ｄ変換器の構成例を示す図である。なお、図１２においては、並列型Ａ／Ｄ変換器の一部を図示している。

図１２において、スイッチＳＢｋ、ＳＢｋｘ（図１２においては、ｋ＝１〜４）は、アナログ入力信号Ｖｉｎ又は基準電圧Ｖｒｅｆの一方が、プリアンプＰＢｋに接続された容量ＣＢｋに供給されるよう切り替えるスイッチである。容量ＣＢｋは、キャリブレーション時にはスイッチＳＢｋｘを介して基準電圧Ｖｒｅｆが供給され、通常動作時にはスイッチＳＢｋを介してアナログ入力信号Ｖｉｎが供給される。

プリアンプＰＢｋは、入力信号を増幅して出力する。プリアンプＰＢｋの入力端は、容量ＣＢｋに接続されているとともに、スイッチＳＢｋｇを介してコモンモード電位Ｖｃｍが供給可能となっている。

ラッチＬＢｋは、アナログ入力信号Ｖｉｎに係るデジタルレベル（値“１”又は値“０”）の判定を行う。ラッチＬＢｋは、接続されたプリアンプＰＢｋの出力を基に、基準電圧Ｖｒｅｆとアナログ入力信号Ｖｉｎの大小関係を比較してデジタルレベルの判定を行う。ラッチＬＢｋには、制御信号としてクロック信号φＣ及びキャリブレーション終了指示信号φＳＢｋが供給される。キャリブレーション終了指示信号φＳＢｋは、実行しているキャリブレーションの終了を指示する信号である。

キャリブレーション制御回路ＣＬＢｋは、キャリブレーションの終了を判定する回路であり、供給されるクロック信号φＣを基に動作する。キャリブレーション制御回路ＣＬＢｋは、第１の入力端子ＩにラッチＬＢｋの出力ＺＢｋ０が入力され、第１の出力端子Ｏより出力ＺＢｋ２を出力し、第２の出力端子Ｓよりキャリブレーション終了指示信号φＳＢｋを出力する。

また、キャリブレーション制御回路ＣＬＢｋは、スイッチを介して、キャリブレーション制御回路ＣＬＢ（ｋ＋１）から出力されたキャリブレーション終了指示信号φＳＢ（ｋ＋１）又はキャリブレーション制御回路ＣＬＢ（ｋ−１）から出力されたキャリブレーション終了指示信号φＳＢ（ｋ−１）が第２の入力端子Ｒに入力される。具体的には、プリアンプでみると…→ＰＢ１→ＰＢ２→ＰＢ３→ＰＢ４→…の方向にキャリブレーションが順次実行される場合には、キャリブレーション制御回路ＣＬＢｋの第２の入力端子Ｒにキャリブレーション制御回路ＣＬＢ（ｋ−１）から出力されたキャリブレーション終了指示信号φＳＢ（ｋ−１）が入力される。一方、プリアンプでみると…→ＰＢ４→ＰＢ３→ＰＢ２→ＰＢ１→…の方向にキャリブレーションが順次実行される場合には、キャリブレーション制御回路ＣＬＢｋの第２の入力端子Ｒにキャリブレーション制御回路ＣＬＢ（ｋ＋１）から出力されたキャリブレーション終了指示信号φＳＢ（ｋ＋１）が入力される。

図１３は、図１２に示したキャリブレーション制御回路の構成例を示す図である。各キャリブレーション制御回路は同様に構成され、図１３には、一例としてｎ番目のキャリブレーション制御回路ＣＬＢｎを示している。キャリブレーション制御回路ＣＬＢｎは、例えば、フリップフロップ７１、７２、７４、及び排他的論理和演算（ＥＸＯＲ）回路７３を有する。

キャリブレーション制御回路ＣＬＢｎの第１の入力端子Ｉより入力されるラッチＬＢｎの出力ＺＢｎ０がフリップフロップ７１に入力され、フリップフロップ７１の出力ＺＢｎ１がフリップフロップ７２に入力される。フリップフロップ７２の出力ＺＢｎ２が、キャリブレーション制御回路ＣＬＢｎの第１の出力端子Ｏより出力される。フリップフロップ７１、７２は、クロック信号φＣが供給され、そのクロック信号に基づいて動作する。

また、フリップフロップ７１、７２の出力ＺＢｎ１、ＺＢｎ２がＥＸＯＲ回路７３に入力される。フリップフロップ７４は、値“１”のレベル（“Ｈ”）が入力されており、ＥＸＯＲ回路７３の出力をクロック信号として動作する。フリップフロップ７４の出力は、キャリブレーション制御回路ＣＬＢｎの第２の出力端子Ｓより、キャリブレーション終了指示信号φＳＢｎとして出力される。また、フリップフロップ７４は、キャリブレーション制御回路ＣＬＢｎの第２の入力端子Ｒより入力されるキャリブレーション終了指示信号φＳＢ（ｎ＋１）又はφＳＢ（ｎ−１）が入力され、その信号に基づいて出力がリセットされる。

図１２に示した並列型Ａ／Ｄ変換器の動作について説明する。図１２に示した状態は、プリアンプＰＢ３及びラッチＬＢ３がキャリブレーション中であり、プリアンプＰＢ３及びラッチＬＢ３とは異なるプリアンプ及びラッチにより通常動作を行っている状態を示している。また、以下の説明では、プリアンプＰＢ４→ＰＢ３→ＰＢ２→ＰＢ１の方向にキャリブレーションを実行しているものとする。

通常動作中（Ａ／Ｄ変換動作中）は、対応するキャリブレーション終了指示信号φＳＢは“Ｈ”である（アサートされている）。ここで、プリアンプＰＢ４及びラッチＬＢ４でキャリブレーションが行われており、それが終了すると、“Ｌ”であった（ネゲートされていた）キャリブレーション終了指示信号φＳＢ４が“Ｈ”に変化する。これにより、キャリブレーション制御回路ＣＬＢ３より出力されるキャリブレーション終了指示信号φＳＢ３が“Ｌ”にリセットされ、プリアンプＰＢ３及びラッチＬＢ３のキャリブレーションが開始される。

キャリブレーション時には、キャリブレーション終了指示信号φＳＢ３を反転して得られる制御信号φｍ３により、スイッチＳＢ３ｇがオンされ、プリアンプＰＢ３はコモンモード電位Ｖｃｍにてバイアスされる。また、スイッチＳＢ３がオフされるとともにスイッチＳＢ３ｘがオンされ、容量ＣＢ３にスイッチＳＢ３ｘを介して基準電圧Ｖｒｅｆが供給される。

プリアンプＰＢ３は、コモンモード電位Ｖｃｍを増幅した出力をラッチＬＢ３に伝える。ラッチＬＢ３は、このプリアンプＰＢ３の出力を基にキャリブレーションを行う。キャリブレーションの実行中に、オフセットがキャンセルされる収束点を越えると、ラッチＬＢ３の判定結果が切り替わり、ラッチＬＢ３の出力ＺＢ３０が反転する。このラッチＬＢ３の判定の切り替わり目をキャリブレーション制御回路ＣＬＢ３が検出し、キャリブレーション終了指示信号φＳＢ３が“Ｈ”になる。具体的には、キャリブレーション制御回路ＣＬＢ３は、その内部にてフリップフロップ７１、７２の出力ＺＢｎ１、ＺＢｎ２をＥＸＯＲ回路７３によって演算することによりラッチＬＢ３の判定の切り替わり目を検出する。

キャリブレーション終了指示信号φＳＢ３が“Ｈ”になることにより、プリアンプＰＢ３及びラッチＬＢ３のキャリブレーションを終了させ、次の状態に移行して次のプリアンプ及びラッチのキャリブレーションが開始される。この例では、キャリブレーション終了指示信号φＳＢ３が“Ｈ”になることによって、キャリブレーション制御回路ＣＬＢ２より出力されるキャリブレーション終了指示信号φＳＢ２が“Ｌ”にリセットされ、プリアンプＰＢ２及びラッチＬＢ２のキャリブレーションが開始される。以上説明した動作のタイミングチャートを図１４に示す。

以降、同様にして、キャリブレーション制御回路ＣＬＢｋにてラッチＬＢｋの判定の切り替わり目が検出されると、キャリブレーション終了指示信号φＳＢｋが“Ｈ”になり、プリアンプＰＢｋ及びラッチＬＢｋのキャリブレーションを終了させる。また、それとともに、次の状態に移行して次のプリアンプ及びラッチのキャリブレーションが開始される。この動作を順次行うことにより、バックグラウンドでのキャリブレーションが実行される。

ここで、キャリブレーション期間中に、容量ＣＢｋとプリアンプＰＢｋの間のノードは、コモンモード電位Ｖｃｍでバイアスされ、プリアンプＰＢｋ側とは反対側の容量ＣＢｋの極は、基準電圧Ｖｒｅｆが印加される。そのため、結果的に基準電圧Ｖｒｅｆでキャリブレーションが行われたことになり、その基準電圧Ｖｒｅｆが判定の切り替わり目（閾値）となる。

キャリブレーションが終了すると、まずコモンモード電位Ｖｃｍに接続するためのスイッチＳＢｋｇがオフとなり、続いて基準電圧Ｖｒｅｆにかえてアナログ入力信号Ｖｉｎが供給されるようにスイッチＳＢｋ、ＳＢｋｘが制御され、通常動作（Ａ／Ｄ変換動作）を行う。通常動作時には、プリアンプＰＢｋには基準電圧Ｖｒｅｆとアナログ入力信号Ｖｉｎとの差電圧が印加されることとなり、ラッチＰＢｋは基準電圧Ｖｒｅｆでキャリブレーションが行われているため、それを基準に判定を行う。

図１５は、第１の実施形態における半導体装置を適用した並列型Ａ／Ｄ変換器の他の構成例を示す図である。なお、図１５においては、補間コンパレータを有する並列型Ａ／Ｄ変換器に適用した例を示しており、並列型Ａ／Ｄ変換器の一部を図示している。

図１５において、スイッチＳＣ１〜ＳＣ４、ＳＣ１ｘ〜ＳＣ４ｘは、アナログ入力信号Ｖｉｎ又は基準電圧Ｖｒｅｆの一方が、プリアンプＰＣ１〜ＰＣ４に接続された容量ＣＣ１〜ＣＣ４に供給されるよう切り替えるスイッチである。容量ＣＣ１〜ＣＣ４は、キャリブレーション時にはスイッチＳＣ１ｘ〜ＳＣ４ｘを介して基準電圧Ｖｒｅｆが供給され、通常動作時にはスイッチＳＣ１〜ＳＣ４を介してアナログ入力信号Ｖｉｎが供給される。

プリアンプＰＣ１〜ＰＣ４は、入力信号を増幅して出力する。プリアンプＰＣ１〜ＰＣ４の入力端は、容量ＣＣ１〜ＣＣ４に接続されているとともに、スイッチＳＣ１ｇ〜ＳＣ４ｇを介してコモンモード電位Ｖｃｍが供給可能となっている。

ラッチＬＣ１〜ＬＣ４、及びＬＣｈ０〜ＬＣｈ４は、アナログ入力信号Ｖｉｎに係るデジタルレベル（値“１”又は値“０”）の判定を行う。プリアンプＰＣ１〜ＰＣ４に直結されたラッチＬＣ１〜ＬＣ４は、接続されたプリアンプ出力を基に、基準電圧Ｖｒｅｆとアナログ入力信号Ｖｉｎの大小関係を比較してデジタルレベルの判定を行う。また、２つのプリアンプの出力が接続される補間ラッチＬＣｈ０〜ＬＣｈ４は、接続されたプリアンプ出力の平均を基にデジタルレベルの判定を行う。

ラッチＬＣ１〜ＬＣ４には、制御信号としてクロック信号φＣ及びキャリブレーション終了指示信号φＳＣ１〜φＳＣ４が供給される。また、ラッチＬＣｈ０〜ＬＣｈ４には、制御信号としてクロック信号φＣ及びキャリブレーション終了指示信号φＳＣｈ０〜φＳＣｈ４が供給される。キャリブレーション終了指示信号φＳＣ１〜φＳＣ４、φＳＣｈ０〜φＳＣｈ４は、実行しているキャリブレーションの終了を指示する信号である。

キャリブレーション制御回路ＣＬＣ１〜ＣＬＣ３は、各コンパレータにおけるキャリブレーションの終了を判定する回路であり、供給されるクロック信号φＣを基に動作する。キャリブレーション制御回路ＣＬＣ１〜ＣＬＣ３は、対応するラッチの出力が第１の入力端子群Ｉａ〜Ｉｃに入力され、それを第１の出力端子群Ｏａ〜Ｏｃより出力する。また、キャリブレーション制御回路ＣＬＣ１〜ＣＬＣ３は、第２の出力端子群Ｓａ〜Ｓｃより対応するコンパレータのラッチに対してキャリブレーション終了指示信号を出力し、第３の出力端子Ｘよりリセット信号を出力する。

また、キャリブレーション制御回路ＣＬＣｉ（ｉは整数）は、スイッチを介して、キャリブレーション制御回路ＣＬＣ（ｉ＋１）から出力されたリセット信号又はキャリブレーション制御回路ＣＬＣ（ｉ−１）から出力されたリセット信号が第２の入力端子Ｒに入力される。

図１６は、図１５に示したキャリブレーション制御回路の構成例を示す図である。各キャリブレーション制御回路は同様に構成され、図１６には、一例としてｎ番目のキャリブレーション制御回路ＣＬＣｎを示している。キャリブレーション制御回路ＣＬＣｎは、例えば、フリップフロップ８１、８２、８４〜８６、８８〜９０、９２、ＥＸＯＲ回路８３、８７、９１、及びＮＡＮＤ回路９３を有する。

フリップフロップ８１、８２、８４、及びＥＸＯＲ回路８３により、図１３に示したキャリブレーション制御回路と同様にして、入力端子Ｉｃに対して接続されたラッチの判定結果の切り替わりを検出する回路が構成される。フリップフロップ８５、８６、８８、及びＥＸＯＲ回路８７により、入力端子Ｉｂに対して接続されたラッチの判定結果の切り替わりを検出する回路が構成される。フリップフロップ８９、９０、９２、及びＥＸＯＲ回路９２により、入力端子Ｉａに対して接続されたラッチの判定結果の切り替わりを検出する回路が構成される。

また、ＮＡＮＤ回路９３には、フリップフロップ８４、８８、９２の出力（入力端子群Ｉａ〜Ｉｃに対して接続されたコンパレータのキャリブレーション終了指示信号）が入力され、ＮＡＮＤ回路９３の出力がリセット信号として出力される。

図１５に示した並列型Ａ／Ｄ変換器の動作について説明する。図１５に示した並列型Ａ／Ｄ変換器の各コンパレータ（プリアンプ及びラッチ）におけるキャリブレーション動作及び通常動作の個々の動作は、図１２に示した並列型Ａ／Ｄ変換器と同様であるので、それら動作の詳細な説明は省略する。

図１５に示した状態は、プリアンプＰＣ１〜ＰＣ４のうち、プリアンプＰＣ２及びＰＣ３に対して基準電圧Ｖｒｅｆを供給してキャリブレーション中である状態を示している。このキャリブレーション開始時には、キャリブレーション制御回路ＣＬＣ２に対して他のキャリブレーション制御回路（ＣＬＣ１又はＣＬＣ３）から入力されたリセット信号によって、出力端子Ｓａ〜Ｓｃより出力されるキャリブレーション終了指示信号φＳＣ２、φＳＣｈ２、φＳＣ３が“Ｌ”にリセットされる。

また、キャリブレーション制御回路ＣＬＣ１又はＣＬＣ３から供給されるリセット信号に基づいて得られた制御信号φｍ２、φｍ３により、スイッチＳＣ２ｇ、ＳＣ３ｇがオンされる。また、スイッチＳＣ２、ＳＣ３がオフされるとともにスイッチＳＣ２ｘ、ＳＣ３ｘがオンされる。これにより、プリアンプＰＣ２、ＰＣ３は、コモンモード電位Ｖｃｍにてバイアスされて出力を後段の各ラッチに伝え、ラッチは、このプリアンプＰＣ２、ＰＣ３の出力を基にキャリブレーションを行う。キャリブレーション制御回路ＣＬＣ２は、接続されている各ラッチの判定の切り替わり目を各々検出し、判定結果の切り替わりが検出されたラッチに対するキャリブレーション終了指示信号φＳＣ２、φＳＣｈ２、φＳＣ３を“Ｈ”にする。これにより、各々のコンパレータのラッチに係るキャリブレーション動作を独立して終了させる。

そして、キャリブレーション制御回路ＣＬＣ２は、接続されている個々のラッチのキャリブレーションが終了して最終的にすべてのラッチ（ＬＣ２、ＬＣｈ２、ＬＣ３）のキャリブレーションが完了したことを検出すると、リセット信号を“Ｌ”にして次の状態に移行させる。すなわち、キャリブレーション制御回路ＣＬＣ２からのリセット信号が“Ｈ”から“Ｌ”になることで、次にキャリブレーションを行うべきコンパレータが接続されているキャリブレーション制御回路より出力されるキャリブレーション終了指示信号が“Ｌ”にリセットされ、次のキャリブレーションが開始される。

以上説明した動作のタイミングチャートを図１７に示す。なお、図１７において、ＺＣ３０、ＺＣｈ２０、ＺＣ２０は、ラッチＬＣ３、ＬＣｈ２、ＬＣ２の出力である。また、ＺＣ３１、ＺＣｈ２１、ＺＣ２１は、ＺＣ３０、ＺＣｈ２０、ＺＣ２０が各々入力されるフリップフロップの出力であり、ＺＣ３２、ＺＣｈ２２、ＺＣ２２は、ＺＣ３１、ＺＣｈ２１、ＺＣ２１が各々入力されるフリップフロップの出力である。また、Ｘは、キャリブレーション終了指示信号φＳＣ２、φＳＣｈ２、φＳＣ３に基づくリセット信号である。

ここで、一般にサンプリング周波数をｆｓとすると、ｎサイクル毎にサンプリングタイミングが一定値だけ誤差を有すると、そのスプリアスは周波数ｆｓ／ｎのサンプリングクロックにてサンプリングした場合と等価な周波数に現れる。この一定サイクルｎが、例えばｋ〜ｌの間で任意の値に随時変化すると、スプリアスは周波数ｆｓ／ｌ〜ｆｓ／ｋの間に分散されることになり、スプリアスの総量としては変化しないが、そのピーク値が分散化されることによって低減される。

したがって、第１の実施形態によれば、キャリブレーションの終了の判定を行い、補正終了後に速やかに次の状態に移行させ次のキャリブレーションを行うことで、予め決められた特定の周期毎ではなく、不特定のランダムな周期で切り替えてキャリブレーションを行うことができ、従来において特定の周波数に発生していたスプリアスの発生周波数を分散して特性の改善を図ることができる。これにより、例えば、スプリアスフリーダイナミックレンジ（ＳＦＤＲ）が重要視される通信分野に使用する場合や、バックグラウンドキャリブレーションの切り替えにより発生するスプリアスが性能を限定している場合などに、本実施形態における半導体装置を用いることで特性の改善を図ることができる。

また、予め固定された一定周期毎に切り替えてバックグラウンドキャリブレーションを行っていた場合には、その一定周期内にキャリブレーションが必ず収束することが要求されるため、実際に収束に必要なサイクル数よりも多く設定する必要があった。その結果、キャリブレーションの実行から再びキャリブレーションが実行されるまでのインターバルはクロック周期に比例して長くなり、長時間のインターバルによるリーク等の影響で低速での動作が制限されていた。それに対して、第１の実施形態によれば、キャリブレーションの終了の判定を行い、補正終了後に速やかに次の状態に移行させてキャリブレーションを行うことで、必要最低限のキャリブレーション期間で状態が移行することによりキャリブレーションの間のインターバルを短縮することができる。これにより、電荷のリーク等による影響を低減し、低速動作の制限を緩和することができる。

例えば、表１に示したように状態を移行させてバックグラウンドキャリブレーションを行う並列型Ａ／Ｄ変換器に適用した場合には、キャリブレーションのインターバルは、一般にコンパレータが配置された場所毎に異なる。さらに、このインターバルに比例して電荷リーク等によって判定点に誤差が発生するために、各コンパレータにおいてキャリブレーションが終了するまでの期間は異なるので、本実施形態を適用した並列型Ａ／Ｄ変換器では、特別な設定を行うことなく、スプリアスの発生周波数を分散させることが可能である。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
以下に説明する第２の実施形態における半導体装置は、Ａ／Ｄ変換器を多チャンネル配置し、そのうちの特定チャンネルのＡ／Ｄ変換器でバックグラウンドキャリブレーションを行い、その他のチャンネルのＡ／Ｄ変換器で実際のＡ／Ｄ変換動作を行うようにするものである。

図１８は、第２の実施形態における半導体装置を説明するための図であり、（Ａ）に第２の実施形態における半導体装置の構成例を示し、（Ｂ）に動作タイミングの一例を示している。

図１８（Ａ）において、１０１は第１の選択部であり、１０２Ａ〜１０２ＣはＡ／Ｄ変換器であり、１０３は第２の選択部である。第１の選択部１０１は、アナログ入力信号Ｖｉｎが入力される。第１の選択部１０１は、図示しない制御信号に従って、入力されたアナログ入力信号Ｖｉｎをキャリブレーション中でないＡ／Ｄ変換器１０２Ａ〜１０２Ｃに出力する。

Ａ／Ｄ変換器１０２Ａ〜１０２Ｃは、入力されるアナログ信号をデジタル信号に変換（Ａ／Ｄ変換）し出力する。本実施形態において、Ａ／Ｄ変換器１０２Ａ〜１０２ＣのＡ／Ｄ変換方式は限定されるものではなく、任意の変換方式のＡ／Ｄ変換器を適用することができ、例えば、パイプライン型Ａ／Ｄ変換器や逐次比較型Ａ／Ｄ変換器などが適用可能である。また、図１８（Ａ）においては、Ａ／Ｄ変換器を３チャンネル配置した例を図示しているが、これに限定されるものではなく、チャンネルの数（Ａ／Ｄ変換器の数）も任意に変更可能である。

第２の選択部１０３は、Ａ／Ｄ変換器１０２Ａ〜１０２Ｃの出力が供給可能に接続されており、アナログ入力信号ＶｉｎをＡ／Ｄ変換して得られたデジタル信号Ｄｏｕｔを出力する。第２の選択部１０３は、図示しない制御信号に従って、Ａ／Ｄ変換器１０２Ａ〜１０２Ｃの中から実際のＡ／Ｄ変換動作を行っているＡ／Ｄ変換器の出力を選択し、デジタル信号Ｄｏｕｔとして出力する。

第２の実施形態における半導体装置では、Ａ／Ｄ変換器を単位として（チャンネル単位で）バックグラウンドキャリブレーションを行う。図１８（Ｂ）に示すように、Ａチャンネル（Ａｃｈ）のＡ／Ｄ変換器１０２Ａがキャリブレーション中の場合には（期間Ｔ１３）、Ｂチャンネル（Ｂｃｈ）のＡ／Ｄ変換器１０２Ｂ、Ｃチャンネル（Ｃｃｈ）のＡ／Ｄ変換器１０２Ｃで実際のＡ／Ｄ変換動作を行い、アナログ入力信号ＶｉｎをＡ／Ｄ変換する。同様に、ＢチャンネルのＡ／Ｄ変換器１０２Ｂがキャリブレーション中の場合には（期間Ｔ１２、Ｔ１５）、ＡチャンネルのＡ／Ｄ変換器１０２Ａ、ＣチャンネルのＡ／Ｄ変換器１０２Ｃでアナログ入力信号ＶｉｎをＡ／Ｄ変換する。また、ＣチャンネルのＡ／Ｄ変換器１０２Ｃがキャリブレーション中の場合には（期間Ｔ１１、Ｔ１４）、ＡチャンネルのＡ／Ｄ変換器１０２Ａ、ＢチャンネルのＡ／Ｄ変換器１０２Ｂでアナログ入力信号ＶｉｎをＡ／Ｄ変換する。

また、第２の実施形態では、チャンネルにかかわらず全チャンネルとも同一の固定周期毎に切り替えるのではなく、切り替え周期を異ならせてキャリブレーションを行う。なお、キャリブレーションを行うＡ／Ｄ変換器１０２Ａ〜１０２Ｃの切り替え周期は、チャンネル毎に異なる設定、すなわち同じチャンネルのＡ／Ｄ変換器は常に同じサイクル数でキャリブレーションを行うようにしても良いし、あるいは同一のチャンネルであってもキャリブレーションを行う度に異なるサイクル数で切り替えるようにしても良い。

例えば、チャンネル毎に異なる設定とする場合には、チャンネル毎に異ならせたキャリブレーション期間を予め設定して、Ａ／Ｄ変換器１０２Ａ〜１０２Ｃのキャリブレーションを行うようにすれば良い。また、例えば、同一のチャンネルであっても異なるサイクル数で切り替えるようにする場合には、キャリブレーションを行う度に乱数を発生させるなどしてランダムにキャリブレーション期間（ただし、Ａ／Ｄ変換器１０２Ａ〜１０２Ｃにおいて設けなければならないキャリブレーション期間の下限以上の期間）を設定してキャリブレーションを行うようにすれば良い。

また、例えば、各Ａ／Ｄ変換器１０２Ａ〜１０２Ｃに第１の実施形態と同様の機能を設けて、Ａ／Ｄ変換器１０２Ａ〜１０２Ｃの各々が、内部のキャリブレーション完了を検出し、その検出結果を通知することによって次のＡ／Ｄ変換器１０２Ａ〜１０２Ｃにてキャリブレーションを開始するようにしても良い。

第２の実施形態によれば、全チャンネルとも同一の固定周期毎に切り替えるのではなく、切り替え周期を異ならせてＡ／Ｄ変換器１０２Ａ〜１０２Ｃのキャリブレーションを行うことにより、スプリアスの発生周波数を分散して特性の改善を図ることができる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図１９は、第３の実施形態における半導体装置を適用した並列型Ａ／Ｄ変換器の構成例を示す図である。図１９においては、並列型Ａ／Ｄ変換器の一部を図示している。

図１９において、スイッチＳＤｋ、ＳＤｋｘ（図１９においては、ｋ＝１〜４）は、アナログ入力信号Ｖｉｎ又は基準電圧Ｖｒｅｆの一方が容量ＣＤｋに供給されるよう切り替えるスイッチである。容量ＣＤｋは、キャリブレーション時にはスイッチＳＤｋｘを介して基準電圧Ｖｒｅｆが供給され、通常動作時にはスイッチＳＤｋを介してアナログ入力信号Ｖｉｎが供給される。

プリアンプＰＤｋは、入力信号を増幅して出力する。プリアンプＰＤｋの入力端は、容量ＣＤｋに接続されているとともに、スイッチＳＤｋｇを介してコモンモード電位Ｖｃｍが供給可能となっている。

ラッチＬＤｋは、アナログ入力信号Ｖｉｎに係るデジタルレベル（値“１”又は値“０”）の判定を行う。ラッチＬＤｋは、接続されたプリアンプＰＤｋの出力を基に、基準電圧Ｖｒｅｆとアナログ入力信号Ｖｉｎの大小関係を比較してデジタルレベルの判定を行う。ラッチＬＤｋには、制御信号としてクロック信号φＣ及びキャリブレーション終了指示信号φＳＤｋが供給される。キャリブレーション終了指示信号φＳＤｋは、キャリブレーションの終了を指示する信号である。

フリップフロップ１１１〜１１４は、乱数発生回路１１５より出力される信号φｒｄｍが供給され、この信号φｒｄｍをクロックとして動作しキャリブレーション終了指示信号φＳＤｋを出力する。

具体的には、プリアンプＰＢ４→ＰＢ３→ＰＢ２→ＰＢ１の方向にキャリブレーションを実行する場合には、図１９に示したように、フリップフロップ１１４の出力が、フリップフロップ１１３に入力されるとともに、キャリブレーション終了指示信号φＳＤ３としてラッチＬＤ３に供給される。また、フリップフロップ１１３の出力が、フリップフロップ１１２に入力されるとともに、キャリブレーション終了指示信号φＳＤ２としてラッチＬＤ２に供給される。同様に、フリップフロップ１１２の出力が、フリップフロップ１１１に入力されるとともに、キャリブレーション終了指示信号φＳＤ１としてラッチＬＤ１に供給される。

また、図示していないが、プリアンプＰＢ１→ＰＢ２→ＰＢ３→ＰＢ４の方向にキャリブレーションを実行する場合には、フリップフロップ１１１の出力が、フリップフロップ１１２に入力されるとともに、キャリブレーション終了指示信号φＳＤ２としてラッチＬＤ２に供給される。また、フリップフロップ１１２の出力が、フリップフロップ１１３に入力されるとともに、キャリブレーション終了指示信号φＳＤ３としてラッチＬＤ３に供給される。同様に、フリップフロップ１１３の出力が、フリップフロップ１１４に入力されるとともに、キャリブレーション終了指示信号φＳＤ４としてラッチＬＤ４に供給される。

乱数発生回路１１５は、クロック信号φＣに基づいて動作して乱数を発生し、発生した乱数に応じた信号φｒｄｍを出力する。乱数発生回路１１５は、キャリブレーションのサイクル数が、キャリブレーションから次のキャリブレーションまでのインターバル期間に発生するリーク等による変動分を補償するために最低限必要なサイクル数よりも多くなるように乱数を発生する。乱数発生回路１１５における乱数の発生は、例えば乱数テーブル（乱数表）を使用して行っても良いし、乱数発生ロジック（回路）を使用して行っても良い。

図１９に示した状態は、プリアンプＰＢ４→ＰＢ３→ＰＢ２→ＰＢ１の方向にキャリブレーションを実行しており、プリアンプＰＢ３及びラッチＬＢ３がキャリブレーション中で、その他のプリアンプ及びラッチにより通常動作を行っている状態を示している。

図１９に示した並列型Ａ／Ｄ変換器の動作について説明する。なお、図１９に示した並列型Ａ／Ｄ変換器の各コンパレータ（プリアンプ及びラッチ）におけるキャリブレーション動作及び通常動作の個々の動作は、図１２に示した並列型Ａ／Ｄ変換器と同様であるので、それら動作の詳細な説明は省略する。

以下では、図２０を参照して、キャリブレーションを行う回路の切り替えについて説明する。図２０は、図１９に示した並列型Ａ／Ｄ変換器の動作例を示すタイミングチャートである。

図２０に示すように、乱数発生回路１１５より出力される信号φｒｄｍは、クロック信号φＣの立ち上がりに同期して変化する。また、キャリブレーション終了指示信号φＳＤｋは、信号φｒｄｍの立ち下がりに同期して変化する。信号φｒｄｍにおける立ち下がりエッジ間のサイクル数は、乱数発生回路１１５にて発生する乱数に応じてランダムに変化する。したがって、並列型Ａ／Ｄ変換器にてキャリブレーション動作を行うコンパレータの切り替えが、同一のサイクル数でなくランダムに行われるので、スプリアスの発生周波数を分散して特性の改善を図ることができる。

例えば、図２０に示したように、キャリブレーション終了指示信号φＳＤ３が“Ｌ”となって、プリアンプＰＤ３及びラッチＬＤ３におけるキャリブレーションが開始されてからＭサイクル後に信号φｒｄｍが立ち下がる。これにより、キャリブレーション終了指示信号φＳＤ３が“Ｈ”になるとともに、キャリブレーション終了指示信号φＳＤ２が“Ｌ”になり、プリアンプＰＤ２及びラッチＬＤ２におけるキャリブレーションが開始される。さらに、Ｎサイクル後に信号φｒｄｍが立ち下がると、キャリブレーション終了指示信号φＳＤ２が“Ｈ”になるとともに、キャリブレーション終了指示信号φＳＤ１が“Ｌ”になる。これにより、プリアンプＰＤ２及びラッチＬＤ２におけるキャリブレーションが終了され、プリアンプＰＤ１及びラッチＬＤ１におけるキャリブレーションが開始される。以降同様にして、信号φｒｄｍが立ち下がる度に次の状態に移行して次のキャリブレーションが開始される。

なお、上述した実施形態において、キャリブレーションの終了を判定するキャリブレーション制御回路は、対応するラッチとは別に設けるように図示しているが、ラッチ内に含まれるように構成しても良い。また、キャリブレーション制御回路では、対応するラッチの異なるタイミングでの出力を２つのフリップフロップを用いて得るようにしているが、これに限定されるものではなく、遅延時間を異ならせてラッチの出力を得られれば良く、様々な変形が可能である。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）入力信号のレベルを判定する半導体装置であって、
前記入力信号のレベルを第１判定値に基づいて判定する第１比較部と、
前記入力信号のレベルを第２判定値に基づいて判定する第２比較部と、
前記第１判定値を補正する第１補正部と、
前記第２判定値を補正する第２補正部と
を有し、
前記第１補正部は、前記第１比較部から出力される第１信号と、前記第１信号に対して所定時間タイミングが異なり前記第１比較部から出力される第２信号とを比較し、前記第１信号と前記第２信号との比較結果に応じて前記第１判定値の補正終了を判定するとともに、前記第２補正部における補正を開始させる制御信号を出力し、
前記第２補正部は、前記制御信号に基づいて前記第２判定値の補正を開始することを特徴とする半導体装置。
（付記２）前記第１補正部による補正動作時には、前記第２比較部が判定動作を行い、
前記第２補正部による補正動作時には、前記第１比較部が判定動作を行うことを特徴とする付記１記載の半導体装置。
（付記３）前記第１補正部は、前記第１信号と前記第２信号とのレベルが異なる状態を検出すると前記第１判定値の補正が終了したと判定することを特徴とする付記１記載の半導体装置。
（付記４）前記第１補正部は、前記第１判定値の補正に係る補正精度を複数設定可能であることを特徴とする付記１記載の半導体装置。
（付記５）前記第１補正部は、粗調整による補正と微調整による補正とを順に行い前記第１判定値を補正することを特徴とする付記４記載の半導体装置。
（付記６）前記第１比較部及び前記第２比較部の一方は、補間処理を行い入力信号のレベルを判定することを特徴とする付記１記載の半導体装置。
（付記７）前記第１補正部は、前記第１比較部の出力信号を第１遅延時間遅延させた前記第１信号を出力する第１遅延部と、前記出力信号を前記第１遅延時間とは異なる第２遅延時間遅延させた前記第２信号を出力する第２遅延部とを有することを特徴とする付記１記載の半導体装置。
（付記８）前記第１遅延部及び前記第２遅延部の各々はフリップフロップを有し、前記第１遅延部のフリップフロップと前記第２遅延部のフリップフロップが縦続接続されていることを特徴とする付記７記載の半導体装置。
（付記９）アナログ入力信号をデジタル信号にＡ／Ｄ変換する半導体装置であって、
前記Ａ／Ｄ変換を行う複数のＡ／Ｄ変換器と、
前記アナログ入力信号を選択的に前記Ａ／Ｄ変換器に出力する選択部とを有し、
前記複数のＡ／Ｄ変換器のうち少なくとも１つのＡ／Ｄ変換器が補正動作中に、前記選択部により補正動作中にない前記Ａ／Ｄ変換器に前記アナログ入力信号を出力して前記Ａ／Ｄ変換を行い、
かつ前記Ａ／Ｄ変換器毎に前記補正動作を行う期間長を異ならせたことを特徴とする半導体装置。
（付記１０）前記補正動作を行う期間長が、前記補正動作を行う度にランダムに設定されることを特徴とする付記９記載の半導体装置。
（付記１１）入力信号のレベルを判定する半導体装置であって、
各々が判定値を補正する補正部を有し、互いに異なる判定値に基づいて前記入力信号のレベルを判定する複数の比較部と、
発生させた乱数に基づいて、前記補正部にて補正動作を行う期間長を設定する乱数発生部とを有し、
前記複数の比較部における前記補正部による補正動作を所定順に行い、補正動作中にない前記比較部が前記入力信号のレベルの判定動作を行うことを特徴とする半導体装置。
（付記１２）前記乱数発生部は、乱数テーブルを有し、当該乱数テーブルを用いて乱数を発生させることを特徴とする付記１１記載の半導体装置。
（付記１３）前記乱数発生部は、乱数を発生させる乱数発生論理回路を有することを特徴とする付記１１記載の半導体装置。
（付記１４）入力信号のレベルを判定する半導体装置の制御方法であって、
前記入力信号のレベルを判定する第１判定値の補正を開始し、
前記第１判定値の補正に応じた第１信号と、前記第１信号に対して所定時間タイミングが異なる第２信号とを比較し、
前記第１信号と前記第２信号との比較結果に応じて、前記第１判定値の補正終了を判定するとともに、前記入力信号のレベルを判定する第２判定値の補正を開始させる制御信号を出力し、
前記制御信号に基づいて、前記第２判定値の補正を開始することを特徴とする半導体装置の制御方法。
（付記１５）アナログ入力信号をデジタル信号にＡ／Ｄ変換する複数のＡ／Ｄ変換器を有する半導体装置の制御方法であって、
前記複数のＡ／Ｄ変換器のうち少なくとも１つのＡ／Ｄ変換器が補正動作中に、補正動作中にない前記Ａ／Ｄ変換器に前記アナログ入力信号を供給して前記Ａ／Ｄ変換を行うとともに、前記補正動作を行う期間長を前記Ａ／Ｄ変換器毎に異ならせることを特徴とする半導体装置の制御方法。

本発明の実施形態における半導体装置の一例としての並列型Ａ／Ｄ変換器の構成例を示す図である。 第１の実施形態におけるキャリブレーション制御の一例を示す図である。 本発明の実施形態に係るプリアンプの構成例を示す図である。 本発明の実施形態に係るラッチの構成例を示す図である。 本発明の実施形態に係るキャリブレーション回路の構成例を示す図である。 本発明の実施形態に係るスイッチ制御回路の構成例を示す図である。 本発明の実施形態に係るスイッチ制御回路の動作を示すタイミングチャートである。 図５に示したキャリブレーション回路を用いた場合の本実施形態におけるキャリブレーションでの収束と従来のキャリブレーションでの収束とを示す図である。 本発明の実施形態に係るキャリブレーション回路の他の構成例を示す図である。 図９に示したスイッチ制御回路の動作を示すタイミングチャートである。 図９に示したキャリブレーション回路を用いた場合の本実施形態におけるキャリブレーションでの収束と従来のキャリブレーションでの収束とを示す図である。 第１の実施形態に係る並列型Ａ／Ｄ変換器の構成例を示す図である。 図１２に示したキャリブレーション制御回路の構成例を示す図である。 図１２に示した並列型Ａ／Ｄ変換器の動作を示すタイミングチャートである。 第１の実施形態に係る並列型Ａ／Ｄ変換器の他の構成例を示す図である。 図１５に示したキャリブレーション制御回路の構成例を示す図である。 図１５に示した並列型Ａ／Ｄ変換器の動作を示すタイミングチャートである。 第２の実施形態に係る半導体装置を示す図である。 第３の実施形態に係る並列型Ａ／Ｄ変換器の構成例を示す図である。 第３の実施形態に係る並列型Ａ／Ｄ変換器の動作を示すタイミングチャートである。

符号の説明

ＣＡ、ＣＢ 容量
ＰＡ、ＰＢ プリアンプ
ＬＡ、ＬＢ ラッチ
ＣＬＢ キャリブレーション制御回路
ＳＡ、ＳＡｘ、ＳＡｇ、ＳＢ、ＳＢｘ、ＳＢｇ スイッチ
１１ 接続部
１２ エンコーダ

Claims (10)

1. 入力信号のレベルを判定する半導体装置であって、
   前記入力信号のレベルを第１判定値に基づいて判定する第１比較部と、
   前記入力信号のレベルを第２判定値に基づいて判定する第２比較部と、
   前記第１判定値を補正する第１補正部と、
   前記第２判定値を補正する第２補正部と
   を有し、
   前記第１補正部は、前記第１比較部から出力される第１信号と、前記第１信号に対して所定時間タイミングが異なり前記第１比較部から出力される第２信号とを比較し、前記第１信号と前記第２信号との比較結果に応じて前記第１判定値の補正終了を判定するとともに、前記第２補正部における補正を開始させる制御信号を出力し、
   前記第２補正部は、前記制御信号に基づいて前記第２判定値の補正を開始することを特徴とする半導体装置。
2. 前記第１補正部による補正動作時には、前記第２比較部が判定動作を行い、
   前記第２補正部による補正動作時には、前記第１比較部が判定動作を行うことを特徴とする請求項１記載の半導体装置。
3. 前記第１補正部は、前記第１信号と前記第２信号とのレベルが異なる状態を検出すると前記第１判定値の補正が終了したと判定することを特徴とする請求項１又は２記載の半導体装置。
4. 前記第１補正部は、前記第１判定値の補正に係る補正精度を複数設定可能であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
5. 前記第１補正部は、粗調整による補正と微調整による補正とを順に行い前記第１判定値を補正することを特徴とする請求項４記載の半導体装置。
6. 前記第１比較部及び前記第２比較部の一方は、補間処理を行い入力信号のレベルを判定することを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
7. アナログ入力信号をデジタル信号にＡ／Ｄ変換する半導体装置であって、
   前記Ａ／Ｄ変換を行う複数のＡ／Ｄ変換器と、
   前記アナログ入力信号を選択的に前記Ａ／Ｄ変換器に出力する選択部とを有し、
   前記複数のＡ／Ｄ変換器のうち少なくとも１つのＡ／Ｄ変換器が補正動作中に、前記選択部により補正動作中にない前記Ａ／Ｄ変換器に前記アナログ入力信号を出力して前記Ａ／Ｄ変換を行い、
   かつ前記Ａ／Ｄ変換器毎に前記補正動作を行う期間長を異ならせたことを特徴とする半導体装置。
8. 前記補正動作を行う期間長が、前記補正動作を行う度にランダムに設定されることを特徴とする請求項７記載の半導体装置。
9. 入力信号のレベルを判定する半導体装置の制御方法であって、
   前記入力信号のレベルを判定する第１判定値の補正を開始し、
   前記第１判定値の補正に応じた第１信号と、前記第１信号に対して所定時間タイミングが異なる第２信号とを比較し、
   前記第１信号と前記第２信号との比較結果に応じて、前記第１判定値の補正終了を判定するとともに、前記入力信号のレベルを判定する第２判定値の補正を開始させる制御信号を出力し、
   前記制御信号に基づいて、前記第２判定値の補正を開始することを特徴とする半導体装置の制御方法。
10. アナログ入力信号をデジタル信号にＡ／Ｄ変換する複数のＡ／Ｄ変換器を有する半導体装置の制御方法であって、
    前記複数のＡ／Ｄ変換器のうち少なくとも１つのＡ／Ｄ変換器が補正動作中に、補正動作中にない前記Ａ／Ｄ変換器に前記アナログ入力信号を供給して前記Ａ／Ｄ変換を行うとともに、前記補正動作を行う期間長を前記Ａ／Ｄ変換器毎に異ならせることを特徴とする半導体装置の制御方法。

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