CN110034763B - 一种基于负载调整结构的低噪声比较器 - Google Patents

一种基于负载调整结构的低噪声比较器 Download PDF

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Abstract

本发明属于模拟或数模混合集成电路技术领域，涉及一种基于负载调整结构的低噪声比较器。包括预放大级以及锁存器；在预放大级的输出端Dip/Din均设置有负载电容调整结构；所述负载电容调整结构包括与非门NAND和开关K，以及电容C；开关K的一端和预放大级的输出Dip/Din相连，开关K的另一端和电容C的一端相连，电容C的另一端接地，输出Dip/Din作为与非门NAND的输入端。当比较器处于噪声敏感区域时，开关K导通，使得电容C接入预放大级输出端，从而降低预放大级带宽并抑制了噪声。当比较器处于噪声不敏感区域或者复位阶段时，开关K关断，使得电容C和预放大级的输出端断开，从而提高了比较器的速度。

Description

一种基于负载调整结构的低噪声比较器
技术领域
本发明属于模拟或数模混合集成电路技术领域，涉及一种基于负载调整结构的低噪声比较器。
背景技术
近年来，随着集成电路制造技术的不断发展，CMOS器件的特征尺寸不断减小，集成电路的工作电压也不断降低，在深亚微米工艺下，模数转换器的工作速度得到了极大的提高，同时，功耗进一步降低。但是，作为模数转换器的核心组成部分，比较器的性能成了高速低功耗设计的瓶颈。传统的几种比较器结构，很难同时满足速度、功耗和低电源电压等要求。
在精度要求较低的场合，可以采用单级锁存器作为比较器结构，单级锁存器该结构的优点在于速度快，功耗低。但缺点是噪声和失调较大，在精度要求较高的场合，为了抑制单级锁存器高噪声和高失调的缺点，比较器通常由多级预放大级(Preamp)级联后，再与锁存级(Latch)相连的结构。多级级连比较器原理图如图1所示，通过预放大级提供较高的增益，对比较器的等效输入噪声进行抑制，通过预放大级输出信号较缓慢的变化，对比较器的失调进行抑制。输入信号Vip和Vin经过几级预放大级的放大后，再输入锁存器，使得锁存器的大噪声和大失调不会影响比较器的比较精度。为了更详细的描述上述问题，以一级预放大级和一级锁存器的级联为例，分析两种传统结构比较器的工作原理和优缺点。图2给出了一种传统一级预放大级和一级锁存器级联比较器的原理图，如图2所示，其中由NMOS管M0，M1，M2和电阻R构成预放大级，由NMOS管M3，M4，M5，M10，M11，M12和PMOS管M6，M7，M8，M9构成锁存器级。当比较器处于复位状态时，控制信号clk为0，使得M0，M3和M10关断，整个比较器没有静态功耗；当比较器处于比较器状态时，控制信号clk为1，预放大级的直流增益A可表示为：
A＝gm·(R||ro) (1)
其中，gm表示输入管M1和M2的跨导，ro表示输入管M1和M2的小信号等效输出阻抗。
此时，预放大级的主极点p可表示为：
Figure BDA0002026118160000021
其中，Cp表示预放大级输出端的负载电容。
由预放大级等效输入噪声的计算公式可知，如果增加预放大级的直流增益或者减小预放大级的带宽，可以减小预放大级的等效输入噪声。由式(1)可知，当预放大级设计完成之后，输入管跨导gm，输入管小信号等效输出阻抗ro和负载电阻R都是固定的，由式(2)可知，如果要减小预放大级等效输入噪声，可以通过减小预放大级的主极点实现，进而，需要增加预放大级的负载电容。为了实现上述低噪声的目的，增加预放大级负载电容后，图3给出了低噪声比较器的原理图，由图3可知，在预放大级的输出端，增加了负载电容C，从而降低了预放大级的带宽，对预放大级的等效输入噪声起到了较好的抑制作用。但这种技术的缺点在于，当预放大级的输出电压经过放大之后，噪声已经不是限制比较器性能的主要因素，同时，在比较器的复位过程中，由于预放大级输出端电容C的存在，会明显降低比较器的复位速度，增加比较器的功耗。
发明内容
基于上述分析，本发明考虑到，如果我们在比较器对噪声敏感时接入负载电容C，对比较器噪声进行抑制，当比较器对噪声不敏感时去掉负载电容C，提高比较器的速度，降低比较器的功耗，就能实现比较器速度和噪声的良好折衷。由此，本发明提出了一种基于负载调整结构的低噪声比较器，该技术可以根据比较器的工作状态，灵活设置预放大级输出级的寄生电容，从而实现抑制比较器噪声的目的，同时，实现了比较器噪声和速度的良好折衷。
一种基于负载调整结构的低噪声比较器，包括预放大级以及锁存器；
本发明中，在所述预放大级的输出端Dip/Din均设置有负载电容调整结构；所述负载电容调整结构包括与非门NAND和开关K，以及电容C；开关K的一端和预放大级的输出Dip/Din相连，开关K的另一端和电容C的一端相连，电容C的另一端接地，预放大级的输出Dip/Din作为与非门NAND的输入端。
进一步的，当比较器处于噪声敏感区域时，与非门NAND控制开关K导通，使得电容C接入预放大级输出端，从而降低预放大级带宽。
进一步的，当比较器处于噪声不敏感区域或者复位阶段时，与非门NAND控制开关K关断，使得电容C和预放大级的输出端断开。
进一步的，所述预放大级包括三个NMOS管M1，M0，M2；其中，M0为尾电流管，M1和M2为输入管；在M1的栅极连接有电压Vip，在M2的栅极连接有电压Vin；在M1和M2的漏极各自设置有负载电阻R，在负载电阻R的另一端连接有电源电压Vdd；在M0的栅极连接有时钟控制信号clk；在M0的漏极连接M1和M2的源极；M0的源极接地。
进一步的，所述锁存器包括六个NMOS管M3，M4，M5，M10，M11，M12和四个PMOS管M6，M7，M8，M9；其中，M10为尾电流管，M11和M12为输入管，M6和M9为复位管，M4，M5，M7和M8为正反馈结构；M11、M10以及M12顺次相连；M11分别连接M6和M7的源极以及M4的漏极；M12分别连接M8和M9的源极以及M5的漏极；在M4和M5的源极均连接有M3的漏极；预放大级的输出Dip作为M11的输入端、Din作为M12的输入端。
进一步的，所述电容C的大小为0.1fF～100fF。
本发明的有益效果：
1、本发明引入了由开关K，电容C和开关控制逻辑组成的预放大级负载调整结构，使得电路结构非常简单，且不会明显增加电路设计的开销。
2、当比较器处于噪声敏感区域时，开关K导通，使得电容C接入预放大级输出端，从而降低预放大级带宽，实现了对抑制噪声的目的。
3、当比较器处于噪声不敏感区域或者复位阶段时，开关K关断，使得电容C和预放大级的输出端断开，从而提高了比较器的速度。
4、引入由M11，M12，M13和M14构成的正反馈通路，进一步加速了Tp和Tn两点的电压差的增加，从而提高了比较器的精度。
5、增益的增加并不是依靠增加输出阻抗实现的，因此，本发明所示比较器结构在获得高增益的同时，并不会导致带宽的降低，从而保证了比较器的速度。
6、本发明避免了单纯通过增加比较器输入管面积增加比较器速度所带来的回踢噪声增加的缺点，从而减小了比较器输入级的回踢噪声。
7、由于比较器的小信号增益明显增益，对比较器等效输入噪声的抑制能力也明显提升。
8、上述技术是比较器设计中噪声和速度之间的优化方案，实现了噪声和速度之间的良好折衷。
附图说明
为了使本发明的目的、技术方案和有益效果更加清楚，本发明提供如下附图进行说明：
图1为传统多级级连比较器原理图；
图2为传统一级预放大级和一级锁存器级联比较器原理图；
图3为传统低噪声比较器原理图；
图4为本发明所示一种基于负载调整结构的低噪声比较器原理图；
图5为本发明所示一种基于负载调整结构的低噪声比较器时序图；
图6为本发明与其它两种比较器比较速度随输入信号变化对比图；
图7为本发明与其它两种比较器等效输入噪声随温度变化对比图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
实施例1
如图4所示，本发明的一种基于负载调整结构的低噪声比较器由NMOS管M0，M1，M2和电阻R构成的预放大级，以及NMOS管M3，M4，M5，M10，M11，M12和PMOS管M6，M7，M8，M9构成的锁存器。还包括与非门NAND和开关K，以及电容C构成的负载电容调整结构。
本发明中，预放大级中，M0为尾电流管，M1和M2位输入管，电阻R位负载电阻。锁存器中，M10为尾电流管，M11和M12为输入管，M6和M9为复位管，M4，M5，M7和M8为正反馈结构。预放大级的输出Dip/Din和锁存结构的输入相连。开关K的一端和预放大级的输出Dip/Din相连，开关K的另一端和电容C的一端相连，电容C的另一端接地，预放大级的输出Dip/Din同时作为与非门NAND的输入端。与非门NAND的输出信号S控制开关K的导通和断开，当与非门NAND的输出信号S为1时，开关K断开，当与非门NAND的输出信号S为0时，开关K导通。
本发明中采用如图5所示的时序，则有以下效果：
当比较器工作在复位阶段时，控制信号clk为0，此时，M0，M3和M10断开，M6和M9导通。使得预放大级的输出信号Dip/Din被与放大器的负载电阻上拉到1，整个比较器的输出信号Dp/Dn被复位到0，此时比较器没有静态功耗。
当比较器工作在比较阶段时，控制信号clk为1，预放大级可以分为两个工作区域，噪声敏感区域和噪声不敏感区域。当预放大级处于比较状态的前期时，M0，M1和M2导通，预放大级的输出信号Dip/Din开始被下拉，由于这段时间其输出信号Dip和Din之间的差值很小，预放大级对于噪声很敏感，此时，预放大级的输出信号Dip/Din仍然为数字逻辑高电平1，使得与非门NAND的输出信号S为0，开关K导通，电容C和预放大级的输出端相连，从而降低了预放大级的带宽，使得预放大级等效输入噪声的积分限减小，从而降低了预放大级的等效输入噪声，使得此时预放大级的噪声不会影响预放大级的精度。
随着预放大级输出信号Dip和Din之间的差值增加，Dip和Din之差逐渐增加，预放大级进入噪声不敏感区，与非门NAND的输出由0变为1，使得开关K由导通状态变为断开状态，电容C和预放大级的输出断开，使得预放大级的速度提升，此时，虽然噪声增加，但是，由于预放大级的输出Dip和Din之间的差值已经被拉大，在预放大级速度提升的同时，预放大级的噪声仍然不会影响预放大级的精度。
当比较器进入复位阶段后，由于开关K已经断开，负载电容C没有和预放大级输出端相连，从而提高了比较器的复位速度。
通过上述技术，使得预放大级处于比较状态时，工作状态可以在低速低噪声状态和高速高噪声状态之间进行自动切换，在比较器的速度和噪声之间实现了良好的折衷。同时，对于锁存器而言，当比较状态完成时，其输入信号Dip和Din之差逐渐增加，使得其输入管M11和M12的漏极可以直接和整个锁存器的输出端相连，提高了锁存速度。此时，即使尾电流管M10处于导通状态，整个锁存器仍然没有静态功耗。
实施例2
为了进一步验证本发明的上述优点，本实施例在65nmCMOS工艺下，对上述各种结构进行了仔细的设计，对于上述四种结构采用相同的输入/输出管尺寸，锁存器也采用相同的尺寸，负载电容都取15fF，当然本发明中，电容C的大小不限于15fF，也可不限于0.1fF～100fF，本领域技术人员可根据实际情况再进行相应的调整。
时钟频率为1.8GHz，电源电压为1.2V，共模电压取0.6V，当|Dp-Dn|＝0.6V时，认为比较器完成比较。上述三种结构比较器的比较时间随输入差分信号ΔVin变化而变化的对比曲线如图6所示。时钟频率为1.8GHz，电源电压为1.2V，当|Dp-Dn|＝0.6V时，认为比较器完成比较，通过transient noise仿真，上述三种结构比较器的等效输入噪声随温度变化对比曲图如图7所示。从上述仿真结果可以看出，基于本发明所提出的负载调整结构的低噪声比较器和传统的几种结构相比，速度降低小于8％的情况下，等效输入噪声至少降低了24％。三种比较器在不同温度下的噪声和延迟之积对比数据如表1所示(×10-14V·s)。
表1三种比较器在不同温度下的噪声和延迟之积对比
-40℃ -20℃ 0℃ 20℃ 40℃ 60℃ 80℃ 100℃ 120℃
[1] 2 2.3 2.7 3.1 4.1 5.1 6.2 6.5 7.1
[2] 1.6 1.8 2 2.4 2.9 3.8 4.6 5.2 5.8
本发明 1.3 1.5 1.8 2.1 2.6 3.5 4.1 4.8 5
其中，[1]表示如图2所示的传统一级预放大级和一级锁存器级联比较器；[2]表示如图3所示的传统低噪声比较器；采用本发明的比较器的噪声和延迟之积为最小，说明本发明实现了比较器噪声和速度的良好折衷。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。
以上所举实施例，对本发明的目的、技术方案和优点进行了进一步的详细说明，所应理解的是，以上所举实施例仅为本发明的优选实施方式而已，并不用以限制本发明，凡在本发明的精神和原则之内对本发明所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种基于负载调整结构的低噪声比较器，包括预放大级以及锁存器；
其特征在于，在所述预放大级的输出端Dip/Din均设置有负载电容调整结构；所述负载电容调整结构包括与非门NAND和开关K，以及电容C；开关K的一端和预放大级的输出Dip/Din相连，开关K的另一端和电容C的一端相连，电容C的另一端接地，预放大级的输出Dip/Din作为与非门NAND的输入端；其中，当所述比较器处于噪声敏感区域时，与非门NAND控制开关K导通，使得电容C接入预放大级输出端，从而降低预放大级带宽；当所述比较器处于噪声不敏感区域或者复位阶段时，与非门NAND控制开关K关断，使得电容C和预放大级的输出端断开。
2.根据权利要求1所述的一种基于负载调整结构的低噪声比较器，其特征在于，所述电容C的大小为0.1fF~100fF。
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