CN110289838B - 一种比较器及模数转换器 - Google Patents

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Abstract

本发明提供了一种比较器及模数转换器，所述比较器在传统预放大级的基础上引入了由开关、电容和开关控制逻辑组成的负载电容调整单元，电路结构非常简单，不会明显增加电路设计的开销；当比较器处于噪声敏感区域时，开关导通使得电容接入预放大级尾电流管漏极，在不降低预放大级带宽的情况下增加了输入管工作在饱和区的时间，降低了比较器的噪声，提升了比较器的精度；当比较器处于噪声不敏感区域或者复位阶段时，开关关断使得电容和预放大级尾电流管漏极断开，从而进一步提高了比较器的速度；同时，还引入了增益自举单元，形成了正反馈结构，增加了预放大级的增益和比较器速度；基于上述结构设计，降低了整个锁存器的静态功耗和时钟设计难度。

Description

一种比较器及模数转换器
技术领域
本发明涉及集成电路技术领域，尤其是涉及一种比较器及模数转换器。
背景技术
近年来，随着集成电路制造技术的不断发展，CMOS器件的特征尺寸不断减小，集成电路的工作电压也不断降低，在深亚微米工艺下，模数转换器的工作速度得到了极大的提高，同时，功耗进一步降低。但是，作为模数转换器的核心组成部分，比较器的性能成了高速低功耗设计的瓶颈。传统的几种比较器结构，很难同时满足速度、功耗和低电源电压等要求。
在精度要求较低的场合，可以采用单级锁存器结构作为比较器结构，单级锁存器结构的优点在于速度快，功耗低，但其缺点是噪声和失调较大；在精度要求较高的场合，为了抑制单级锁存器结构的高噪声和高失调缺点，比较器通常采用多级预放大级级联后再与锁存器相连的结构，其噪声一样较大，为抑制噪声多是增加其预放大级的负载电容，但预放大级负载电容的存在会降低其复位速度、增加其功耗。
因此，目前急需一种速度快、功耗低、噪声小的比较器。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种新的比较器结构，用于解决现有技术中比较器的速度与噪声之间的矛盾。
为实现上述目的及其他相关目的，本发明提供一种比较器，包括：
至少一级预放大级，每级所述预放大级包括预放大级主单元及负载电容调整单元，所述预放大级主单元的输入端接第一输入信号和第二输入信号，所述预放大级主单元对所述第一输入信号和所述第二输入信号进行放大，所述负载电容调整单元接所述预放大级主单元以调整所述预放大级主单元的负载电容，当所述比较器处于噪声敏感区域时，通过所述负载电容调整单元对所述预放大级主单元施加负载电容以抑制噪声，当所述比较器处于噪声不敏感区域或者复位阶段时，切断所述负载电容调整单元施加的负载电容以提高所述比较器的速度；
锁存器，所述第一输入信号和所述第二输入信号经至少一级所述预放大级放大后输入所述锁存器。
可选地，每级所述预放大级还包括预放大级增益自举单元，所述预放大级增益自举单元接所述预放大级主单元的输出端以形成正反馈。
可选地，所述比较器包括一级所述预放大级，所述预放大级中预放大级主单元的输入端接所述第一输入信号和所述第二输入信号，所述预放大级中预放大级主单元的输出端接所述锁存器的输入端。
可选地，所述比较器包括多级所述预放大级，第一级所述预放大级中预放大级主单元的输入端接所述第一输入信号和所述第二输入信号，多级所述预放大级中的预放大级主单元级联，最后一级所述预放大级中预放大级主单元的输出端接所述锁存器的输入端。
可选地，所述预放大级主单元为差分放大结构，所述预放大级主单元包括第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管以及第二PMOS管；
所述第一NMOS管的源极接地，所述第一NMOS管的栅极接第一控制信号，所述第一NMOS管的漏极接第一节点；
所述第二NMOS管的源极接所述第一节点，所述第二NMOS管的栅极接所述第一输入信号，所述第二NMOS管的漏极接第二节点；
所述第三NMOS管的源极接所述第一节点，所述第三NMOS管的栅极接所述第二输入信号，所述第三NMOS管的漏极接第三节点；
所述第一PMOS管的漏极接所述第二节点，所述第一PMOS管的栅极接所述第一控制信号，所述第一PMOS管的源极接工作电压；
所述第二PMOS管的漏极接所述第三节点，所述第二PMOS管的栅极接所述第一控制信号，所述第二PMOS管的源极接所述工作电压。
可选地，所述负载电容调整单元包括电容和开关，所述电容的一端接地，所述电容的另一端接所述开关的输入端，所述开关的控制端接第三控制信号，所述开关的输出端接所述第一节点。
可选地，所述预放大级增益自举单元包括第三PMOS管、第四PMOS管以及第五PMOS管；
所述第三PMOS管的漏极接所述第三节点，所述第三PMOS管的栅极接所述第二节点，所述第三PMOS管的源极接第四节点；
所述第四PMOS管的漏极接所述第二节点，所述第四PMOS管的栅极接所述第三节点，所述第四PMOS管的源极接所述第四节点；
所述第五PMOS管的漏极接所述第四节点，所述第五POMS管的栅极接第二控制信号，所述第五POMS管的源极接所述工作电压；
其中，所述第二控制信号是所述第一控制信号的反相信号。
可选地，所述锁存器包括采样单元及保持单元；
所述采样单元的输入端接最后一级所述预放大级中预放大级主单元的输出端，所述采样单元对最后一级所述预放大级的第一输出信号与第二输出信号进行采样；
所述采样单元的输出端接所述保持单元，所述保持单元对最后一级所述预放大级的第一输出信号与第二输出信号进行保持。
可选地，所述采样单元包括第四NMOS管、第五NMOS管、第六NMOS管、第六PMOS管及第七PMOS管；
所述第四NMOS管的源极接地，所述第四NMOS管的栅极接所述第一控制信号，所述第四NMOS管的漏极接第五节点；
所述第五NMOS管的源极接所述第五节点，所述第五NMOS管的栅极接所述第二节点，所述第五NMOS管的漏极接第六节点；
所述第六NMOS管的源极接所述第五节点，所述第六NMOS管的栅极接所述第三节点，所述第六NMOS管的漏极接第七节点；
所述第六PMOS管的漏极接所述第六节点，所述第六PMOS管的栅极接所述第一控制信号，所述第六PMOS管的源极接所述工作电压；
所述第七PMOS管的漏极接所述第七节点，所述第七PMOS管的栅极接所述第一控制信号，所述第七PMOS管的源极接所述工作电压。
可选地，所述保持单元包括第七NMOS管、第八NMOS管、第九NMOS管、第八PMOS管及第九PMOS管；
所述第七NMOS管的源极接地，所述第七NMOS管的栅极接所述第一控制信号，所述第七NMOS管的漏极接第八节点；
所述第八NMOS管的源极接所述第八节点，所述第八NMOS管的栅极接所述第七节点，所述第八NMOS管的漏极接所述第六节点；
所述第九NMOS管的源极接所述第八节点，所述第九NMOS管的栅极接所述第六节点，所述第九NMOS管的漏极接所述第七节点；
所述第八PMOS管的漏极接所述第六节点，所述第八PMOS管的栅极接所述第七节点，所述第八PMOS管的源极接所述工作电压；
所述第九PMOS管的漏极接所述第七节点，所述第九PMOS管的栅极接所述第六节点，所述第九PMOS管的源极接所述工作电压。
此外，为实现上述目的及其他相关目的，本发明还提供一种模数转换器，所述模数转换器包括上述任一项所述的比较器。
如上所述，本发明的比较器具有以下有益效果：
1)、通过设置在预放大级主单元的输出端的预放大级增益自举单元，在预放大级中引入了正反馈结构，增加了预放大级的增益和比较器的速度；
2)、通过预放大级主单元接负载电容调整单元的结构设计，可有效调整预放大级主单元的负载电容，当比较器处于噪声敏感区域时施加负载电容以抑制噪声，当比较器处于噪声不敏感区域或者复位阶段时切断负载电容以提高比较器的速度，能同时兼顾平衡比较器的高速度与低噪声需求。
附图说明
图1显示为多级级联比较器的原理示意图。
图2显示为传统一级预放大级和一级锁存器级联比较器的电路图。
图3显示为传统一级预放大级和一级锁存器级联高精度比较器的电路图。
图4显示为本发明实施例一中比较器的电路图。
图5显示为本发明实施例一中比较器的工作时序图。
图6显示为本发明实施例一中比较器的关键信号变化示意图。
图7显示为三种比较器的比较速度随输入信号变化的对比图。
图8显示为三种比较器的等效输入噪声随温度变化的对比图。
图9显示为本发明实施例二中比较器的电路图。
标号说明
N1 第一NMOS管
N2 第二NMOS管
N3 第三NMOS管
N4 第四NMOS管
N5 第五NMOS管
N6 第六NMOS管
N7 第七NMOS管
N8 第八NMOS管
N9 第九NMOS管
N10 第十NMOS管
N11 第十一NMOS管
N12 第十二NMOS管
N13 第十三NMOS管
N14 第十四NMOS管
N15 第十五NMOS管
P1 第一PMOS管
P2 第二PMOS管
P3 第三PMOS管
P4 第四PMOS管
P5 第五PMOS管
P6 第六PMOS管
P7 第七PMOS管
P8 第八PMOS管
P9 第九PMOS管
P9 第九PMOS管
P10 第十PMOS管
P11 第十一PMOS管
P12 第十二PMOS管
P13 第十三PMOS管
P14 第十四PMOS管
P15 第十五PMOS管
P16 第十六PMOS管
P17 第十七PMOS管
P18 第十八PMOS管
P19 第十九PMOS管
C 电容
C1 电容
K 开关
K1 开关
Vdd 工作电压
clk 第一控制信号
clkn 第二控制信号
S 第三控制信号
Vip 第一输入信号
Vin 第二输入信号
Dip 预放大级的第一输出信号
Din 预放大级的第二输出信号
Dp 比较器的第一输出信号
Dn 比较器的第二输出信号
a 第一节点
b 第二节点
c 第三节点
d 第四节点
e 第五节点
f 第六节点
g 第七节点
h 第八节点
i 第九节点
j 第十节点
k 第十一节点
l 第十二节点
m 第十三节点
n 第十四节点
o 第十五节点
p 第十六节点
具体实施方式
如前述在背景技术中所提及的，在精度要求较高的场合，为了抑制单级锁存器结构的高噪声和高失调缺点，比较器通常由多级预放大级级联后再与锁存级相连，通过预放大级提供较高的增益，对比较器的等效输入噪声进行抑制；通过预放大级输出信号较缓慢的变化，对比较器的失调进行抑制。如图1所示，第一输入信号Vip和第二输入信号Vin经过多级预放大级(Preamp-1、Preamp-2、…、Preamp-n)的放大后再输入锁存器(Latch)，使得锁存器(Latch)的大噪声和大失调不会影响比较器的比较精度。
为了更详细的描述上述问题，以一级预放大级和一级锁存器的级联为例，分析两种传统结构比较器的工作原理和优缺点。
图2显示为传统的一级预放大级和一级锁存器级联比较器的电路图，如图2所示，第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第一PMOS管P1及第二PMOS管P2构成预放大级，其中，第一NMOS管N1为尾电流管，第二NMOS管N2和第三NMOS管N3为输入管，第一PMOS管P1及第二PMOS管P2为负载管；第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8及第九PMOS管P9构成锁存器。当比较器处于复位状态时，第一控制信号clk为0(低电平)，使得第一NMOS管N1、第四NMOS管N4及第七NMOS管N7被关断，整个比较器没有静态功耗；当比较器处于比较状态时，第一控制信号clk为1(高电平)，预放大级的直流增益A可表示为：
A＝gm·(roN2,N3||roP1,P2) (1)
其中，gm表示第二NMOS管N2和第三NMOS管N3的跨导，roN2,N3表示第二NMOS管N2和第三NMOS管N3的小信号等效输出阻抗，roP1,P2表示第一PMOS管P1和第二PMOS管P2的小信号等效输出阻抗。
此时，预放大级的主极点p可表示为：
Figure BDA0002109280290000071
其中，Cp表示预放大级输出端的负载电容。
这种比较器的优点在于速度快，功耗低，但缺点是噪声和失调较大，由预放大级的等效输入噪声的计算公式可知，如果增加预放大级的直流增益A或者减小预放大级的带宽，可以减小预放大级的等效输入噪声：由式(1)可知，当预放大级设计完成之后，输入管跨导gm、输入管小信号等效输出阻抗roN2,N3和负载管的小信号等效输出阻抗roP1,P2都是固定的，增加预放大级的直流增益A比较困难；同时，由于预放大级的带宽与主极点p相关，减小主极点p可相应减小带宽，因此，如果要减小预放大级的等效输入噪声，可以通过减小预放大级的主极点p来实现，由式(2)可知，需要增大预放大级的负载电容Cp。
基于上述分析，提出了一种高精度比较器，如图3所示，在如图2所示的一级预放大级和一级锁存器级联比较器结构的基础上，在预放大级的输出端(第二节点b和第三节点c处)增加了电容C，从而增大了预放大级的负载电容Cp，降低了预放大级的带宽，对预放大级的等效输入噪声起到了较好的抑制作用。但是，当预放大级的输出电压经过放大之后，噪声已经不是限制比较器性能的主要因素，同时，在比较器的复位过程中，由于预放大级输出端电容C的存在，会明显降低比较器的复位速度，增加比较器的功耗。
因此，发明人提出了一种新的构想：在比较器对噪声敏感时接入电容C，对比较器的噪声进行抑制；在比较器对噪声不敏感时去掉电容C，提高比较器的速度，降低比较器的功耗，从而实现比较器速度和噪声之间的良好折衷。
具体地，本发明提供一种比较器，其包括：
至少一级预放大级，每级所述预放大级包括预放大级主单元及负载电容调整单元，所述预放大级主单元的输入端接第一输入信号和第二输入信号，所述预放大级主单元对所述第一输入信号和所述第二输入信号进行放大，所述负载电容调整单元接所述预放大级主单元以调整所述预放大级主单元的负载电容，当所述比较器处于噪声敏感区域时，通过所述负载电容调整单元对所述预放大级主单元施加负载电容以抑制噪声，当所述比较器处于噪声不敏感区域或者复位阶段时，切断所述负载电容调整单元施加的负载电容以提高所述比较器的速度；
锁存器，所述第一输入信号和所述第二输入信号经至少一级所述预放大级放大后输入所述锁存器。
可选地，每级所述预放大级还包括预放大级增益自举单元，所述预放大级增益自举单元接所述预放大级主单元的输出端以形成正反馈。
由此可见，所述比较器在所述预放大级主单元的基础上引入了所述负载电容调整单元，可有效调整所述预放大级主单元的负载电容，当所述比较器处于噪声敏感区域时施加负载电容以抑制噪声，当所述比较器处于噪声不敏感区域或者复位阶段时切断负载电容以提高比较器的速度，能同时兼顾平衡所述比较器的高速度与低噪声需求；同时，还引入了所述预放大级增益自举单元，形成了正反馈结构，增加了所述预放大级的增益和比较器的速度。
此外，本发明还提供一种模数转换器，所述模数转换器包括所述比较器，通过所述比较器快速精准的比较来提高所述模数转换器的工作效率。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图4至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
实施例一
本发明实施例提供一种比较器，如图4所示，其包括一级预放大级和一级锁存器，第一输入信号Vip和第二输入信号Vin经所述预放大级放大后输入所述锁存器；
所述预放大级包括预放大级主单元、预放大级增益自举单元及负载电容调整单元；所述预放大级主单元的输入端接第一输入信号Vip和第二输入信号Vin，所述预放大级主单元对第一输入信号Vip和第二输入信号Vin进行放大，所述预放大级主单元的输出端(第二节点b和第三节点c处)接所述锁存器的输入端；所述预放大级增益自举单元接所述预放大级主单元的输出端以形成正反馈；所述负载电容调整单元接所述预放大级主单元以调整所述预放大级主单元的负载电容；
当比较器处于噪声敏感区域时，通过所述负载电容调整单元对所述预放大级主单元施加负载电容以抑制噪声；当比较器处于噪声不敏感区域或者复位阶段时，切断所述负载电容调整单元施加的负载电容以提高比较器的速度。
详细地，如图4所示，所述预放大级主单元为差分放大结构，其包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第一PMOS管P1以及第二PMOS管P2；第一NMOS管N1的源极接地，第一NMOS管N1的栅极接第一控制信号clk，第一NMOS管N1的漏极接第一节点a；第二NMOS管N2的源极接第一节点a，第二NMOS管N2的栅极接第一输入信号Vip，第二NMOS管N2的漏极接第二节点b；第三NMOS管N3的源极接第一节点a，第三NMOS管N3的栅极接第二输入信号Vin，第三NMOS管N3的漏极接第三节点c；第一PMOS管P1的漏极接第二节点b，第一PMOS管P1的栅极接第一控制信号clk，第一PMOS管P1的源极接工作电压Vdd；第二PMOS管P2的漏极接第三节点c，第二PMOS管P2的栅极接第一控制信号clk，第二PMOS管P2的源极接工作电压Vdd。
其中，第一NMOS管N1为尾电流管，第二NMOS管N2和第三NMOS管N3为输入管，第一PMOS管P1及第二PMOS管P2为负载管。
详细地，如图4所示，所述预放大级增益自举单元包括第三PMOS管P3、第四PMOS管P4以及第五PMOS管P5；第三PMOS管P3的漏极接第三节点c，第三PMOS管P3的栅极接第二节点b，所述第三PMOS管P3的源极接第四节点d；第四PMOS管P4的漏极接第二节点b，第四PMOS管P4的栅极接第三节点c，第四PMOS管P4的源极接第四节点d；第五PMOS管P5的漏极接第四节点d，第五POMS管P5的栅极接第二控制信号clkn，第五POMS管P5的源极接工作电压Vdd；其中，第二控制信号clkn是第一控制信号clk的反相信号。
详细地，如图4所示，所述负载电容调整单元包括电容C和开关K，电容C的一端接地，电容C的另一端接开关K的输入端，开关K的控制端接第三控制信号S，开关K的输出端接第一节点a。其中，所述负载电容调整单元由开关K、电容C和开关控制逻辑组成，电路结构非常简单，不会明显增加电路设计的开销。
详细地，如图4所示，所述锁存器包括采样单元及保持单元；所述采样单元的输入端接所述预放大级主单元的输出端，所述采样单元对所述预放大级的第一输出信号Dip与第二输出信号Din进行采样；所述采样单元的输出端接所述保持单元，所述保持单元对所述预放大级的第一输出信号Dip与第二输出信号Din进行保持。
更详细地，如图4所示，所述采样单元包括第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第六PMOS管P6及第七PMOS管P7；第四NMOS管N4的源极接地，第四NMOS管N4的栅极接第一控制信号clk，所述第四NMOS管的漏极接第五节点e；第五NMOS管N5的源极接第五节点e，第五NMOS管N5的栅极接第二节点b，第五NMOS管N5的漏极接第六节点f；第六NMOS管N6的源极接第五节点e，第六NMOS管N6的栅极接第三节点c，第六NMOS管N6的漏极接第七节点g；第六PMOS管P6的漏极接第六节点f，第六PMOS管P6的栅极接第一控制信号clk，第六PMOS管P6的源极接工作电压Vdd；第七PMOS管P7的漏极接第七节点g，第七PMOS管P7的栅极接第一控制信号clk，第七PMOS管P7的源极接工作电压Vdd。
其中，第四NMOS管N4为尾电流管，第五NMOS管N5和第六NMOS管N6为输入管，第六PMOS管P6及第七PMOS管P7为复位管。
更详细地，如图4所示，所述保持单元包括第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第八PMOS管P8及第九PMOS管P9；第七NMOS管N7的源极接地，第七NMOS管N7的栅极接第一控制信号clk，第七NMOS管N7的漏极接第八节点h；第八NMOS管N8的源极接第八节点h，第八NMOS管N8的栅极接第七节点g，第八NMOS管N8的漏极接第六节点f；第九NMOS管N9的源极接第八节点h，第九NMOS管N9的栅极接第六节点f，第九NMOS管N9的漏极接第七节点g；第八PMOS管P8的漏极接第六节点f，第八PMOS管P8的栅极接第七节点g，第八PMOS管P8的源极接工作电压Vdd；第九PMOS管P9的漏极接第七节点g，第九PMOS管P9的栅极接第六节点f，第九PMOS管P9的源极接工作电压Vdd。
本发明实施例的比较器的工作时序如图5所示，对应关键信号的变化如图6所示，当比较器工作在复位状态时，第一控制信号clk为0(低电平)，此时，开关K断开，在所述预放大级中，第一NMOS管N1断开，第一PMOS管P1和第二PMOS管P2导通，使得第一输出信号Dip被第一PMOS管P1上拉到1(高电平Vdd)，第二输出信号Din被第二PMOS管P2上拉到1(高电平Vdd)；同时，在所述锁存器结构中，第四NMOS管N4及第七NMOS管N7断开，第六PMOS管P6和第七PMOS管P7导通，比较器的第一输出信号Dp及第二输出信号Dn被复位到1(高电平Vdd)，此时比较器没有静态功耗。
如图5及图6所示，当比较器工作在比较状态时，第一控制信号clk为1(高电平)，所述预放大级先后经历两个工作状态：低噪声状态和高速状态。
详细地，当所述预放大级处于低噪声状态时，第三控制信号S变为1(高电平)，此时，第一NMOS管N1和开关K导通，第一PMOS管P1和第二PMOS管P2断开，第一输出信号Dip和第二输出信号Din从数字高电平1开始被下拉。如图6所示，在比较状态前期，所述预放大级的第一输出信号Dip与所述预放大级的第二输出信号Din之间的差值很小，所述预放大级对于噪声很敏感，此时，所述预放大级的第一输出信号Dip和第二输出信号Din仍然可认为为数字逻辑高电平1，由于开关K导通，电容C和第一NMOS管N1(尾电流管)的漏极相连，在不降低所述预放大级带宽的情况下使得第二NMOS管N2及第三NMOS管N3(输入管)工作在饱和区的时间较长，从而降低了所述预放大级的等效输入噪声，使得此时预放大级的噪声不会影响所述预放大级的精度。同时，由于所述预放大级增益自举单元(由第三PMOS管P3、第四PMOS管P4以及第五PMOS管P5构成)的存在，通过正反馈提高了所述预放大级的速度。
随着所述预放大级的第一输出信号Dip与所述预放大级的第二输出信号Din之间的差值增加，所述预放大级进入高速状态，所述预放大级的第一输出信号Dip与所述预放大级的第二输出信号Din会先后由逻辑1变为逻辑0，所述预放大级进入噪声不敏感区，开关K由导通状态变为断开状态，电容C和所述预放大级的输出断开，使得所述预放大级的速度进一步提升，此时，虽然噪声增加，但是，由于所述预放大级的第一输出信号Dip和第二输出信号Din之间的差值已经被拉大，在所述预放大级速度提升的同时，所述预放大级的噪声仍然不会影响所述预放大级的精度。
更详细地，如图6所示，在低噪声状态前期，所述预放大级的第一输出信号Dip与所述预放大级的第二输出信号Din电平由高变低，差值较小，二者电平均大于0，第五NMOS管N5及第六NMOS管N6导通，比较器的第一输出信号Dp和比较器的第二输出信号Dn的电平同步下降；在低噪声状态后期及高速状态，所述预放大级的两个输出信号(第一输出信号Dip与第二输出信号Din)中的一个下降的更快，先让对应的NMOS管截止，使得对应的比较器输出信号停止下降并开始拉升：(1)、若所述预放大级的第一输出信号Dip下降的更快，当其下降到某一个值的时候第五NMOS管N5断开，比较器的第一输出信号Dp停止下降，所述预放大级的第二输出信号Din下降得更慢，第六NMOS管N6仍导通，比较器的第二输出信号Dn继续下降，此后，比较器的第二输出信号Dn开始小于比较器的第一输出信号Dp，第八PMOS管P8导通，比较器的第一输出信号Dp开始拉升，直到最后所述预放大级的第二输出信号Din变为逻辑0时，比较器的第一输出信号Dp被拉升到1(高电平Vdd)，比较器的第二输出信号Dn下降到0(低电平)；(2)、若所述预放大级的第二输出信号Din下降的更快，当其下降到某一个值的时候第六NMOS管N6断开，比较器的第二输出信号Din停止下降，所述预放大级的第一输出信号Dip下降的更慢，第五NMOS管N5仍导通，比较器的第一输出信号Dip继续下降，此后，比较器的第一输出信号Dip开始小于比较器的第二输出信号Dn，第九PMOS管P9导通，比较器的第二输出信号Dn开始拉升，直到最后所述预放大级的第一输出信号Dip变为逻辑0时，比较器的第二输出信号Dn被拉升到1(高电平Vdd)，比较器的第一输出信号Dp下降到0(低电平)。
因此，当所述预放大级由低噪声状态进入高速状态后，比较器的输出(比较器的第一输出信号Dp和比较器的第二输出信号Dn)其中之一由1(高电平)变为0(低电平)，此时，由于所述锁存器的输入信号(即所述预放大级的第一输出信号Dip和第二输出信号Din)都变为0，使得即使在第一NMOS管N1导通的状态下，所述锁存器的输入管(即第五NMOS管N5及第六NMOS管N6)都断开，整个锁存器没有静态功耗，不需要额外的控制信号控制第四NMOS管N4的关断来消除所述锁存器的静态功耗。
由此可见，通过上述工作时序的控制，使得所述预放大级处于比较状态时，其工作状态可以先后进行低噪声状态和高速状态的切换，从而兼顾了比较器的高速度和低噪声需求。同时，由于增加了一个所述预放大级增益自举单元的正反馈结构，提高了所述预放大级的速度。对于所述锁存器而言，当比较器开始时，由于其输入信号的初始值为1，使得第五NMOS管N5及第六NMOS管N6导通，增加了所述锁存器的速度；当比较状态完成时，其输入信号(即所述预放大级的第一输出信号Dip和第二输出信号Din)都会被下拉到0，使得其输入管(即第五NMOS管N5及第六NMOS管N6)的漏极可以直接和所述锁存器的输出端(第六节点f和第七节点g处)相连，提高了锁存速度。此时，即便是第四NMOS管N4(尾电流管)处于导通状态，所述锁存器仍然没有静态功耗，从而降低了时钟设计的难度。
此外，为了进一步验证本发明实施例的上述优点，在65nm的CMOS工艺下，对图2-图4所示的各种比较器进行了横向比较，对于上述三种结构的比较器，采用相同的输入/输出管尺寸，所述锁存级也采用相同尺寸，负载电容C都取10fF。
具体地，(第一控制信号clk、第二控制信号clkn及第三控制信号S的)时钟频率为1.8GHz，工作电压Vdd为1.2V，共模电压取0.6V，当|Dp-Dn|＝0.6V时，认为比较器完成比较，得到上述三种结构比较器的比较时间(时延)随输入差分信号Vin的变化而变化的对比曲线如图7所示；时钟频率为2GHz，工作电压Vdd为1.2V，当|Dp-Dn|＝0.6V时，认为比较器完成比较，通过瞬态噪声(transient noise)仿真，上述三种结构比较器的等效输入噪声随环境温度的变化对比曲线如图8所示。从上述仿真结果可以看出，基于本发明实施例所提出的负载电容调整技术的低噪声比较器和传统的几种比较器相比，在其速度增加20％的情况下其等效输入噪声至少降低了10％，速度提升的同时，等效输入噪声降低，精度提高。
实施例二
一级预放大级及一级锁存器构成的比较器是基础的比较器，常用的高精度比较器一般都是由多级预放大级及一级锁存器构成，因此，本发明实施例提出一种比较器，如图9所示，所述比较器包括多级预放大级及一级锁存器，每级预放大级及锁存器的结构同实施例一，第一级预放大级中预放大级主单元的输入端接第一输入信号Vip和第二输入信号Vin，多级预放大级中的预放大级主单元级联，最后一级预放大级中预放大级主单元的输出端接锁存器的输入端。
详细地，如图9所示，第一级预放大级包括由第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十PMOS管P10及第十一PMOS管P11构成的预放大级主单元，由第十二PMOS管P12、第十三PMOS管P13及第十四PMOS管P14的预放大级增益自举单元，以及由电容C1和开关K1构成的负载电容调整单元；第二级预放大级包括由第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15、第十五PMOS管P15及第十六PMOS管N16构成的预放大级主单元，由第十七PMOS管P17、第十八PMOS管P18及第十九PMOS管P19的预放大级增益自举单元，以及由电容C2和开关K2构成的负载电容调整单元；以此类推，最后一级预放大级包括由第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第一PMOS管P1及第二PMOS管P2构成的预放大级主单元，由第三PMOS管P3、第四PMOS管P4及第五PMOS管P5的预放大级增益自举单元，以及由电容C和开关K构成的负载电容调整单元，具体结构见图9。
详细地，如图9所示，第一级预放大级中预放大级主单元的输入端接第一输入信号Vip和第二输入信号Vin(第十一NMOS管N11的栅极接第一输入信号Vip，第十二NMOS管N12的栅极接第二输入信号Vin)，第一级预放大级中预放大级主单元的输出端接第二级预放大级中预放大级主单元的输入端(第十四NMOS管的栅极接第十节点j，第十五NMOS管的栅极接第十一节点k)，同时，第二级预放大级中预放大级主单元的输出端接第三级预放大级中预放大级主单元的输入端，以此类推，多级预放大级中的预放大级主单元级联，最后一级预放大级中预放大级主单元的输出端接锁存器的输入端(第五NMOS管N5的栅极接第二节点b，第六NMOS管N6的栅极第三节点c)。
详细地，如图9所示，锁存器包括由第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第六PMOS管P6及第七PMOS管P7构成的采样单元，由第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第八PMOS管P8及第九PMOS管P9构成的保持单元，采样单元的输入端接最后一级预放大级中预放大级主单元的输出端(第五NMOS管N5的栅极接第二节点b，第六NMOS管N6的栅极第三节点c)，采样单元对最后一级预放大级的第一输出信号Dip与第二输出信号Din进行采样，采样单元的输出端接保持单元，保持单元对最后一级预放大级的第一输出信号Dip与第二输出信号Din进行保持。
其中，每级预放大级及锁存器的详细结构同实施例一，整个比较器的工作原理也同实施例一，在此不再赘述。
此外，本发明还提供一种模数转换器，所述模数转换器包括上述比较器，通过所述比较器快速精准的比较来提高所述模数转换器的工作效率。详细地，所述模数转换器包括若干流水线转换级，最后一级流水线转换级包括闪烁型模数转换器，其余的每级流水线转换级均包括闪烁型模数转换器和乘法数模转换器，每个闪烁型模数转换器包括多个并行设置的比较器。所述模数转换器的具体结构可参考现有技术，在此不再赘述。
综上所述，本发明提供的比较器，在传统预放大级的基础上引入了由开关、电容和开关控制逻辑组成的负载电容调整单元，电路结构非常简单，不会明显增加电路设计的开销；当比较器处于噪声敏感区域时，开关导通使得电容接入预放大级尾电流管漏极，在不降低预放大级带宽的情况下增加了输入管工作在饱和区的时间，降低了比较器的噪声，提升了比较器的精度；当比较器处于噪声不敏感区域或者复位阶段时，开关关断使得电容和预放大级尾电流管漏极断开，从而进一步提高了比较器的速度；同时，还引入了增益自举单元，形成了正反馈结构，增加了预放大级的增益和比较器速度；基于上述结构设计，降低了整个锁存器的静态功耗和时钟设计难度。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种比较器，其特征在于，包括：
至少一级预放大级，每级所述预放大级包括预放大级主单元及负载电容调整单元，所述预放大级主单元的输入端接第一输入信号和第二输入信号，所述预放大级主单元对所述第一输入信号和所述第二输入信号进行放大，所述负载电容调整单元接所述预放大级主单元以调整所述预放大级主单元的负载电容，当所述比较器处于噪声敏感区域时，通过所述负载电容调整单元对所述预放大级主单元施加负载电容以抑制噪声，当所述比较器处于噪声不敏感区域或者复位阶段时，切断所述负载电容调整单元施加的负载电容以提高所述比较器的速度；
锁存器，所述第一输入信号和所述第二输入信号经至少一级所述预放大级放大后输入所述锁存器。
2.根据权利要求1所述的比较器，其特征在于，每级所述预放大级还包括预放大级增益自举单元，所述预放大级增益自举单元接所述预放大级主单元的输出端以形成正反馈。
3.根据权利要求2所述的比较器，其特征在于，所述比较器包括一级所述预放大级，所述预放大级中预放大级主单元的输入端接所述第一输入信号和所述第二输入信号，所述预放大级中预放大级主单元的输出端接所述锁存器的输入端。
4.根据权利要求2所述的比较器，其特征在于，所述比较器包括多级所述预放大级，第一级所述预放大级中预放大级主单元的输入端接所述第一输入信号和所述第二输入信号，多级所述预放大级中的预放大级主单元级联，最后一级所述预放大级中预放大级主单元的输出端接所述锁存器的输入端。
5.根据权利要求2所述的比较器，其特征在于，所述预放大级主单元为差分放大结构，所述预放大级主单元包括第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管以及第二PMOS管；
所述第一NMOS管的源极接地，所述第一NMOS管的栅极接第一控制信号，所述第一NMOS管的漏极接第一节点；
所述第二NMOS管的源极接所述第一节点，所述第二NMOS管的栅极接所述第一输入信号，所述第二NMOS管的漏极接第二节点；
所述第三NMOS管的源极接所述第一节点，所述第三NMOS管的栅极接所述第二输入信号，所述第三NMOS管的漏极接第三节点；
所述第一PMOS管的漏极接所述第二节点，所述第一PMOS管的栅极接所述第一控制信号，所述第一PMOS管的源极接工作电压；
所述第二PMOS管的漏极接所述第三节点，所述第二PMOS管的栅极接所述第一控制信号，所述第二PMOS管的源极接所述工作电压。
6.根据权利要求5所述的比较器，其特征在于，所述负载电容调整单元包括电容和开关，所述电容的一端接地，所述电容的另一端接所述开关的输入端，所述开关的控制端接第三控制信号，所述开关的输出端接所述第一节点。
7.根据权利要求5或6所述的比较器，其特征在于，所述预放大级增益自举单元包括第三PMOS管、第四PMOS管以及第五PMOS管；
所述第三PMOS管的漏极接所述第三节点，所述第三PMOS管的栅极接所述第二节点，所述第三PMOS管的源极接第四节点；
所述第四PMOS管的漏极接所述第二节点，所述第四PMOS管的栅极接所述第三节点，所述第四PMOS管的源极接所述第四节点；
所述第五PMOS管的漏极接所述第四节点，所述第五PMOS管的栅极接第二控制信号，所述第五PMOS管的源极接所述工作电压；
其中，所述第二控制信号是所述第一控制信号的反相信号。
8.根据权利要求7所述的比较器，其特征在于，所述锁存器包括采样单元及保持单元；
所述采样单元的输入端接最后一级所述预放大级中预放大级主单元的输出端，所述采样单元对最后一级所述预放大级的第一输出信号与第二输出信号进行采样；
所述采样单元的输出端接所述保持单元，所述保持单元对最后一级所述预放大级的第一输出信号与第二输出信号进行保持。
9.根据权利要求8所述的比较器，其特征在于，所述采样单元包括第四NMOS管、第五NMOS管、第六NMOS管、第六PMOS管及第七PMOS管；
所述第四NMOS管的源极接地，所述第四NMOS管的栅极接所述第一控制信号，所述第四NMOS管的漏极接第五节点；
所述第五NMOS管的源极接所述第五节点，所述第五NMOS管的栅极接所述第二节点，所述第五NMOS管的漏极接第六节点；
所述第六NMOS管的源极接所述第五节点，所述第六NMOS管的栅极接所述第三节点，所述第六NMOS管的漏极接第七节点；
所述第六PMOS管的漏极接所述第六节点，所述第六PMOS管的栅极接所述第一控制信号，所述第六PMOS管的源极接所述工作电压；
所述第七PMOS管的漏极接所述第七节点，所述第七PMOS管的栅极接所述第一控制信号，所述第七PMOS管的源极接所述工作电压。
10.根据权利要求9所述的比较器，其特征在于，所述保持单元包括第七NMOS管、第八NMOS管、第九NMOS管、第八PMOS管及第九PMOS管；
所述第七NMOS管的源极接地，所述第七NMOS管的栅极接所述第一控制信号，所述第七NMOS管的漏极接第八节点；
所述第八NMOS管的源极接所述第八节点，所述第八NMOS管的栅极接所述第七节点，所述第八NMOS管的漏极接所述第六节点；
所述第九NMOS管的源极接所述第八节点，所述第九NMOS管的栅极接所述第六节点，所述第九NMOS管的漏极接所述第七节点；
所述第八PMOS管的漏极接所述第六节点，所述第八PMOS管的栅极接所述第七节点，所述第八PMOS管的源极接所述工作电压；
所述第九PMOS管的漏极接所述第七节点，所述第九PMOS管的栅极接所述第六节点，所述第九PMOS管的源极接所述工作电压。
11.一种模数转换器，其特征在于，所述模数转换器包括权利要求1-10中任一项所述的比较器。
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