CN113726314B - 一种高精度快速比较器及其设计方法 - Google Patents

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Abstract

本发明提出一种高精度快速比较器，包括第一比较级和第二比较级，第一比较级包含差分比较器；第二比较级包含共模放大器；第一比较级和第二比较级通过比较概率值寄存器连接；比较概率值寄存器包含2N个状态存储器，每个状态存储器存贮一个比较概率值，比较概率值由第一比较级的当前输出值和前次输出值确定；比较概率值寄存器基于多个状态存储器存储的多个比较概率值，确定出概率累加值后，作为第二比较级的输入；将第二比较级的输出信号作为反馈信号反馈至所述第一比较级。本发明还提出一种高精度快速比较器的设计方法，根据高精度快速比较器连接的采样保持电路的采样频率确定比较概率值寄存器的状态存储器的数量。

Description

一种高精度快速比较器及其设计方法
技术领域
本发明属于比较器、放大器电路技术领域，尤其涉及一种高精度快速比较器及其设计方法。
背景技术
在任何一个高速高分辨率的模数转换器中,高精度和快速比较器总是起着至关重要的作用。比较器可以比较一个模拟信号和另一个模拟信号或参考信号,并输出经过比较处理得出的二进制信号(这里的模拟信号是指在任何给定时刻幅值连续变化的信号)。理想情况下,比较器的正、负输入之差为正时,比较器输出为高电平；为负时,比较器输出为低电平。当两个输入端的电压差为0时,意味着输出结果将发生跳变。但实际上这样的比较器是不存在的。
比较器特性包括比较速度、精度、输入共模范围。比较速度比较速度又称传输延迟时间。一般定义为输入激励信号与输出数字信号之间的时间差。该参数影响比较器的最高工作频率,并最终影响模数转换器的最高采样频率；输入共模范围是指比较器在这个范围内,比较器能连续分辨出的输入电压的差值。精度又称分辨率，分辨率是指能够产生正确的数字输出的最小差分输入信号。在有些模数转换器,如比较器和比较器中,比较器的分辨率直接决定最终模数转换器的分辨率。影响分辨率的主要因素有噪声、比较器的增益和输入失调。
中国发明专利公开文本CN113206648A公开了放大器电路、对应的比较器装置和方法。放大器电路包括第一对晶体管和第二对晶体管，该第一对晶体管和第二对晶体管具有在第一和第二输出节点处耦合的穿过其中的电流流动路径，并且在电源节点和地的中间提供第一和第二电流流动线。这两对晶体管包括：第一和第二输入晶体管，位于提供相应输入节点的电源节点和接地之一与输出节点的中间；第一和第二负载晶体管，位于电源节点和接地之一与输出节点的中间。负载晶体管具有电容性地耦合到电源节点和地中的另一个的控制端子，并且提供了复位开关装置，该复位开关装置可周期性地激活以将第一输出节点、第二输出节点以及第一负载晶体管和第二负载晶体管的控制端子短接。
中国发明专利CN108566202B则公布快速高精度可变步长的比较器失调电压补偿电路，包括比较器，其同相输入端Vin+分别与第一开关S1的第二端、第三开关S3的第二端相连，第一开关S1的第一端接同相输入信号Vip，第一开关S1的控制端接第二校正控制信号第三开关S3的第一端接共模信号Vcm，第三开关S3的控制端接第一校正控制信号CAL；所述比较器的反相输入端Vin-分别与第二开关S2的第二端、第五开关S5的第二端相连，第二开关S2的第一端接反相输入信号Vin，第二开关S2的控制端接第二校正控制信号对于大范围的失调电压，首先经过较大的步长进行粗补偿，使失调电压快速的降低到一个较小的范围，然后利用较小的步长实现高精度的校正，最终实现大范围比较器失调电压的快速高精度的校正。
然而，现有技术的比较器在精度控制和结构复杂性上存在冲突，如何在不增加电路面积的情况下同时实现比较器的高精度快速功耗，同时控制功耗，依然是一个亟待解决的技术问题。
发明内容
为解决上述技术问题，本发明提出一种高精度快速比较器及其设计方法。
在本发明的第一个方面，提供一种高精度快速比较器。
所述比较器包括第一比较级和第二比较级，所述第一比较级包含差分比较器；所述第二比较级包含共模放大器。
所述第一比较级和所述第二比较级通过比较概率值寄存器连接；
所述比较概率值寄存器包含2N个状态存储器，每个状态存储器可以是一位状态寄存器。每位(个)态寄存器存储一个概率状态值，因此，所述比较概率值寄存器可存储2D个概率状态值。在本发明中，所述概率状态值由比较器的比较输出结果确定，因此，又称比较概率值。
每个状态存储器存贮一个比较概率值，所述比较概率值由所述第一比较级的当前输出值和前次输出值确定；
所述比较概率值寄存器基于多个状态存储器存储的多个比较概率值，确定出概率累加值后，作为所述第二比较级的输入；
将所述第二比较级的输出信号作为反馈信号反馈至所述第一比较级；所述N为大于1的正整数。
具体的，所述比较概率值由所述第一比较级的当前输出值和前次输出值确定，具体包括：
若所述第一比较级的当前输出值不存在所述前次输出值，则根据所述第一比较级的当前输出值的大小确定所述第一比较级的当前输出值对应的比较概率值，并将比较概率值存贮至所述2N个状态存储器中的第一个状态存储器；
若所述第一比较级的当前输出值存在所述前次输出值，判断当前输出值与前次输出值是否相同，如果是，则将前次输出值对应的比较概率值增加1/2d，作为当前输出值对应的比较概率值，并将比较概率值存贮至所述2N个状态存储器中的第d个状态存储器，所述d为所述比较概率值寄存器中状态非空的状态存储器的数量。
若所述概率累加值大于预设值，则所述反馈信号为正反馈信号；否则，所述反馈信号为负反馈信号；
所述正反馈信号用于降低所述第一比较级的参考输入端的输入电压；
所述负反馈信号用于增大所述第一比较级的参考输入端的输入电压。
本发明的上述比较器可以应用于逐次逼近型模数转换器(SAR ADC)中具体进行设计和应用。因此，在本发明的第二个方面，还提出前述高精度快速比较器的设计方法，此时，所述高精度快速比较器连接采样保持电路；所述设计方法包括两个方面，
第一，根据所述采样保持电路的采样频率确定所述高精度快速比较器的所述比较概率值寄存器的状态存储器的数量。
第二，根据所述采样保持电路的保持阶段的持续时长和所述采样频率确定第一预定数量。
这里的第一预定数量的作用在于，当所述比较概率值寄存器中存在状态为空的状态存储器时，所述比较概率值寄存器判断是否存在连续第一预定数量的状态非空的状态存储器，并基于判断结果确定出概率累加值。
本发明的技术方案，可以在不增加电路面积并且不改变功耗的情况下，使得适用于模数转换器的比较器的精度和输出速度进一步提升。
本发明的进一步优点将结合说明书附图在具体实施例部分进一步详细体现。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一个实施例的一种高精度快速比较器的主体结构示意图
图2是图1所述高精度快速比较器的第一比较级的电路结构图
图3是图1所述高精度快速比较器的第二比较级的电路结构图
图4是图1所述高精度快速比较器的部分电路元件连接示意图
图5是图1所述高精度快速比较器中确定概率累加值的流程示意图
图6是图1所述高精度快速比较器应用于逐次逼近型模数转换器(SAR ADC)中的结构示意图
图7是确定图1或图4所述高精度快速比较器中使用的比较概率值寄存器的第一预定数量的示意图
图8是确定图4所述高精度快速比较器中使用的比较概率值寄存器的第一预定数量和位数的流程图
具体实施方式
下面，结合附图以及具体实施方式，对发明做出进一步的描述。
参照图1，是本发明一个实施例的一种高精度快速比较器的主体结构示意图。
在图1中，所述比较器包括第一比较级和第二比较级，所述第一比较级包含差分比较器；所述第二比较级包含共模放大器；
所述第一比较级和所述第二比较级通过比较概率值寄存器连接。
为了更好的理解本实施例，图2和图3分别给出了所述第一比较级和所述第二比较级的更具体的实施例。
在图2中，所述第一比较级为差分比较器；更具体的，所述差分比较器由共栅差分输入级构成，该共栅差分输入级适应宽共模范围电压比较。
在图2中，电压信号从PMOS管的源端输入。在不发生器件高压饱和限制或者击穿的条件下,其共模信号的上限范围不受限制。根据电路结构,为使M5与M2和M3等MOS管工作在饱和区，输入信号的下限共模电平为：
式中：
VON2和VON5分别表示M2和M5管饱和电压；VTP表示PMOS管的阈值电压；IS5为共栅差分对的静态尾电流；K'N和K'P分别表示NMOS管和PMOS管的饱和跨导参数；(W/L)2和(W/L)5分别是M2和M5的宽长比。可以看出,采用共栅输入级的电压比较器,输入共模信号的范围很宽。只要MOS管不被击穿,而且信号大于VIC(min),那么都在比较器的共模范围内。
在图3中，所述第二比较级为共模放大器，具体的可以为高共模输入电平运算放大器。
在图3中，不用引入一级射随器做为电位平移，就可以使共模输入电平达到芯片内部的次级电源电压。
因为共模输入电平为VCC，所以必须采用集电极接VCC的NPN作为输入对管，有源负载和偏置电流源只能放置在NPN输入对管的同一侧。图3中所有电流镜均为1:1的镜像电流源。Qn1和Qn2为集电极接VCC的NPN输入对管，Qp1～Qp4为运放提高2Iref的偏置电流，Qn3和Qn4为有源负载。
在图1-图3基础上，参见图4，图4是图1所述高精度快速比较器的部分电路元件连接示意图。
在图4中，所述第一比较级包括采样输入端和参考输入端；所述参考输入端连接所述第二比较级的输出端，用于接收所述第二比较级的所述反馈信号。
所述第一比较级和所述第二比较级通过比较概率值寄存器连接；
所述比较概率值寄存器包含2N个状态存储器，每个状态存储器存贮一个比较概率值，所述比较概率值由所述第一比较级的当前输出值和前次输出值确定；
所述比较概率值寄存器基于多个状态存储器存储的多个比较概率值，确定出概率累加值后，作为所述第二比较级的输入；
将所述第二比较级的输出信号作为反馈信号反馈至所述第一比较级；所述N为大于1的正整数。
接下来重点介绍本实施例使用的比较概率值寄存器，这也是本发明的重要改进点之一。
在一个实施例中，所述概率值寄存器包含2D位状态寄存器；每位状态寄存器存储一个概率状态值，所述概率值寄存器可存储2D个概率状态值。
所述概率状态值由比较器的比较输出结果确定，因此，又称比较概率值。
以D＝3为例，所述概率值寄存器包含23位状态寄存器，可以存储8个概率状态值。
在初始状态下，所有8为状态寄存器的状态值均为空(NULL)。
然后，所述比较概率值由所述第一比较级的当前输出值和前次输出值确定或更新。
具体的，所述确定或者更新包括：
若所述第一比较级的当前输出值不存在所述前次输出值，则根据所述第一比较级的当前输出值的大小确定所述第一比较级的当前输出值对应的比较概率值，并将比较概率值存贮至所述2N个状态存储器中的第一个状态存储器；
若所述第一比较级的当前输出值存在所述前次输出值，判断当前输出值与前次输出值是否相同，如果是，则将前次输出值对应的比较概率值增加1/2d，作为当前输出值对应的比较概率值，并将比较概率值存贮至所述2N个状态存储器中的第d个状态存储器，所述d为所述比较概率值寄存器中状态非空的状态存储器的数量。
在某些情况下，若所述第一比较级的当前输出值存在所述前次输出值，但是所述比较概率值寄存器中不存在所述前次输出值对应的比较概率值，则根据所述第一比较级的当前输出值的大小确定所述第一比较级的当前输出值对应的比较概率值，并将比较概率值存贮至所述2N个状态存储器中的第一个状态存储器。
优选的，由于第一比较级为比较器输出，比较器输出常见的值为0或1(对应小于或者大于)。可以理解的，当第一比较级的当前输出值为1时，设定所述第一比较级的当前输出值对应的比较概率值为1/2。
当然，本领域技术人员可以设定其他概率值(小于1即可)，因为本发明的技术效果取决于最后的概率累加值或/和其比较值，不同的设定概率值，可以对应不同的“概率累加值大于预设值”中的预设值的确定，本发明对此不作具体限定。上述数值仅仅作为举例。
在上述实施例中，如果当次的第一比较级的当前输出值并不满足上述条件，则无法获得对应的存储概率值，进而需要跳过当前位的状态寄存器，即当前位的状态寄存器的状态依然为空(NULL)。
接下来参见图5，图5是图1所述高精度快速比较器中确定概率累加值的流程示意图。
所述比较概率值寄存器基于多个状态存储器存储的多个比较概率值，确定出概率累加值后，作为所述第二比较级的输入。
具体的，所述比较概率值寄存器判断是否存在状态为空的状态存储器，
如果不存在，则所述比较概率值寄存器将所有状态存储器存贮的比较概率值求和，得到所述概率累加值。
如果存在，则继续判断是否存在连续第一预定数量的状态非空的状态存储器；
如果存在，则将所述连续第一预定数量的状态非空的状态存储器存贮的比较概率值求和，得到所述概率累加值。
作为优选，为了避免累积误差，所述比较概率值寄存器基于多个状态存储器存储的多个比较概率值确定出概率累加值后，清空所述多个状态存储器存储的多个比较概率值，即将所有状态存储器均列为空(NULL)，可以理解为初始化。
在此基础上，若所述概率累加值大于预设值，则所述反馈信号为正反馈信号；否则，所述反馈信号为负反馈信号；
所述正反馈信号用于降低所述第一比较级的参考输入端的输入电压；
所述负反馈信号用于增大所述第一比较级的参考输入端的输入电压。
图1或图4所述比较器，可以应用于逐次逼近型模数转换器(SAR ADC)中具体进行设计和应用，具体可参见图6。
在图6中，逐次逼近寄存器首先设置在中间刻度(即：100…00，MSB位1)。这样,数字模拟转换器DAC输出VDAC被设为VREF/2,VDAC是提供给A/D转换器的基准电压。然后,比较判断VIN是小于还是大于VDAC。如是，则比较器输出逻辑高电平或1,N位寄存器的MSB保持为1。相反,如果否,则比较器输出逻辑低电平,N位寄存器的MSB为0。随后,逐次逼近控制逻辑移至下一位,并将该位设置为高电平,进行下一次比较。这个过程一直持续到最低有效位LSB。上述操作结束后就完成了转换,N位转换结果储存在寄存器内。
由于SAR模数转换器主要应用在低功耗的场合下,因而对比较器的首要要求就是功耗必须低其次,比较器的转换速度决定了整个的转换速率,因而要保证比较器的速度足够高,延时足够小最后,比较器的精度也必须达到整体系统精度的要求。
而本发明的上述比较器就可以达到上述要求。
在具体设计时，结合图4，所述高精度快速比较器连接采样保持电路；
参见图8或图7，根据所述采样保持电路的采样频率确定所述高精度快速比较器的所述比较概率值寄存器的状态存储器的数量。
根据所述采样保持电路的保持阶段的持续时长和所述采样频率确定第一预定数量；
当所述比较概率值寄存器中存在状态为空的状态存储器时，所述比较概率值寄存器判断是否存在连续第一预定数量的状态非空的状态存储器，并基于判断结果确定出概率累加值。
具体的，可根据所述采样保持电路的采样频率确定所述高精度快速比较器的所述比较概率值寄存器的状态存储器的数量；并根据所述采样保持电路的保持阶段的持续时长和所述采样频率确定所述第一预定数量。
本发明创造性的通过引入包含2D位状态寄存器的概率值寄存器，跟随所述比较器的输出结果判断进行概率值存储，通过累加概率值辅助判断历史比较结果趋势以实时结果趋势，从而提前调节数模转换电路的输出信号，能够加快数字码的输出速度并在不改变采样速率的情况下，提升比较器和模数转换精度，同时不增加已有的时钟周期，也不会在结构上增加电路面积。
需要指出的是，在本发明的各个实施例中给出的说明书附图描述仅仅是示意性的，不代表全部的具体的电路结构；
本发明未特别明确的部分模块结构，以现有技术记载的内容为准。本发明在前述背景技术部分提及的现有技术可作为本发明的一部分，用于理解部分技术特征或者参数的含义。本发明的保护范围以权利要求实际记载的内容为准。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (9)

1.一种高精度快速比较器，所述比较器包括第一比较级和第二比较级，其特征在于：
所述第一比较级包含差分比较器；
所述第二比较级包含共模放大器；
所述第一比较级和所述第二比较级通过比较概率值寄存器连接；
所述比较概率值寄存器包含2N个状态存储器，每个状态存储器存贮一个比较概率值，所述比较概率值由所述第一比较级的当前输出值和前次输出值确定；
所述比较概率值寄存器基于多个状态存储器存储的多个比较概率值，确定出概率累加值后，作为所述第二比较级的输入；
将所述第二比较级的输出信号作为反馈信号反馈至所述第一比较级；所述N为大于1的正整数；
所述比较概率值由所述第一比较级的当前输出值和前次输出值确定，具体包括：
若所述第一比较级的当前输出值不存在所述前次输出值，则根据所述第一比较级的当前输出值的大小确定所述第一比较级的当前输出值对应的比较概率值，并将比较概率值存贮至所述2N个状态存储器中的第一个状态存储器；
若所述第一比较级的当前输出值存在所述前次输出值，判断当前输出值与前次输出值是否相同，如果是，则将前次输出值对应的比较概率值增加1/2d，作为当前输出值对应的比较概率值，并将比较概率值存贮至所述2N个状态存储器中的第d个状态存储器，所述d为所述比较概率值寄存器中状态非空的状态存储器的数量。
2.如权利要求1所述的一种高精度快速比较器，其特征在于：
所述第一比较级包括采样输入端和参考输入端；
所述参考输入端连接所述第二比较级的输出端，用于接收所述第二比较级的所述反馈信号。
3.如权利要求1所述的一种高精度快速比较器，其特征在于：
所述比较概率值寄存器基于多个状态存储器存储的多个比较概率值，确定出概率累加值，具体包括：
所述比较概率值寄存器判断是否存在状态为空的状态存储器，
如果不存在，则所述比较概率值寄存器将所有状态存储器存贮的比较概率值求和，得到所述概率累加值。
4.如权利要求1或3所述的一种高精度快速比较器，其特征在于：
所述比较概率值寄存器基于多个状态存储器存储的多个比较概率值，确定出概率累加值，具体包括：
所述比较概率值寄存器判断是否存在状态为空的状态存储器，
如果存在，则继续判断是否存在连续第一预定数量的状态非空的状态存储器；
如果存在连续第一预定数量的状态非空的状态存储器，则将所述连续第一预定数量的状态非空的状态存储器存贮的比较概率值求和，得到所述概率累加值。
5.如权利要求1-3任一项所述的一种高精度快速比较器，其特征在于：
所述比较概率值寄存器基于多个状态存储器存储的多个比较概率值确定出概率累加值后，清空所述多个状态存储器存储的多个比较概率值。
6.如权利要求1所述的一种高精度快速比较器，其特征在于：
若所述第一比较级的当前输出值存在所述前次输出值，但是所述比较概率值寄存器中不存在所述前次输出值对应的比较概率值，则根据所述第一比较级的当前输出值的大小确定所述第一比较级的当前输出值对应的比较概率值，并将比较概率值存贮至所述2N个状态存储器中的第一个状态存储器。
7.如权利要求1-3任一项所述的一种高精度快速比较器，其特征在于：
若所述概率累加值大于预设值，则所述反馈信号为正反馈信号；否则，所述反馈信号为负反馈信号；
所述正反馈信号用于降低所述第一比较级的参考输入端的输入电压；
所述负反馈信号用于增大所述第一比较级的参考输入端的输入电压。
8.一种如权利要求1-7任一项所述的一种高精度快速比较器的设计方法，其特征在于：
所述高精度快速比较器连接采样保持电路；
根据所述采样保持电路的采样频率确定所述高精度快速比较器的所述比较概率值寄存器的状态存储器的数量。
9.如权利要求8所述的设计方法，其特征在于：
根据所述采样保持电路的保持阶段的持续时长和所述采样频率确定第一预定数量；
当所述比较概率值寄存器中存在状态为空的状态存储器时，所述比较概率值寄存器判断是否存在连续第一预定数量的状态非空的状态存储器，并基于判断结果确定出概率累加值。
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