JP2019071604A - 電圧・時間変換器及びアナログ・デジタル変換器 - Google Patents
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Abstract
Description
差動電圧信号をゲート電圧として入力し、該差動電圧信号の大きさに応じた時間出力を示す一対のパルス電圧信号に変換する第1のMOS差動回路を備える変換回路と、
前記変換回路における前記差動電圧信号から前記一対のパルス電圧信号への変換が線形性を保つように、前記一対のパルス電圧信号に対応する電流として前記第1のMOS差動回路から出力される一対の電流を補正する補正回路と、
を備える。
前記一対の電流にそれぞれ補正電流を加えることにより、前記一対のパルス電圧信号に含まれる前記差動電圧信号の高次成分を除去する第2のMOS差動回路を備える歪み補正回路である、
こととしてもよい。
前記第1のMOS差動回路において前記差動電圧信号を入力するCMOSの利得係数βと、前記第2のMOS差動回路において前記差動電圧信号を入力するCMOSの利得係数βcとの関係が、
βc=(3−2√2)β
を満たす、
こととしてもよい。
前記第1のMOS差動回路において前記差動電圧信号を入力するCMOSの利得係数βと、
前記第2のMOS差動回路において前記2つのゲート電圧を入力するCMOSの利得係数βcとの関係が、
βc=β
を満たし、
前記第1のMOS差動回路に入力される前記差動電圧信号のコモンレベルVcomと、
前記第2のMOS差動回路に入力される前記2つのゲート電圧のコモンレベルVcとの関係が、
Vcom=Vc
を満たす、
こととしてもよい。
こととしてもよい。
前記第1のMOS差動回路に一対の抵抗を挿入することにより、前記差動電圧信号に比例して増加する前記一対の電流を出力し、
前記補正回路は、
前記一対の電流にそれぞれ補正電流を加えることにより、前記差動電圧信号と前記一対のパルス電圧信号に対応する電流との伝達関数を、理想的な伝達関数に折れ線近似する、
こととしてもよい。
前記差動電圧信号をゲート電圧として入力し、一対の抵抗が挿入され、前記差動電圧信号に比例して増加する前記補正電流を出力する少なくとも1つの第3のMOS差動回路を備える、
こととしてもよい。
一定の電圧をゲート電圧として入力し、一定の電流を前記補正電流として出力する第4のMOS差動回路を備える、
こととしてもよい。
こととしてもよい。
入力した差動電圧信号を、n(nは自然数)ビットのデジタル信号のうちの上位m(mはnより少ない自然数)ビットの上位デジタル信号に変換する上位AD変換器と、
前記差動電圧信号と、前記上位AD変換器から出力された上位デジタル信号とに基づいて、前記差動電圧信号の残差信号を発生させる残差発生回路と、
前記残差信号を、nビットのデジタル信号のうちの下位n−mビットの下位デジタル信号に変換する下位AD変換器と、
前記上位デジタル信号と、前記下位デジタル信号とを合成して、nビットのデジタル信号として出力する合成器と、
を備え、
前記上位AD変換器及び前記下位AD変換器の少なくとも一方が、本発明の第1の観点に係る電圧・時間変換器を備えている。
まず、本発明の実施の形態1について説明する。
β=μ・Cox・(w/L)…(1)
次に、本発明の実施の形態2について説明する。
ここで、第1のMOS差動回路において差動電圧信号(Vinp,Vinn)を入力するMOSトランジスタMN1,MN2の利得係数βと、第2のMOS差動回路において2つのゲート電圧(Vpc,Vnc)を入力するMOSトランジスタMN1c,MN2cの利得係数βcとの関係が、βc=βを満たすものとする。さらに、第1のMOS差動回路に入力される差動電圧信号(Vinp,Vinn)のコモンレベルVcomと、第2のMOS差動回路に入力される2つのゲート電圧のコモンレベルVcとの関係が、Vcom=Vcを満たすものとする。この場合、第2項は0となり、3次歪みをキャンセルすることができる。この場合、時間出力toutは、以下の式(14)のようになる。
次に、本発明の実施の形態3について説明する。
次に、本発明の実施の形態4について説明する。
次に、本発明の実施の形態5について説明する。
次に、本発明の実施の形態6について説明する。
Claims (10)
- 差動電圧信号をゲート電圧として入力し、該差動電圧信号の大きさに応じた時間出力を示す一対のパルス電圧信号に変換する第1のMOS差動回路を備える変換回路と、
前記変換回路における前記差動電圧信号から前記一対のパルス電圧信号への変換が線形性を保つように、前記一対のパルス電圧信号に対応する電流として前記第1のMOS差動回路から出力される一対の電流を補正する補正回路と、
を備える電圧・時間変換器。 - 前記補正回路は、
前記一対の電流にそれぞれ補正電流を加えることにより、前記一対のパルス電圧信号に含まれる前記差動電圧信号の高次成分を除去する第2のMOS差動回路を備える歪み補正回路である、
請求項1に記載の電圧・時間変換器。 - 前記第1のMOS差動回路と前記第2のMOS差動回路とで、入力する前記差動電圧信号の極性が逆であり、
前記第1のMOS差動回路において前記差動電圧信号を入力するCMOSの利得係数βと、前記第2のMOS差動回路において前記差動電圧信号を入力するCMOSの利得係数βcとの関係が、
βc=(3−2√2)β
を満たす、
請求項2に記載の電圧・時間変換器。 - 前記第2のMOS差動回路に入力する2つのゲート電圧を一定の電圧とし、
前記第1のMOS差動回路において前記差動電圧信号を入力するCMOSの利得係数βと、
前記第2のMOS差動回路において前記2つのゲート電圧を入力するCMOSの利得係数βcとの関係が、
βc=β
を満たし、
前記第1のMOS差動回路に入力される前記差動電圧信号のコモンレベルVcomと、
前記第2のMOS差動回路に入力される前記2つのゲート電圧のコモンレベルVcとの関係が、
Vcom=Vc
を満たす、
請求項2に記載の電圧・時間変換器。 - 前記第2のMOS差動回路へ入力される前記2つのゲート電圧の正側電圧と負側電圧との間に、前記一対のパルス電圧信号に含まれるオフセット成分を打ち消すオフセットを与える、
請求項4に記載の電圧・時間変換器。 - 前記変換回路は、
前記第1のMOS差動回路に一対の抵抗を挿入することにより、前記差動電圧信号に比例して増加する前記一対の電流を出力し、
前記補正回路は、
前記一対の電流にそれぞれ補正電流を加えることにより、前記差動電圧信号と前記一対のパルス電圧信号に対応する電流との伝達関数を、理想的な伝達関数に折れ線近似する、
請求項1に記載の電圧・時間変換器。 - 前記補正回路は、
前記差動電圧信号をゲート電圧として入力し、一対の抵抗が挿入され、前記差動電圧信号に比例して増加する前記補正電流を出力する少なくとも1つの第3のMOS差動回路を備える、
請求項6に記載の電圧・時間変換器。 - 前記補正回路は、
一定の電圧をゲート電圧として入力し、一定の電流を前記補正電流として出力する第4のMOS差動回路を備える、
請求項6に記載の電圧・時間変換器。 - ゲート電圧を入力する一対のCMOSのソース端子が分離されて、各々のソース端子にクロック信号により制御される別のCMOSが接続されている、
請求項1から8のいずれか一項に記載の電圧・時間変換器。 - 入力した差動電圧信号を、n(nは自然数)ビットのデジタル信号のうちの上位m(mはnより少ない自然数)ビットの上位デジタル信号に変換する上位AD変換器と、
前記差動電圧信号と、前記上位AD変換器から出力された上位デジタル信号とに基づいて、前記差動電圧信号の残差信号を発生させる残差発生回路と、
前記残差信号を、nビットのデジタル信号のうちの下位n−mビットの下位デジタル信号に変換する下位AD変換器と、
前記上位デジタル信号と、前記下位デジタル信号とを合成して、nビットのデジタル信号として出力する合成器と、
を備え、
前記上位AD変換器及び前記下位AD変換器の少なくとも一方が、請求項1から9のいずれか一項に記載の電圧・時間変換器を備えている、
アナログ・デジタル変換器。
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