JP2019071604A - 電圧・時間変換器及びアナログ・デジタル変換器 - Google Patents

Abstract

【課題】良好な線形性を得ることができる電圧・時間変換器を提供する。また、変換精度を上げても消費電力の増加、動作速度の低下を抑制することができるアナログ・デジタル変換器を提供する。【解決手段】電圧・時間変換器１Ａは、差動電圧信号（Ｖｉｎｐ，Ｖｉｎｎ）を時間出力に変換する。変換回路２０は、差動電圧信号（Ｖｉｎｐ，Ｖｉｎｎ）をゲート電圧として入力し、差動電圧信号（Ｖｉｎｐ，Ｖｉｎｎ）の大きさに応じた時間出力を示すタイミング信号（ＳＴＡＲＴ，ＳＴＯＰ）に線形変換する第１のＭＯＳ差動回路を備える。歪み補正回路３０は、差動電圧信号（Ｖｉｎｐ，Ｖｉｎｎ）からタイミング信号（ＳＴＡＲＴ，ＳＴＯＰ）への線形変換が線形性を保つように、第１のＭＯＳ差動回路から出力されタイミング信号（ＳＴＡＲＴ，ＳＴＯＰ）に対応する一対の電流を補正する。【選択図】図１

Description

本発明は、電圧・時間変換器及びアナログ・デジタル変換器に関する。

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）の微細化に伴い、デジタル回路の性能向上はめざましく、小面積化、高速化、低電力化が進んでいる。アナログ回路においても、微細化による遮断周波数の向上により、ミリ波やテラＨｚ領域で動作可能なＬＳＩ（Large-Scale Integration）が登場している。しかしながら、その反面、真性利得の低下、素子ばらつきの増大、電源電圧低下に伴うＳＮ比の劣化など、微細化の負の側面も顕在化しており、これを解決する様々な技術が検討されている。

その中で最近、信号を時間領域で表現して処理する時間領域アナログ技術が注目を集めている。時間領域で信号を表現すれば、電源電圧に制限されない信号表現が可能となり、デジタル回路中心の回路構成が可能となるため、微細化の恩恵を享受しやすい。

こうした背景の下、時間領域アナログ技術を用いたアナログ・デジタル変換器（Analog-to-Digital Converter；ADC）の研究も盛んに行われている。例えば非特許文献１では、電圧・時間変換器（Voltage-to-Time Converter；VTC）と時間・デジタル変換器（Time-to-Digital Converter；TDC）を組み合わせたアナログ・デジタル変換器が報告されている。このアナログ・デジタル変換器では、入力した差動電圧信号が、電圧・時間変換器で時間出力に変換された後、時間・デジタル変換器において時間出力がデジタル信号へ変換される。

時間・デジタル変換器としては高速化に適した並列型が採用されており、並列型の時間・デジタル変換器では、５ＧＨｚの高速動作が１７０ｆＪ／ｃｏｎｖ．−ｓｔｅｐという低エネルギーで実現されている。また、従来の電圧領域のアナログ・デジタル変換器と時間領域のアナログ・デジタル変換器を組み合わせる試みも報告されている（非特許文献２参照）。この組み合わせでは、逐次変換型（Successive Approximations Register；ＳＡＲ）アナログ・デジタル変換器で粗い変換が行われた後に、入力した差動電圧信号と粗い変換結果との残差信号が、時間領域のアナログ・デジタル変換器でデジタル信号に変換される。これにより、動作速度は２５０ｋＨｚと低速ではあるが、２．０２ｆＪ／ｃｏｎｖ．−ｓｔｅｐという極低エネルギー動作を可能とするアナログ・デジタル変換器が実現されている。

Yongsheng Xu, et al., "5-bit 5-GS/s Noninterleaved Time-Based ADC in 65-nm CMOS for Radio-Astronomy Applications, "IEEE Transactions on Very Large Scale Integration(VLSI) Systems, vol.24, no.12, pp.3513-3525, Dec.2016. Yan-Jiun Chen, et al., "A 2.02-5.16 fJ/Conversion Step 10 Bit Hybrid Coarse-Fine SAR ADC With Time-Domain Quantizer in 90nm CMOS," IEEE Journal of Solid-State Circuits, vol.51, no.2, pp.357-364, Feb. 2016.

非特許文献１のアナログ・デジタル変換器は、電圧・時間変換器を用いて、入力した差動電圧信号を時間出力に変換した後に、時間・デジタル変換器を用いて、時間出力をデジタル信号へ変換する。しかしながら、この電圧・時間変換器の線形性には限界があるため、変換精度は５ビットに留まっている。また、仮に電圧・時間変換器の線形性の問題が解決できたとしても、時間・デジタル変換器が並列型であるため、変換精度を上げると回路規模と変換時間が指数関数的に増加してしまい、消費電力の増加、動作速度の低下の問題に直面する。

本発明は、上記実情に鑑みてなされたものであり、良好な線形性を得ることができる電圧・時間変換器を提供することを目的とする。また、本発明は、変換精度を上げても消費電力の増加、動作速度の低下を抑制することができるアナログ・デジタル変換器を提供することを目的とする。

本発明の第１の観点に係る電圧・時間変換器は、
差動電圧信号をゲート電圧として入力し、該差動電圧信号の大きさに応じた時間出力を示す一対のパルス電圧信号に変換する第１のＭＯＳ差動回路を備える変換回路と、
前記変換回路における前記差動電圧信号から前記一対のパルス電圧信号への変換が線形性を保つように、前記一対のパルス電圧信号に対応する電流として前記第１のＭＯＳ差動回路から出力される一対の電流を補正する補正回路と、
を備える。

この場合、前記補正回路は、
前記一対の電流にそれぞれ補正電流を加えることにより、前記一対のパルス電圧信号に含まれる前記差動電圧信号の高次成分を除去する第２のＭＯＳ差動回路を備える歪み補正回路である、
こととしてもよい。

また、前記第１のＭＯＳ差動回路と前記第２のＭＯＳ差動回路とで、入力する前記差動電圧信号の極性が逆であり、
前記第１のＭＯＳ差動回路において前記差動電圧信号を入力するＣＭＯＳの利得係数βと、前記第２のＭＯＳ差動回路において前記差動電圧信号を入力するＣＭＯＳの利得係数β_ｃとの関係が、
β_ｃ＝（３−２√２）β
を満たす、
こととしてもよい。

また、前記第２のＭＯＳ差動回路に入力する２つのゲート電圧を一定の電圧とし、
前記第１のＭＯＳ差動回路において前記差動電圧信号を入力するＣＭＯＳの利得係数βと、
前記第２のＭＯＳ差動回路において前記２つのゲート電圧を入力するＣＭＯＳの利得係数β_ｃとの関係が、
β_ｃ＝β
を満たし、
前記第１のＭＯＳ差動回路に入力される前記差動電圧信号のコモンレベルＶ_ｃｏｍと、
前記第２のＭＯＳ差動回路に入力される前記２つのゲート電圧のコモンレベルＶ_ｃとの関係が、
Ｖ_ｃｏｍ＝Ｖ_ｃ
を満たす、
こととしてもよい。

前記第２のＭＯＳ差動回路へ入力される前記２つのゲート電圧の正側電圧と負側電圧との間に、前記一対のパルス電圧信号に含まれるオフセット成分を打ち消すオフセットを与える、
こととしてもよい。

前記変換回路は、
前記第１のＭＯＳ差動回路に一対の抵抗を挿入することにより、前記差動電圧信号に比例して増加する前記一対の電流を出力し、
前記補正回路は、
前記一対の電流にそれぞれ補正電流を加えることにより、前記差動電圧信号と前記一対のパルス電圧信号に対応する電流との伝達関数を、理想的な伝達関数に折れ線近似する、
こととしてもよい。

前記補正回路は、
前記差動電圧信号をゲート電圧として入力し、一対の抵抗が挿入され、前記差動電圧信号に比例して増加する前記補正電流を出力する少なくとも１つの第３のＭＯＳ差動回路を備える、
こととしてもよい。

前記補正回路は、
一定の電圧をゲート電圧として入力し、一定の電流を前記補正電流として出力する第４のＭＯＳ差動回路を備える、
こととしてもよい。

ゲート電圧を入力する一対のＣＭＯＳのソース端子が分離されて、各々のソース端子にクロック信号により制御される別のＣＭＯＳが接続されている、
こととしてもよい。

本発明の第２の観点に係るアナログ・デジタル変換器は、
入力した差動電圧信号を、ｎ（ｎは自然数）ビットのデジタル信号のうちの上位ｍ（ｍはｎより少ない自然数）ビットの上位デジタル信号に変換する上位ＡＤ変換器と、
前記差動電圧信号と、前記上位ＡＤ変換器から出力された上位デジタル信号とに基づいて、前記差動電圧信号の残差信号を発生させる残差発生回路と、
前記残差信号を、ｎビットのデジタル信号のうちの下位ｎ−ｍビットの下位デジタル信号に変換する下位ＡＤ変換器と、
前記上位デジタル信号と、前記下位デジタル信号とを合成して、ｎビットのデジタル信号として出力する合成器と、
を備え、
前記上位ＡＤ変換器及び前記下位ＡＤ変換器の少なくとも一方が、本発明の第１の観点に係る電圧・時間変換器を備えている。

本発明によれば、差動電圧信号を時間出力に変換する場合に、その線形性を保つために一対のパルス電圧信号に対応する一対の電流を補正するので、良好な線形性を得ることができる。また、本発明によれば、一度に変換するデジタル信号のビット数を少なくすることができるので、変換精度を上げても消費電力の増加、動作速度の低下を抑制することができる。

本発明の実施の形態１に係る電圧・時間変換器の回路図である。 図１の電圧・時間変換器の動作を示すタイミングチャートである。 図１の電圧・時間変換器の等価回路図である。 歪み補正回路の構成を示す回路図である。 本発明の実施の形態２に係る電圧・時間変換器の回路図である。 本発明の実施の形態３に係る電圧・時間変換器の回路図である。 従来の電圧・時間変換器の回路図である。 従来の電圧・時間変換器における差動電圧と電流との伝達関数を示す図である。 折れ線状の近似伝達関数を示す図である。 本発明の実施の形態４に係る電圧・時間変換器の回路図である。 本発明の実施の形態４に係る電圧・時間変換器における差動電圧と電流との伝達関数を示す図である。 本発明の実施の形態５に係る電圧・時間変換器の回路図である。 本発明の実施の形態５に係る電圧・時間変換器における差動電圧と電流との伝達関数を示す図である。 本発明の実施の形態６に係るアナログ・デジタル変換器の回路図である。 時間・デジタル変換器の回路構成の一例を示す回路図である。 時間・デジタル変換器の回路構成の他の例を示す回路図である。 残差発生回路の回路構成の一例を示す回路図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

実施の形態１．
まず、本発明の実施の形態１について説明する。

本実施の形態に係る電圧・時間変換器１Ａ（図１参照）は、差動電圧信号をその大きさに応じた時間出力に線形変換する。本実施の形態では、図２に示すように、入力する差動電圧信号の正側電圧信号をＶ_ｉｎｐとし、負側電圧信号をＶ_ｉｎｎとし、差動電圧信号を（V_ｉｎｐ，V_ｉｎｎ）で表す。差動電圧はＶ_ｉｎとなる。また、電圧・時間変換器１Ａから出力される一対のパルス電圧信号、すなわちタイミング信号を（ＳＴＡＲＴ信号，ＳＴＯＰ信号）とする。ＳＴＡＲＴ信号とＳＴＯＰ信号との立ち上がりの時間差を時間出力ｔ_ｏｕｔとする。

時間出力ｔ_ｏｕｔは、ＳＴＡＲＴ信号がローレベルからハイレベルに移行した時点から、ＳＴＯＰ信号がローレベルからハイレベルに移行した時点との間の時間を示す。以下では、２値信号における下側のレベル、すなわちローレベルを”Ｌ”とし、上側のレベル、すなわちハイレベルを”Ｈ”と表す。

図１に示すように、この電圧・時間変換器１Ａは、変換回路２０と、補正回路としての歪み補正回路３０と、を備える。変換回路２０は、差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）を入力し、該差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）をその大きさに応じた時間出力ｔ_ｏｕｔを示すタイミング信号を（ＳＴＡＲＴ信号，ＳＴＯＰ信号）に変換する第１のＭＯＳ差動回路を備える。

第１のＭＯＳ差動回路は、ＳＴＡＲＴ信号を出力するためのＭＯＳトランジスタ（ＣＭＯＳ）ＭＰ１，ＭＮ１と、ＳＴＯＰ信号を出力するためのＭＯＳトランジスタＭＰ２，ＭＮ２と、両信号に共通のＭＯＳトランジスタＭＮ３と、電源電圧端子２Ｐ，２Ｎと、ノードＤＰ，ＤＮと、コンデンサ３Ｐ，３Ｎと、を備える。この他、変換回路２０は、インバータ４Ｐ，４Ｎを備える。

第１のＭＯＳ差動回路は、正側電圧信号Ｖ_ｉｎｐを入力するＭＯＳトランジスタＭＮ１と、負側電圧信号Ｖ_ｉｎｎを入力するＭＯＳトランジスタＭＮ２と、を中心に構成される。なお、ＭＯＳトランジスタＭＮ１，ＭＮ２の電子の移動度をμとし、単位面積当たりのゲート容量をＣｏｘとし、ＭＯＳのゲート幅をｗとし、ゲート長をＬとすると、ＭＯＳトランジスタＭＮ１、ＭＯＳトランジスタＭＮ２の利得係数βは、以下の式で表される。
β＝μ・Ｃｏｘ・（ｗ／Ｌ）…（１）

ＭＯＳトランジスタＭＮ１は、電源電圧ＶＤＤを供給する電源電圧端子２Ｐと、グラウンドとの間に挿入されている。ＭＯＳトランジスタＭＮ１は、正側電圧信号Ｖ_ｉｎｐを、ゲート電圧（制御電圧）として入力する。ＭＯＳトランジスタＭＮ１とグラウンドとの間には、クロック信号ＣＫをゲート電圧として入力するＭＯＳトランジスタ（スイッチ）ＭＮ３が挿入されている。

また、ＭＯＳトランジスタＭＮ１と電源電圧端子２Ｐとの間には、クロック信号ＣＫの反転信号をゲート電圧として入力するＭＯＳトランジスタ（スイッチ）ＭＰ１が挿入されている。ＭＯＳトランジスタＭＰ１とＭＯＳトランジスタＭＮ１との間に、ノードＤＰが形成されている。ノードＤＰは、コンデンサ３Ｐを介して接地されている。また、ノードＤＰは、インバータ４Ｐと接続されている。インバータ４Ｐの出力がＳＴＡＲＴ信号となる。

一方、ＭＯＳトランジスタＭＮ２は、電源電圧ＶＤＤを供給する電源電圧端子２Ｎと、グラウンドとの間に挿入されている。ＭＯＳトランジスタＭＮ２は、負側電圧信号Ｖ_ｉｎｎを、ゲート電圧（制御電圧）として入力する。ＭＯＳトランジスタＭＮ２とグラウンドとの間には、クロック信号ＣＫをゲート電圧として入力するＭＯＳトランジスタ（スイッチ）ＭＮ３が挿入されている。

ＭＯＳトランジスタＭＮ２と電源電圧端子２Ｎとの間には、クロック信号ＣＫの反転信号をゲート電圧として入力するＭＯＳトランジスタＭＰ２（スイッチ）が挿入されている。ＭＯＳトランジスタＭＰ２とＭＯＳトランジスタＭＮ２との間に、ノードＤＮが形成されている。ノードＤＮは、コンデンサ３Ｎを介して接地されている。また、ノードＤＮは、インバータ４Ｎと接続されている。インバータ４Ｎの出力がＳＴＯＰ信号となる。

この電圧・時間変換器１Ａは、クロック信号ＣＫに従って動作する。クロック信号ＣＫは、一定周期で”Ｌ”と”Ｈ”とを繰り返す信号である。クロック信号ＣＫが”Ｌ”となっている期間を、プリチャージ期間とし、クロック信号ＣＫが”Ｈ”となっている期間を、変換期間とする。

図２に示すように、プリチャージ期間では、クロック信号ＣＫが”Ｌ”となっているので、ＭＯＳトランジスタＭＮ３がオフとなり、ＭＯＳトランジスタＭＰ１，ＭＰ２がオンとなる。このため、コンデンサ３Ｐ，３Ｎが蓄電されて、ノードＤＰ，ＤＮの電圧が電源電圧ＶＤＤとなっている。

その後、プリチャージ期間から変換期間に移行すると、クロック信号ＣＫが”Ｈ”に切り替わるので、ＭＯＳトランジスタＭＮ３がオンとなり、ＭＯＳトランジスタＭＰ１，ＭＰ２がオフとなる。このため、差動電圧信号（Ｖ_ｉｎｐ，Ｖ_ｉｎｎ）に依存した電流（Ｉ_ｐ，Ｉ_ｎ）がＭＯＳトランジスタＭＮ１，ＭＮ２に流れてノードＤＰ，ＤＮが放電される。

ノードＤＰ，ＤＮの電位がインバータ４Ｐ，４Ｎのしきい値電圧Ｖｔｉｎｖを下回ると、その時刻にＳＴＡＲＴ信号，ＳＴＯＰ信号が立ち上がる。ＳＴＡＲＴ信号，ＳＴＯＰ信号の立ち上がりの時間差が時間出力ｔ_ｏｕｔとなる。ノードＤＰ，ＤＮの放電時間は、差動電圧信号（Ｖ_ｉｎｐ，Ｖ_ｉｎｎ）に依存して変化し、差動電圧信号（Ｖ_ｉｎｐ，Ｖ_ｉｎｎ）が小さい範囲ではＳＴＡＲＴ信号，ＳＴＯＰ信号で規定される時間出力ｔ_ｏｕｔは、差動電圧Ｖ_ｉｎに比例することから、この回路は電圧・時間変換回路として機能する。

図３に示すように、ＭＯＳトランジスタＭＮ１，ＭＮ２を備える電圧・時間変換器１Ａは、容量Ｃに蓄えられた電荷を放電する定電流（Ｉ_ｐ，Ｉ_ｎ）の電流源回路でモデル化される。ここで、図２に示すように、差動電圧信号（Ｖ_ｉｎｐ，Ｖ_ｉｎｎ）のコモンレベルをＶ_ｃｏｍとし、定電流（信号電流）（Ｉ_ｐ，Ｉ_ｎ）は以下の式（２）で表せるものと近似する。

ここで、Ｖ_THは、ＭＯＳトランジスタＭＮ１，ＭＮ２のしきい値電圧である。ノードＤＰ，ＤＮがインバータ４Ｐ，４Ｎのしきい値Ｖｔｉｎｖを下回るまでの時間ｔ_ｐ，ｔ_ｎは、以下の式（３）で表せる。

ただし、ここで、Ｖｔｉｎｖ＝ＶＤＤ／２とした。式（２）、式（３）から時間出力ｔ_ｏｕｔを求めると、以下の式のようになる。

ここで、Ｇは電圧・時間変換器の利得である。この式（４）からわかるように、変換回路２０は、（Ｖ_ｃｏｍ−Ｖ_ＴＨ）^３に反比例する３次成分の歪（３次歪）を発生する。

補正回路としての歪み補正回路３０は、信号電流（Ｉ_ｐ，Ｉ_ｎ）に補正電流（Ｉ_ｐｃ，Ｉ_ｎｃ）を加えることにより、上述の３次歪を打ち消し、時間出力ｔ_ｏｕｔの線形性を改善する。歪み補正回路３０は、変換回路２０における差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）からタイミング信号（ＳＴＡＲＴ信号，ＳＴＯＰ信号）への線形変換が線形性を保つように、タイミング信号（ＳＴＡＲＴ信号，ＳＴＯＰ信号）に対応する電流として第１のＭＯＳ差動回路から出力される一対の電流（Ｉ_Ｐ，Ｉ_Ｎ）を補正する。

図４に示すように、歪み補正回路３０は一対の電流（Ｉ_Ｐ，Ｉ_Ｎ）にそれぞれ補正電流を加えることにより、タイミング信号（ＳＴＡＲＴ信号，ＳＴＯＰ信号）に含まれる差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）の高次成分（３次成分）を除去する第２のＭＯＳ差動回路を備える。第２のＭＯＳ差動回路は、ＭＯＳトランジスタＭＮ１ｃ，ＭＮ２ｃ，ＭＮ４を備える。ＭＯＳトランジスタＭＮ１ｃは、ノードＤＰとＭＯＳトランジスタＭＮ４との間に挿入され、差分電圧信号（Ｖ_ｉｎｐ，Ｖ_ｉｎｎ）の負側電圧信号Ｖ_ｉｎｎをゲート電圧として入力する。また、ＭＯＳトランジスタＭＮ２ｃは、ノードＤＮとＭＯＳトランジスタＭＮ４との間に挿入され、差分電圧信号（Ｖ_ｉｎｐ，Ｖ_ｉｎｎ）の正側電圧信号Ｖ_ｉｎｐをゲート電圧として入力する。ＭＯＳトランジスタＭＮ４は、ＭＯＳトランジスタＭＮ１ｃ，ＭＮ２ｃとグラウンドとの間に挿入される。このように、本実施の形態では、第１のＭＯＳ差動回路と第２のＭＯＳ差動回路とで、入力する差動電圧信号（Ｖ_ｉｎｐ，Ｖ_ｉｎｎ）の極性が逆となっている。

補正電流（Ｉ_ｐｃ，Ｉ_ｎｃ）は以下の式（５）で表される。歪み補正回路３０では、入力信号の接続を、上述のように変換回路２０と入れ替えている（極性を逆にしている）ため、式（５）と式（２）とでは差動電圧Ｖ_ｉｎの符号が反転している。

この回路の時間出力ｔ_ｏｕｔを求めると、以下の式（６）のようになる。β_ｃは、ＭＯＳトランジスタＭＮ１ｃ，ＭＮ２ｃの利得係数である。

ここで、利得Ｇを以下の式（７）のように定義する。

時間出力ｔ_ｏｕｔは、以下の式（８）のようになる。

上記式（８）では、第２項が、３次歪に対応する。この式（８）からわかるように、第２項において、（Ｖ_ｃｏｍ−Ｖ_ＴＨ）^２に反比例する３次歪みが発生する。

ここで、第１のＭＯＳ差動回路において差動電圧信号（Ｖ_ｉｎｐ，Ｖ_ｉｎｎ）を入力するＭＯＳトランジスタＭＮ１，ＭＮ２の利得係数βと、第２のＭＯＳ差動回路において差動電圧信号（Ｖ_ｉｎｐ，Ｖ_ｉｎｎ）を入力するＭＯＳトランジスタＭＮ１ｃ，ＭＮ２ｃの利得係数β_ｃとの関係が、β_ｃ＝(３−２√２）βを満たすとすると、式（８）の第２項は０となり３次歪をキャンセルすることができる。この場合の時間出力ｔ_ｏｕｔは、以下のようになる。

３次歪がキャンセルされることで、従来の電圧・時間変換器と比較した場合、線形性を大きく改善することができる。

実施の形態２．
次に、本発明の実施の形態２について説明する。

本実施の形態に係る電圧・時間変換器１Ｂは、変換回路２０と歪み補正回路３０とを備える点では、上記実施の形態１に係る電圧・時間変換器１Ａと同じである。本実施の形態に係る電圧・時間変換器１Ｂは、歪み補正回路３０において、第２のＭＯＳ差動回路を構成するＭＯＳトランジスタＭＮ１ｃ，ＭＮ２ｃに入力されるゲート電圧（制御電圧）が、上記実施の形態１と異なっている。

図５に示すように、本実施の形態では、ＭＯＳトランジスタＭＮ１ｃ，ＭＮ２ｃに入力されるゲート電圧を一定の電圧（Ｖ_ｐｃ，Ｖ_ｎｃ）としている。補正電流（Ｉ_ｐｃ，Ｉ_ｎｃ）は、制御電圧Ｖ_ｐｃ，Ｖ_ｎｃを印加した第２のＭＯＳ差動回路により生成する。この場合、補正電流Ｉ_ｐｃ，Ｉ_ｎｃは、以下の式で表せる。

ここから、時間出力ｔ_ｏｕｔを求めると、以下の式となる。ただし、Ｖ_ｐｃ＝Ｖ_ｎｃ＝Ｖ_ｃとしている。

ここで、利得Ｇを以下のように定義すると、

時間出力ｔ_ｏｕｔは、以下のように表せる。

ここで、第１のＭＯＳ差動回路において差動電圧信号（Ｖ_ｉｎｐ，Ｖ_ｉｎｎ）を入力するＭＯＳトランジスタＭＮ１，ＭＮ２の利得係数βと、第２のＭＯＳ差動回路において２つのゲート電圧（Ｖ_ｐｃ，Ｖ_ｎｃ）を入力するＭＯＳトランジスタＭＮ１ｃ，ＭＮ２ｃの利得係数β_ｃとの関係が、β_ｃ＝βを満たすものとする。さらに、第１のＭＯＳ差動回路に入力される差動電圧信号（Ｖ_ｉｎｐ，Ｖ_ｉｎｎ）のコモンレベルＶ_ｃｏｍと、第２のＭＯＳ差動回路に入力される２つのゲート電圧のコモンレベルＶ_ｃとの関係が、Ｖ_ｃｏｍ＝Ｖ_ｃを満たすものとする。この場合、第２項は０となり、３次歪みをキャンセルすることができる。この場合、時間出力ｔ_ｏｕｔは、以下の式（１４）のようになる。

上記式（１４）からわかるように、上記実施の形態１よりも、５次歪の大きさを１／４に低減することができる。

また、式（１２）からＶ_ｃを変化させることで、利得Ｇを変えられることがわかる。したがって、製造ばらつきや温度変動により利得が変化しても、Ｖ_ｃを適切に調整することで、利得を一定に保つことができる。また、上記の解析では、Ｖ_ｐｃ＝Ｖ_ｎｃ＝Ｖ_ｃとして計算を行ったが、Ｖ_ｐｃ，Ｖ_ｎｃを独立に調整すれば（すなわちＶ_ｐｃ≠Ｖ_ｎｃとすれば）、電圧・時間変換器１Ｂのオフセット成分もキャンセルすることができる。このように、第２のＭＯＳ差動回路への差動電圧信号の正側電圧Ｖ_ｐｃと負側電圧Ｖ_ｎｃとの間に、タイミング信号（ＳＴＡＲＴ信号，ＳＴＯＰ信号）に含まれるオフセット成分を打ち消すオフセットを与えるようにしてもよい。

実施の形態３．
次に、本発明の実施の形態３について説明する。

本実施の形態に係る電圧・時間変換器１Ｃは、変換回路２０及び歪み補正回路３０の差動回路の構成が、上記実施の形態１，２に係る電圧・時間変換器１Ａ，１Ｂと異なる。

図６に示すように、本実施の形態に係る電圧・時間変換器１Ｃでは、一対のＣＭＯＳとしてのＭＯＳトランジスタＭＮ１，ＭＮ２のソース端子が分離されて、各々のソース端子にクロック信号ＣＫにより制御される別のＭＯＳトランジスタ（ＣＭＯＳスイッチ）ＭＮ３Ａ，ＭＮ３Ｂが接続されている。歪み補正回路３０においても同様に、ＭＯＳトランジスタＭＮ１ｃ, ＭＮ２ｃのソース端子が分離され、各々のソース端子にクロック信号ＣＫにより制御される別のＭＯＳトランジスタ（スイッチ）ＭＮ４Ａ，ＭＮ４Ｂが接続されている。このようにすることで、ＭＯＳトランジスタＭＮ１，ＭＮ２及びＭＯＳトランジスタＭＮ１ｃ，ＭＮ２ｃのソース端子を介した干渉を避けることができ、線形性をさらに改善することができる。

ここでは図示しないが、この実施の形態に係る回路構成は、上記実施の形態２の電圧・時間変換器１Ｂの構成にも同様に適用することができ、これにより、実施の形態２の電圧・時間変換器１Ｂの線形性をさらに改善することができる。なお、他の実施の形態においても、ゲート電圧を入力する一対のＣＭＯＳのソース端子が分離されて、各々のソース端子にクロック信号ＣＫにより制御される別のＣＭＯＳが接続されるようにしてもよい。

実施の形態４．
次に、本発明の実施の形態４について説明する。

本実施の形態に係る電圧・時間変換器１Ｄ（図１０参照）の構成及び動作を理解するために、まず、理想的な電圧・時間変換器の特性について説明する。図７に示す電圧・時間変換器１Ａ’は、従来の回路構成を有する変換器である。図７に示すように、電圧・時間変換器１Ａ’は、容量Ｃを有するコンデンサ３Ｐ，３Ｎと、コンデンサ３Ｐ，３ＮをプリチャージするＭＯＳトランジスタ（スイッチ）ＭＰ１，ＭＰ２と、入力信号（Ｖ_ｉｎｐ，Ｖ_ｉｎｎ）を、クロック信号ＣＫに同期して電流信号（Ｉ_ｐ，Ｉ_ｎ）に変換するＶＩ変換器２５と、インバータ４Ｐ，４Ｎと、を備える。ＶＩ変換器２５は、図１に示す、ＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３で構成される回路をまとめたものである。

ここで、電圧・時間変換器１Ａ’の特性を理想的な線形特性に近づけるために、ＶＩ変換器２５がどのような伝達特性を持てばよいかを考える。ノードＤＰ，ＤＮの電圧がインバータ４Ｐ，４Ｎのしきい値Ｖｔｉｎｖを下回るまでの時間（ｔ_ｐ、ｔ_ｎ）は、上記式（３）に示すように電流（Ｉ_Ｐ，Ｉ_Ｎ）に反比例するため、電流（Ｉ_Ｐ，Ｉ_Ｎ）が、以下の式（１５）に示すように差動電圧Ｖ_ｉｎの関数であれば、時間出力ｔ_ｏｕｔは、差動電圧Ｖ_ｉｎに対して線形となる。

ここで、ａは任意の定数であり、ｂは、以下の式（１６）を満足する定数である。

ここで、Ｇは、電圧・時間変換器１Ａ’の利得である。

図８に示すように、電圧・時間変換器１Ａ’におけるＶＩ変換器２５の伝達関数（実線）と理想的な伝達関数（点線）とを比較する。ＶＩ変換器２５は、ＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３で構成されるため、ＶＩ変換器２５における差動電圧Ｖ_ｉｎと電流（Ｉ_Ｐ，Ｉ_Ｎ）との間の理想的な伝達関数は、差動電圧Ｖ_ｉｎの２次関数（上記式（２）参照）となる。電流（Ｉ_Ｐ，Ｉ_Ｎ）と差動電圧Ｖ_ｉｎとの間の伝達関数が、点線で示す理想的なものであれば、差動電圧Ｖ_ｉｎと時間出力ｔ_ｏｕｔとの関係は線形となる。しかしながら、電圧・時間変換器１Ａ’におけるＶＩ変換器２５の伝達関数は、直線状となるため、理想的な伝達関数とはほど遠いものとなる。これが、電圧・時間変換器１Ａ’の非線形性の原因となる。

そこで、本実施の形態に係る電圧・時間変換器１Ｄは、図９に示すように、２本の直線で理想の伝達関数に折れ線近似された伝達関数に従って動作する。これにより、図７に示す電圧・時間変換器１Ａ’よりも線形性を改善することができる。

図１０に示すように、電圧・時間変換器１Ｄは、変換回路２１と、補正回路３１と、を備える。

変換回路２１は、一対の抵抗ＲＩ１，ＲＩ２を備える点が、上記各実施の形態に係る変換回路２０（例えば図１参照）と異なる。抵抗ＲＩ１は、ＭＯＳトランジスタＭＮ１とＭＯＳトランジスタＭＮ３との間に挿入され、抵抗ＲＩ２は、ＭＯＳトランジスタＭＮ２とＭＯＳトランジスタＭＮ３との間に挿入されている。変換回路２１は、差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）を一対の電流（Ｉ_Ｐ１，Ｉ_Ｎ１）に変換し、変換された一対の電流（Ｉ_Ｐ１，Ｉ_Ｎ１）に対応する電圧が、インバータ４Ｐ，４Ｎへ入力される。インバータ４Ｐ，４Ｎの出力電圧の変化は、時間出力ｔ_ｏｕｔに変換される。ここで、一対の電流（Ｉ_Ｐ１，Ｉ_Ｎ１）を、第１の電流組とする。

差動電圧Ｖ_ｉｎに対する第１の電流Ｉ_Ｐ１の伝達関数は、図１１に示すように、差動電圧Ｖ_ｉｎに比例して増加する直線となる。この増加直線の傾きは、抵抗ＲＩ１、ＲＩ２の値で調整することができる。このことは、第１の電流Ｉ_Ｎ１も同様である。このように、変換回路２１は、第１のＭＯＳ差動回路に一対の抵抗ＲＩ１，ＲＩ２を挿入することにより、差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）に比例して増加する第１の電流組（Ｉ_Ｐ１，Ｉ_Ｎ１）を一対の電流として出力する。

補正回路３１は、第１の電流組（Ｉ_Ｐ１，Ｉ_Ｎ１）に、補正電流としての第２の電流組（Ｉ_Ｐ２，Ｉ_Ｎ２）及び第３の電流組（Ｉ_Ｐ３，Ｉ_Ｎ３）を加える。

図１０に示すように、補正回路３１は、第３のＭＯＳ差動回路としてのＭＯＳ差動回路３１Ａと、第４のＭＯＳ差動回路としてのＭＯＳ差動回路３１Ｂと、を備える。

ＭＯＳ差動回路３１Ａは、ＭＯＳトランジスタＭＮＩ４，ＭＮＩ５，ＭＮＩ６及び抵抗ＲＩ３、ＲＩ４を備える。ＭＯＳトランジスタＭＮＩ４とＭＯＳトランジスタＭＮＩ６との間に抵抗ＲＩ３が挿入され、ＭＯＳトランジスタＭＮＩ５とＭＯＳトランジスタＭＮＩ６との間に抵抗ＲＩ４が挿入されている。ＭＯＳトランジスタＭＮＩ４は、ノードＤＰとＭＯＳトランジスタＭＮＩ６との間に挿入され、差分電圧信号（Ｖ_ｉｎｐ，Ｖ_ｉｎｎ）の正側電圧信号Ｖ_ｉｎｐをゲート電圧として入力する。また、ＭＯＳトランジスタＭＮＩ５は、ノードＤＮとＭＯＳトランジスタＭＮＩ６との間に挿入され、差分電圧信号（Ｖ_ｉｎｐ，Ｖ_ｉｎｎ）の負側電圧信号Ｖ_ｉｎｎをゲート電圧として入力する。ＭＯＳトランジスタＭＮＩ６は、クロック信号ＣＫを入力し、ＭＯＳトランジスタＭＮＩ４，ＭＮＩ５と電圧Ｖ_ｓ１が印加される端子との間に挿入される。

ＭＯＳ差動回路３１Ａは、第２の電流組（Ｉ_Ｐ２，Ｉ_Ｎ２）を出力する。差動電圧Ｖ_ｉｎに対する第２の電流Ｉ_Ｐ２の伝達関数は、図１１に示すように、差動電圧Ｖ_ｉｎに比例して増加する直線となる。この増加直線の傾きは抵抗ＲＩ３，ＲＩ４の値で調整することができる。第２の電流Ｉ_Ｐ２は、Ｖ_ｉｎ＜Ｖ_ｓ１＋Ｖ_ＴＨの範囲では流れない。Ｖ_ｓ１は、ＭＯＳトランジスタＭＮＩ６のオフセット電圧であり、電圧Ｖ_ＴＨは、ＭＯＳトランジスタＭＮＩ４，ＭＮＩ５のしきい値電圧である。第２の電流Ｉ_Ｐ２が流れ出す差動電圧Ｖ_ｉｎは、電圧Ｖ_ｓ１の値により調整できる。このことは、第２の電流Ｉ_Ｎ２も同様である。このように、ＭＯＳ差動回路３１Ａは、差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）をゲート電圧として入力し、一対の抵抗ＲＩ３，ＲＩ４が挿入され、差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）に比例して増加する第２の電流組（Ｉ_Ｐ２，Ｉ_Ｎ２）を補正電流として出力する。

また、図１０に示すように、ＭＯＳ差動回路３１Ｂは、ＭＯＳトランジスタＭＮＩ７，ＭＮＩ８，ＭＮＩ９を備える。ＭＯＳトランジスタＭＮＩ７は、ノードＤＰとＭＯＳトランジスタＭＮＩ９との間に挿入され、ＭＯＳトランジスタＭＮＩ８は、ノードＤＮとＭＯＳトランジスタＭＮＩ９との間に挿入される。ＭＯＳトランジスタＭＮＩ９は、クロック信号ＣＫを入力し、ＭＯＳトランジスタＭＮＩ７，ＭＮＩ８とグラウンドとの間に挿入される。ＭＯＳトランジスタＭＮＩ７，ＭＮＩ８に入力されるゲート電圧は、一定の電圧（Ｖ_ｐｃ，Ｖ_ｎｃ）である。

ＭＯＳ差動回路３１Ｂは、第３の電流組（Ｉ_Ｐ３，Ｉ_Ｎ３）を出力する。ＭＯＳトランジスタＭＮＩ７，ＭＮＩ８のゲート電圧として一定の電圧（Ｖ_ｐｃ，Ｖ_ｎｃ）が印加されるため、差動電圧Ｖ_ｉｎに対する第３の電流Ｉ_Ｐ３の伝達関数は、図１１に示すように、差動電圧Ｖ_ｉｎによらず一定となる。第３の電流Ｉ_Ｐ３の大きさは、ゲート電圧（Ｖ_ｐｃ，Ｖ_ｎｃ）の値で調整することができる。このことは、第３の電流Ｉ_Ｎ３も同様である。ＭＯＳ差動回路３１Ｂは、一定の電圧（Ｖ_ｐｃ，Ｖ_ｎｃ）をゲート電圧として入力し、一定の電組組（Ｉ_Ｐ３，Ｉ_Ｎ３）を補正電流として出力する。

これら第１の電流Ｉ_Ｐ１、第２の電流Ｉ_Ｐ２、第３の電流Ｉ_Ｐ３はノードＤＰで加算されて、電流Ｉ_ｐとなる。また、第１の電流Ｉ_Ｎ１、第２の電流Ｉ_Ｎ２、第３の電流Ｉ_Ｎ３は、加算されて電流Ｉ_Ｎとなる。したがって、インバータ４Ｐ，４Ｎに入力される一対の電流（Ｉ_Ｐ，Ｉ_Ｎ）の伝達関数は、図１１に示すようになり、理想的な伝達関数に折れ線近似されたものとなる。この結果、差動電圧Ｖ_ｉｎに対する時間出力ｔ_ｏｕｔの線形性が向上する。

実施の形態５．
次に、本発明の実施の形態５について説明する。

図１２に示すように、本実施の形態に係る電圧・時間変換器１Ｅは、変換回路２１と、補正回路３２と、を備える。すなわち、電圧・時間変換器１Ｅは、補正回路３１の代わりに補正回路３２を備える点が、電圧・時間変換器１Ｄと異なる。

変換回路２１は、差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）を一対の電流（Ｉ_Ｐ１，Ｉ_Ｎ１）に変換する。この（Ｉ_Ｐ１，Ｉ_Ｎ１）を、第１の電流組とする。

図１２に示すように、補正回路３２は、第３のＭＯＳ差動回路としてのＭＯＳ差動回路３１Ａと、第４のＭＯＳ差動回路としてのＭＯＳ差動回路３１Ｂと、を備える点は補正回路３１と同じである。補正回路３２は、第３のＭＯＳ差動回路としてのＭＯＳ差動回路３１Ｃをさらに備える。

ＭＯＳ差動回路３１Ｃは、ＭＯＳトランジスタＭＮＩ１０，ＭＮＩ１１，ＭＮＩ１２及び抵抗ＲＩ５、ＲＩ６を備える。ＭＯＳトランジスタＭＮＩ１０とＭＯＳトランジスタＭＮＩ１１との間に抵抗ＲＩ５が挿入され、ＭＯＳトランジスタＭＮＩ１１とＭＯＳトランジスタＭＮＩ１２との間に抵抗ＲＩ６が挿入されている。ＭＯＳトランジスタＭＮＩ１０は、ノードＤＰとＭＯＳトランジスタＭＮＩ１２との間に挿入され、差分電圧信号（Ｖ_ｉｎｐ，Ｖ_ｉｎｎ）の正側電圧信号Ｖ_ｉｎｐをゲート電圧として入力する。また、ＭＯＳトランジスタＭＮＩ１１は、ノードＤＮとＭＯＳトランジスタＭＮＩ１２との間に挿入され、差分電圧信号（Ｖ_ｉｎｐ，Ｖ_ｉｎｎ）の負側電圧信号Ｖ_ｉｎｎをゲート電圧として入力する。ＭＯＳトランジスタＭＮＩ１２は、クロック信号ＣＫを入力し、ＭＯＳトランジスタＭＮＩ１０，ＭＮＩ１１と電圧Ｖ_ｓ２が印加される端子との間に挿入される。

ＭＯＳ差動回路３１Ｃは、第４の電流組（Ｉ_Ｐ４，Ｉ_Ｎ４）を出力する。差動電圧Ｖ_ｉｎに対する第４の電流Ｉ_Ｐ４の伝達関数は、図１３に示すように、差動電圧Ｖ_ｉｎに比例して増加する直線となる。この増加直線の傾きは抵抗ＲＩ５，ＲＩ６の値で調整することができる。第４の電流Ｉ_Ｐ４は、Ｖ_ｉｎ＜Ｖ_ｓ２＋Ｖ_ＴＨの範囲では流れない。Ｖ_ＴＨは、ＭＯＳトランジスタＭＮＩ１０，ＭＮＩ１１のしきい値電圧である。第４の電流Ｉ_Ｐ４が流れ出す電圧は、電圧Ｖ_ｓ２の値により調整できる。このことは、第４の電流Ｉ_Ｎ４も同様である。すなわち、ＭＯＳ差動回路３１Ｃは、差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）をゲート電圧として入力し、一対の抵抗ＲＩ３，ＲＩ４が挿入され、差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）に比例して増加する第４の電流組（Ｉ_Ｐ４，Ｉ_Ｎ４）を補正電流として出力する。

これら第１の電流Ｉ_Ｐ１、第２の電流Ｉ_Ｐ２，第３の電流Ｉ_Ｐ３、第４の電流Ｉ_Ｐ４はノードＤＰで加算されて、電流Ｉ_ｐとなる。また、第１の電流Ｉ_Ｎ１、第２の電流Ｉ_Ｎ２，第３の電流Ｉ_Ｎ３、第４の電流Ｉ_Ｎ４はノードＤＮで加算されて電流Ｉ_Ｎとなる。したがって、インバータ４Ｐ，４Ｎに入力される、差動電圧Ｖ_ｉｎに対する一対の電流（Ｉ_Ｐ，Ｉ_Ｎ）の伝達関数は、図１３に示すようになり、理想的な伝達関数に折れ線近似される。この結果、差動電圧Ｖ_ｉｎに対する時間出力ｔ_ｏｕｔの線形性が向上する。

このように、本実施の形態では、図１３に示すように、３本の直線で理想的な伝達関数に折れ線近似した。補正回路３２の第３のＭＯＳ差動回路の数をさらに増やして、４本以上の直線で理想的な伝達関数に折れ線近似することも可能である。

実施の形態６．
次に、本発明の実施の形態６について説明する。

上記実施の形態１、２、３、４、５では、差動電圧信号から時間出力に線形変換する電圧・時間変換器１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅについて説明した。これらの電圧・時間変換器１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅによれば、差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）から時間出力ｔ_ｏｕｔへの線形性が向上し、変換精度を向上することができる。

電圧・時間変換器１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅを用いてアナログ・デジタル変換器を構成するためには、電圧・時間変換器１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅの後段に、時間出力をデジタルデータ信号に変換する並列型の時間・デジタル変換器を取り付ける必要がある。しかし、並列型の時間・デジタル変換器を使用すると、変換精度を上げると回路規模と変換時間が指数関数的に増加してしまい、消費電力が増加し、動作速度が低下するおそれがある。

そこで、本実施の形態では、変換精度を上げても消費電力の増加、動作速度の低下が起こらない時間領域のアナログ・デジタル変換器について説明する。本実施の形態に係るアナログ・デジタル変換器では、サブレンジング方式が用いられる。サブレンジング方式は、アナログ・デジタル変換を、粗い変換と細かい変換の２回に分けて、必要な回路規模を縮小する。

図１４に示すように、本実施の形態に係るアナログ・デジタル変換器１００では、電圧・時間変換器１Ｂと時間・デジタル変換器１０とを組み合わせて上位ＡＤ変換器としてのアナログ・デジタル変換器ＣＡＤＣ、下位ＡＤ変換器としてのアナログ・デジタル変換器ＦＡＤＣとを構成する。アナログ・デジタル変換器１００は、このアナログ・デジタル変換器ＣＡＤＣ、ＦＡＤＣの他、残差発生回路５０と、合成器としてのエンコーダ６０と、を備える。

アナログ・デジタル変換器ＣＡＤＣは、入力した差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）を、ｎ（ｎは自然数）ビットのデジタル信号のうちの上位ｍ（ｍはｎより少ない自然数）ビットの上位デジタルデータ信号ＤＯＵＴ＜ｍ−１：０＞に変換する。

残差発生回路５０は、差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）と、アナログ・デジタル変換器ＣＡＤＣから出力された上位デジタルデータ信号ＤＯＵＴ＜ｍ−１：０＞とに基づいて、差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）の残差信号を発生させる。

アナログ・デジタル変換器ＦＡＤＣは、残差信号を入力し、残差信号をｎビットのデジタル信号のうちの下位ｎ−ｍビットの下位デジタルデータ信号ＤＯＵＴ＜（ｎ−ｍ）−１：０＞に変換する。

エンコーダ６０は、上位デジタルデータ信号ＤＯＵＴ＜ｍ−１：０＞と、下位デジタルデータ信号ＤＯＵＴ＜（ｎ−ｍ）−１：０＞とを合成して、ｎビットのデジタル信号ＤＯＵＴ＜ｎ−１：０＞として出力する。

アナログ・デジタル変換器ＣＡＤＣ，ＦＡＤＣでは、電圧・時間変換器１Ｂを用いているので、差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）から時間出力ｔ_ｏｕｔへの線形変換の線形性が改善されている。なお、本実施の形態では、電圧・時間変換器１Ｂの代わりに、同じく線形性が改善された電圧・時間変換器１Ａ，１Ｃ，１Ｄ，１Ｅを用いるようにしてもよい。

図１５には、時間・デジタル変換器１０の回路構成の一例が示されている。時間・デジタル変換器１０は、ＳＴＡＲＴ信号とＳＴＯＰ信号の立ち上がりエッジの時間差（時間出力ｔ_ｏｕｔ）をｋ（ｋはｍまたはｎ−ｍ）ビットのデジタル信号に変換する。時間・デジタル変換器１０は、遅延回路Ｄ１〜Ｄ２^ｋと、フリップフロップＦＦ１〜ＦＦ２^ｋと、エンコーダ１１とを備える。

ＳＴＡＲＴ信号が立ち上がると、その立ち上がり信号が、遅延回路Ｄ１〜Ｄ２^kで遅延しながら伝搬されていく。その後、ＳＴＯＰ信号が立ち上がると、遅延回路Ｄ１〜Ｄ２^kの出力はそれぞれフリップフロップＦＦ１〜ＦＦ２^kによりラッチされる。フリップフロップＦＦ１〜ＦＦ２^kの出力を見ることで、ＳＴＯＰ信号が立ち上がった時刻にＳＴＡＲＴ信号の立ち上がりが何段目の遅延回路まで伝搬したかをエンコーダ１１が検出する。エンコーダ１１は、入力したタイミング信号（ＳＴＡＲＴ信号、ＳＴＯＰ信号）を、デジタル信号ＤＯＵＴ＜ｋ−１：０＞に変換して出力する。この際の１ＬＳＢ（時間分解能）は、１つの遅延回路の遅延時間ｔ_ｐｄに等しくなる。

図１６には、時間・デジタル変換器１０の回路構成の他の例が示されている。この時間・デジタル変換器１０では、遅延回路Ｄ１〜Ｄ２^k間に補間回路ＩＰ１〜ＩＰ２^k−１が設けられている。補間回路ＩＰ１〜ＩＰ２^k−１にはｔ_ｐｄだけ時間がずれた２つの立ち上がり信号が入力される。補間回路ＩＰ１〜ＩＰ２^k−１は、２つの信号の中間の時刻で立ち上がるパルス信号を出力する。これにより、ｔ_ｐｄ／２間隔で立ち上がるパルス列が得られる。このパルス列をＳＴＯＰ信号の立ち上がりエッジでラッチすることにより、ｔ_ｐｄ／２の時間分解能で時間・デジタル変換を行うことができる。

時間・デジタル変換器１０では、時間分解能が高いほど、変換時間を短縮することできる。この図１６に示す構成を採用することで、アナログ・デジタル変換器１００の変換速度を向上することができる。また、図１６では、補間を１度行う構成を示しているが、複数回補間を行うことで、さらに時間分解能を上げるようにしてもよい。

差動電圧信号（Ｖ_ｉｎｐ、Ｖ_ｉｎｎ）は、上位ＡＤ変換を行うアナログ・デジタル変換器ＣＡＤＣの電圧・時間変換器１Ｂにより時間出力ｔ_ｏｕｔに変換され、その時間出力ｔ_ｏｕｔを時間・デジタル変換器１０によりデジタル変換し、上位ｍビットの変換結果が得られる。

図１７には、アナログ・デジタル変換器ＣＡＤＣの出力が２ビット（ｍ＝２）の場合に対応する残差発生回路５０の回路構成が示されている。図１７に示すように、残差発生回路５０は、コンデンサＣ０〜Ｃ２と、スイッチＳ０〜Ｓ３とを備える。コンデンサＣ０〜Ｃ２の容量値はＣ０＝Ｃ１＝Ｃ，Ｃ２＝２Ｃに設定されている。ＶＴは入力される電圧信号の上限電圧であり、ＶＢは入力される電圧信号の下限電圧であり、アナログ信号である電圧信号の入力範囲を規定する。

Ｖ_ｃｏｍは、出力端子ＯＵＴＰ、ＯＵＴＮのコモンレベルを規定する電圧である。正側電圧信号Ｖ_ｉｎｐを取り込むトラック期間では、スイッチＳ０〜Ｓ２は、正側電圧信号Ｖ_ｉｎｐが入力される入力端子ＩＮＰに接続され、スイッチＳ３は、Ｖ_ｃｏｍが入力される端子に接続している。

トラック期間が終了すると、スイッチＳ０〜Ｓ４はオフとなり、トラック期間終了時の正側電圧信号Ｖ_ｉｎｐがコンデンサＣ０〜Ｃ２にサンプリングされる。

その後、残差発生回路５０は、アナログ・デジタル変換器ＣＡＤＣの変換結果ＤＯＵＴ［１：０］に応じてスイッチＳ０〜Ｓ２を切り替える。すなわち、残差発生回路５０は、ＤＯＵＴ［０］が１ならば、スイッチＳ１をＶＴへ接続し、０ならばＶＢへ接続する。残差発生回路５０は、スイッチＳ２も同様に、ＤＯＵＴ［１］が１ならばＶＴへ接続し、０ならばＶＢへ接続する。このようにすると、コンデンサＣ０〜Ｃ２に蓄えられていた電荷が再配分され、出力端子ＯＵＴＰには、残差電圧信号（V_ｉｎｐ，V_ｉｎｎ）から並列型のアナログ・デジタル変換器ＣＡＤＣの変換結果を差し引いた残差信号が出力端子ＯＵＴＰから出力される。なお、残差発生回路５０は、入力端子ＩＮＮ、出力端子ＯＵＴＮが接続されるブロックの回路構成も、上述した回路構成と同じである。

この容量型の残差発生回路５０は、コンデンサＣ０〜Ｃ２とスイッチＳ０〜Ｓ４のみで構成できるため、面積、消費電力が小さいという利点がある。

図１４に戻り、アナログ・デジタル変換器１００の全体の動作について説明する。アナログ・デジタル変換器１００は、残差発生回路５０により、アナログ・デジタル変換器ＣＡＤＣで得られる粗い変換結果（上位デジタル信号）を差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）から差し引き、残差信号を発生する。この残差信号は、細かい変換を行うアナログ・デジタル変換器ＦＡＤＣは、残差信号を入力して、電圧・時間変換器１Ａ，１Ｂにより時間出力ｔ_ｏｕｔに変換し、その時間出力ｔ_ｏｕｔを時間・デジタル変換器１０によりデジタル変換し、下位ビットの変換結果（下位デジタル信号）を得る。粗い変換結果と、細かい変換結果は、合成器としてのエンコーダ６０で合成され、ｎビットのデジタルデータ信号ＤＯＵＴ＜ｎ−１：０＞として出力される。

また、仮に８ビットのアナログ・デジタル変換を、サブレンジング方式を使用しないで構成した場合には、８ビットの並列型の時間・デジタル変換器が必要となる。この場合には、２^８（２５６）個の遅延回路と時間比較器が必要となる。一方で、本実施の形態のように、粗い変換４ビット、細かい変換４ビットのサブレンジング構成とすると、４ビットの時間・デジタル変換器１０が２組必要となり、遅延回路と時間比較器は３２個で済む。このため、大幅な電力削減が可能となる。また、時間・デジタル変換器１０の変換時間は、この遅延回路の数に比例するため、変換時間も大幅に短縮することができる。

入力される差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）が大きい場合には、高線形な電圧・時間変換器１Ａ，１Ｂは、高精度なデジタル信号Ｄ＜ｎ−１：０＞を得るために特に有用である。

以上詳細に説明したように、本実施の形態によれば、差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）を入力し、該差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）を時間出力ｔ_ｏｕｔに線形変換する場合に、時間出力ｔ_ｏｕｔに含まれる差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）の３次成分を除去することができるので、良好な線形性を得ることができる。

また、本実施の形態によれば、差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）を入力し、該差動電圧信号（V_ｉｎｐ，V_ｉｎｎ）を時間出力ｔ_ｏｕｔに線形変換する場合に、電圧と電流との間の伝達関数を理想の伝達関数に近づけることができるので、良好な線形性を得ることができる。すなわち、本実施の形態によれば、差動電圧信号を時間出力に変換する場合に、その線形性を保つために一対のパルス電圧信号に対応する一対の電流を補正するので、良好な線形性を得ることができる。

なお、電圧・時間変換器１Ａ〜１Ｃの構成と、電圧・時間変換器１Ｄ〜１Ｅの構成とを組み合わせて電圧・時間変換器を構成するようにしてもよい。

このように、上記各実施の形態によれば、高線形な電圧・時間変換器１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅを提供することができる。また、この電圧・時間変換器１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅを用いてサブレンジング構成の時間領域のアナログ・デジタル変換器ＣＡＤＣ，ＦＡＤＣを構成することで、変換精度を上げても消費電力増加、動作速度低下が起こらないアナログ・デジタル変換器１００を提供することができる。

この発明は、この発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、この発明を説明するためのものであり、この発明の範囲を限定するものではない。すなわち、この発明の範囲は、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、この発明の範囲内とみなされる。

この発明は、アナログ・デジタル変換器等に適用することができる。

１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ａ’ 電圧・時間変換器、２Ｐ，２Ｎ 電源電圧端子、３Ｐ，３Ｎ コンデンサ、４Ｐ，４Ｎ インバータ、１０ 時間・デジタル変換器、１１ エンコーダ、２０，２１ 変換回路、２５ ＶＩ変換器、３０ 歪み補正回路、３１，３２ 補正回路、３１Ａ，３１Ｂ，３１Ｃ ＭＯＳ差動回路、５０ 残差発生回路、６０ エンコーダ、１００ アナログ・デジタル変換器、ＤＰ，ＤＮ ノード、Ｄ１〜Ｄ２^ｋ 遅延回路、ＦＦ１〜ＦＦ２^ｋ フリップフロップ、ＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ１ｃ，ＭＮ２ｃ，ＭＮ４，ＭＮ３Ａ，ＭＮ３Ｂ，ＭＮ４Ａ，ＭＮ４Ｂ，ＭＮＩ４，ＭＮＩ５，ＭＮＩ６，ＭＮＩ７，ＭＮＩ８，ＭＮＩ９，ＭＮＩ１０，ＭＮＩ１１，ＭＮＩ１２ ＭＯＳトランジスタ、ＲＩ１，ＲＩ２，ＲＩ３，ＲＩ４，ＲＩ５，ＲＩ６ 抵抗、ＩＰ１〜ＩＰ２^k−１ 補間回路

Claims (10)

1. 差動電圧信号をゲート電圧として入力し、該差動電圧信号の大きさに応じた時間出力を示す一対のパルス電圧信号に変換する第１のＭＯＳ差動回路を備える変換回路と、
   前記変換回路における前記差動電圧信号から前記一対のパルス電圧信号への変換が線形性を保つように、前記一対のパルス電圧信号に対応する電流として前記第１のＭＯＳ差動回路から出力される一対の電流を補正する補正回路と、
   を備える電圧・時間変換器。
2. 前記補正回路は、
   前記一対の電流にそれぞれ補正電流を加えることにより、前記一対のパルス電圧信号に含まれる前記差動電圧信号の高次成分を除去する第２のＭＯＳ差動回路を備える歪み補正回路である、
   請求項１に記載の電圧・時間変換器。
3. 前記第１のＭＯＳ差動回路と前記第２のＭＯＳ差動回路とで、入力する前記差動電圧信号の極性が逆であり、
   前記第１のＭＯＳ差動回路において前記差動電圧信号を入力するＣＭＯＳの利得係数βと、前記第２のＭＯＳ差動回路において前記差動電圧信号を入力するＣＭＯＳの利得係数β_ｃとの関係が、
   β_ｃ＝（３−２√２）β
   を満たす、
   請求項２に記載の電圧・時間変換器。
4. 前記第２のＭＯＳ差動回路に入力する２つのゲート電圧を一定の電圧とし、
   前記第１のＭＯＳ差動回路において前記差動電圧信号を入力するＣＭＯＳの利得係数βと、
   前記第２のＭＯＳ差動回路において前記２つのゲート電圧を入力するＣＭＯＳの利得係数β_ｃとの関係が、
   β_ｃ＝β
   を満たし、
   前記第１のＭＯＳ差動回路に入力される前記差動電圧信号のコモンレベルＶ_ｃｏｍと、
   前記第２のＭＯＳ差動回路に入力される前記２つのゲート電圧のコモンレベルＶ_ｃとの関係が、
   Ｖ_ｃｏｍ＝Ｖ_ｃ
   を満たす、
   請求項２に記載の電圧・時間変換器。
5. 前記第２のＭＯＳ差動回路へ入力される前記２つのゲート電圧の正側電圧と負側電圧との間に、前記一対のパルス電圧信号に含まれるオフセット成分を打ち消すオフセットを与える、
   請求項４に記載の電圧・時間変換器。
6. 前記変換回路は、
   前記第１のＭＯＳ差動回路に一対の抵抗を挿入することにより、前記差動電圧信号に比例して増加する前記一対の電流を出力し、
   前記補正回路は、
   前記一対の電流にそれぞれ補正電流を加えることにより、前記差動電圧信号と前記一対のパルス電圧信号に対応する電流との伝達関数を、理想的な伝達関数に折れ線近似する、
   請求項１に記載の電圧・時間変換器。
7. 前記補正回路は、
   前記差動電圧信号をゲート電圧として入力し、一対の抵抗が挿入され、前記差動電圧信号に比例して増加する前記補正電流を出力する少なくとも１つの第３のＭＯＳ差動回路を備える、
   請求項６に記載の電圧・時間変換器。
8. 前記補正回路は、
   一定の電圧をゲート電圧として入力し、一定の電流を前記補正電流として出力する第４のＭＯＳ差動回路を備える、
   請求項６に記載の電圧・時間変換器。
9. ゲート電圧を入力する一対のＣＭＯＳのソース端子が分離されて、各々のソース端子にクロック信号により制御される別のＣＭＯＳが接続されている、
   請求項１から８のいずれか一項に記載の電圧・時間変換器。
10. 入力した差動電圧信号を、ｎ（ｎは自然数）ビットのデジタル信号のうちの上位ｍ（ｍはｎより少ない自然数）ビットの上位デジタル信号に変換する上位ＡＤ変換器と、
    前記差動電圧信号と、前記上位ＡＤ変換器から出力された上位デジタル信号とに基づいて、前記差動電圧信号の残差信号を発生させる残差発生回路と、
    前記残差信号を、ｎビットのデジタル信号のうちの下位ｎ−ｍビットの下位デジタル信号に変換する下位ＡＤ変換器と、
    前記上位デジタル信号と、前記下位デジタル信号とを合成して、ｎビットのデジタル信号として出力する合成器と、
    を備え、
    前記上位ＡＤ変換器及び前記下位ＡＤ変換器の少なくとも一方が、請求項１から９のいずれか一項に記載の電圧・時間変換器を備えている、
    アナログ・デジタル変換器。

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