JP5515126B2 - パイプライン型a/dコンバータおよびa/d変換方法、ならびにダイナミック型差動増幅器 - Google Patents
パイプライン型a/dコンバータおよびa/d変換方法、ならびにダイナミック型差動増幅器 Download PDFInfo
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Description
−Vref<Vin<−5/8×Vref k=−3
−5/8×Vref<Vin<−3/8×Vref k=−2
−3/8×Vref<Vin<−1/8×Vref k=−1
−1/8×Vref<Vin<+1/8×Vref k=0
+1/8×Vref<Vin<+3/8×Vref k=1
+3/8×Vref<Vin<+5/8×Vref k=2
+5/8×Vref<Vin<+Vref k=3
Q=−4C0・Vin …(1)
で与えられる。また、演算増幅器OAの反転入力端子(−)の電位をvi、その出力電圧をvo、その利得をGとするとき、
(vi−Vref)×k×C0+(vi−vo)C0=Q=−4C0・Vin …(2a)
vo=−G・vi …(2b)
Vout=4(Vin−k/4×Vref)/{1+(k+1)/G} …(3)
Vout=4・(Vin−k×Vref/4) …(3’)
G(dB)>6N+10 …(4)
程度となる。したがって分解能を10ビットとすると、必要な利得Gは70dB以上、分解能を12ビットとすると必要な利得Gは82dB以上となる。近年の微細化されたCMOSデバイスを用いた演算増幅器の利得はせいぜい60dB程度であり、このような高い利得を得ることは困難となっている。
1. 入力電圧を複数のしきい値電圧と比較し、複数のセグメントのいずれに属するかを判定する第1ステップ
2. 入力電圧が属するセグメントを挟む第1電圧と第2電圧を生成する第2ステップ
3. 第1電圧と入力電圧の差分を、所定のコモン電圧を基準として増幅することにより第3電圧を生成する第3ステップ
4. 第2電圧と入力電圧の差分を、コモン電圧を基準として増幅することにより第4電圧を生成する第4ステップ
5. 第3電圧と第4電圧の間を、複数のセグメントに分割し、コモン電圧が複数のセグメントのいずれに属するかを判定する第5ステップ
6. コモン電圧が属するセグメントを挟む第5電圧と第6電圧を生成する第6ステップ
7. 第5電圧とコモン電圧の差分を、コモン電圧を基準として増幅することにより第7電圧を生成する第7ステップ
8. 第6電圧とコモン電圧の差分を、コモン電圧を基準として増幅することにより第8電圧を生成する第8ステップ
第5ステップから第8ステップは繰り返し実行されるものであり、第8ステップから第5ステップに戻るとき、前回の第7ステップで得られた第7電圧を次の第5ステップの第3電圧として、前回の第8ステップで得られた第8電圧を次の第5ステップの第4電圧として利用する。
A型変換回路は、入力電圧を複数のしきい値電圧と比較し、複数のセグメントのいずれに属するかを判定する第1サブA/Dコンバータと、入力電圧が属するセグメントの上限以上の電圧レベルを有する第1電圧を生成し、第1電圧と入力電圧の差分を所定のコモン電圧を基準として増幅することにより第3電圧を生成し、後段のB型変換回路に出力する第1増幅回路と、入力電圧が属するセグメントの下限以下の電圧レベルを有する第2電圧を生成し、第2電圧と入力電圧の差分を所定のコモン電圧を基準として増幅することにより第4電圧を生成し、後段のB型変換回路に出力する第2増幅回路と、を備える。
B型変換回路は、前段からの第3電圧と第4電圧の間を複数のセグメントに分割し、コモン電圧が複数のセグメントのいずれに属するかを判定する第2サブA/Dコンバータと、コモン電圧が属するセグメントの上限以上の電圧レベルを有する第5電圧とコモン電圧の差分を、コモン電圧を基準として増幅することにより第7電圧を生成し、後段のB型変換回路に第3電圧として出力する第3増幅回路と、コモン電圧が属するセグメントの下限以下の電圧レベルを有する第6電圧とコモン電圧の差分を、コモン電圧を基準として増幅することにより第8電圧を生成し、後段のB型変換回路に第4電圧として出力する第4増幅回路と、を備える。比較器列は、前段のB型変換回路からの第3電圧と第4電圧の間を複数のセグメントに分割し、コモン電圧が複数のセグメントのいずれに属するかを判定する。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
はじめに初段に設けられたA型変換回路UCAについて説明する。
図3は、A型変換回路UCAの機能を説明する図である。A型変換回路UCAは、入力信号VIと、基準電圧列VREF(たとえば、+Vref、−Vref、GND=0Vの3つの電圧)を受ける。A型変換回路UCAは、標本化状態φ0と差分増幅状態φ1を交互に繰り返す。
第1中間電圧Vmaは、所定のコモン電圧Vcおよび整数のパラメータkaを用いて、
Vma=Vc+ka×Vref/M …(5a)
で与えられる電圧であり、かつ入力電圧VIが属するセグメントSEGkの上側のしきい値電圧より高い電圧である。
第2中間電圧Vmbは、整数のパラメータkbを用いて、
Vma=Vc+kb×Vref/M …(5b)
で与えられる電圧であり、かつ入力電圧VIが属するセグメントSEGkの下側のしきい値電圧より低い電圧である。つまり、中間電圧Vma、Vmbは、セグメントSEGkを挟み込むように決定される。
Va=G×(Vma−VI−Vc)+Vc
=G×(ka×Vref/M−VI)+Vc …(6a)
Vb=G×(Vmb−VI−Vc)+Vc
=G×(kb×Vref/M−VI)+Vc …(6b)
第1出力電圧Va、第2出力電圧Vbは、以下の式で与えられる。
Va=G×(VI−ka/M・Vref) …(7a)
Vb=G×(VI−kb/M・Vref) …(7b)
ka、kbはそれぞれ、2つの直線Va、Vbが、入力電圧VIの電圧範囲を挟むように決められた整数のパラメータである。式(7a)は、傾きがG、x切片が(ka/M・Vref)である直線を表し、式(7b)は、傾きがG、x切片が(kb/M・Vref)である直線を表す。以下、(ka/M・Vref)を第1オフセット電圧、(kb/M・Vref)を第2オフセット電圧と称する。
ka=(k+α)
kb=(k−α)
図4および式(7a)、(7b)から明らかなように、2つの出力電圧Va、Vbの差分(Vb−Va)は、
Vb−Va=G×(ka−kb)/M・Vref=G×2α/M・Vref …(8)
となり、入力電圧VIの値によらず一定となる。つまり、後段の回路の入力電圧範囲も、入力電圧VIによらずにほぼ一定となる。たとえば
Vb−Va=Vref …(8a)
となるように、つまりG×2α/M=1となるようにα、M、Gの値を決めるとよい。
Va=G×(VI−1/M・Vref) …(9a)
Vb=G×(VI+1/M・Vref) …(9b)
で与えられる出力電圧Va、Vbが出力される。ここではα=1としている。
図5は、A型変換回路UCAの構成を示す回路図である。A型変換回路UCAは、第1サブA/Dコンバータ10、第1増幅回路11a、第2増幅回路11bを備える。
Vthj=Vref/(2M)+j×Vref/M …(10)
を満たすように決定してもよい。ここでjは、−M〜Mの範囲をとる整数である。
−Vref<VI<−5/8×Vref k=−3
−5/8×Vref<VI<−3/8×Vref k=−2
−3/8×Vref<VI<−1/8×Vref k=−1
−1/8×Vref<VI<+1/8×Vref k=0
+1/8×Vref<VI<+3/8×Vref k=1
+3/8×Vref<VI<+5/8×Vref k=2
+5/8×Vref<VI<+Vref k=3
Va=−G×Vi …(11)
となる。
Q=−M・C0・VI (12)
となる。
j・C0・(VI−Vref)+(M−j)・C0・VI=Q=−M・C0・VI …(13)
vi=−(VI+j・Vref/M) …(14)
を得る。式(11)、(14)から、第1出力電圧Vaは、式(15)で与えられる。
Va=−G×Vi=G×(VI+j・Vref/M) …(15)
Va=−G×Vi=G×(VI−j・Vref/M) …(16)
(1)k≧0のとき
第1スイッチ回路12aは、(k+1)個のキャパシタに−Vrefを印加し、残りのM−(k+1)個のキャパシタに接地電圧GNDを印加する。
(2)k=−1のとき
第1スイッチ回路12aはM個すべてのキャパシタに接地電圧GNDを印加する。
(3)k≦−2のとき
第1スイッチ回路12aは、(−k+1)個のキャパシタに基準電圧Vrefを印加し、残りのM−(−k+1)個のキャパシタに接地電圧GNDを印加する。
(1)ka≧1のとき
第1スイッチ回路12aは、ka個のキャパシタに−Vrefを印加し、残りのM−(ka)個のキャパシタに接地電圧GNDを印加する。
(2)ka=0のとき
第1スイッチ回路12aはM個すべてのキャパシタに接地電圧GNDを印加する。
(3)ka≦−1のとき
第1スイッチ回路12aは、ka個のキャパシタに基準電圧Vrefを印加し、残りのM−(ka)個のキャパシタに接地電圧GNDを印加する。
(1)k≧2のとき
第2スイッチ回路12bは、(k−1)個のキャパシタに−Vrefを印加し、残りのM−(k−1)個のキャパシタに接地電圧GNDを印加する。
(2)k=1のとき
第2スイッチ回路12bはM個すべてのキャパシタに接地電圧GNDを印加する。
(3)k≦0
第2スイッチ回路12bは、(−k+1)個のキャパシタに基準電圧Vrefを印加し、残りのM−(−k+1)個のキャパシタに接地電圧GNDを印加する。
(1)kb≧1のとき
第2スイッチ回路12bは、kb個のキャパシタに−Vrefを印加し、残りのM−(kb)個のキャパシタに接地電圧GNDを印加する。
(2)kb=0のとき
第2スイッチ回路12bはM個すべてのキャパシタに接地電圧GNDを印加する。
(3)kb≦−1のとき
第2スイッチ回路12bは、kb個のキャパシタに基準電圧Vrefを印加し、残りのM−(kb)個のキャパシタに接地電圧GNDを印加する。
B型変換回路UCBは、前段のA型変換回路UCAもしくはB型変換回路UCBからの第1入力電圧(第3電圧)Via、第2入力電圧(第4電圧)Vibを受ける。以下では理解の容易のため、前段がA型変換回路UCAであるものとして説明する。
ΔV=(Vib−Via)/L …(17)
Lは2以上の整数である。上述したように前段からの2つの電圧Via(Va)、Vib(Vb)の差分は、式(8)で与えられるから、セグメントSEGの間隔ΔVは、
ΔV=G×2α/M・Vref/L …(18)
となり、もとの基準電圧Vrefと比例する。式(8a)が成り立つとき、
ΔV=Vref/L …(18a)
である。
Voa=−H×Vma
Vma={(L−ja)・Via+ja・Vib)}/L …(19a)
Vob=−H×Vmb
Vmb={(L−jb)・Via+jb・Vib)}/L …(19b)
ja=(j−β) …(20a)
jb=(j+β) …(20b)
具体的にはβ=1としてもよい。
Vob−Vob=−H×{(ja−jb)・Vai+(jb−ja)Vbi}/L …(21)
式(21)に、式(20a)、(20b)を代入すれば、式(22)を得る。
Vbo−Vao=−H×{−2β・(Vbi−Vai)}/L …(22)
式(22)に、式(8)を代入すれば、式(23)を得る。
Vbo−Vao=−H×{−2β・G×2α/M・Vref}/L …(23)
Vob−Voa=Vref
となり、後段のB型変換回路UCBに対する入力電圧範囲は一定となる。
この第7電圧Voa、第8電圧Vobはそれぞれ、後段の第3電圧Via、第4電圧Vibとなる。
第3増幅回路21aは、第3スイッチ回路22aa、第4スイッチ回路22ab、第3増幅器24a、第3キャパシタ列Caa1〜CaaL、第4キャパシタ列Cab1〜CabL、第3スイッチS1aを含む。第4増幅回路21bは、第5スイッチ回路22ba、第6スイッチ回路22bb、第4増幅器24b、第5キャパシタ列Cba1〜CbaL、第6キャパシタ列Cbb1〜CbbL、第4スイッチS1bを含む。第3増幅回路21aと第4増幅回路21bは同様に構成される。
第3スイッチS1aは、第3増幅器24aの反転入力端子と固定電圧端子(接地端子)の間に設けられる。第3スイッチS1aは、標本化状態φ0においてオンし、補間増幅状態φ1においてオフする。
第4スイッチ回路22abは、補間増幅状態φ1において、L個の第4キャパシタ列Cab1〜CabLのうちja個の第2端子を固定電圧端子(接地端子PGND)に接続し、残りの(L−ja)個のキャパシタを開放、もしくは短絡する。このとき第3増幅器24aの反転入力端子の電荷Qは、
Q=−C0・Via・(L−ja)−C0・Vib・ja …(24a)
となる。このときの容量Ctotは、
Ctot=L・C0 …(25)
であるから、第3増幅器24aの反転入力端子の電位Vmaは、
Vma=Q/Ctot={(L−ja)・Via+ja・Vib}/L …(26a)
となり、式(19a)と一致することが分かる。
Voa=(−H)×Vma …(27)
第6スイッチ回路22bbは、補間増幅状態φ1において、L個の第6キャパシタ列Cbb1〜CbbLのうちjb個の第2端子を固定電圧端子(接地端子PGND)に接続し、残りの(L−jb)個のキャパシタを開放、もしくは短絡する。このとき第4増幅器24bの反転入力端子の電荷Qは、
Q=−C0・Via・(L−jb)−C0・Vib・jb …(24b)
となる。第3増幅器24aの反転入力端子の電位Vmbは、
Vmb=Q/Ctot={(L−jb)・Via+jb・Vib}/L …(26b)
となり、式(19b)と一致することが分かる。以上がB型変換回路UCBの構成である。
図9は、変形例に係るB型変換回路の構成を示す回路図である。上述のように、実施の形態に係るA/Dコンバータ100では、従来に比べて増幅器に要求される利得の精度は低くてよいが、同じ変換回路に属する第3増幅器24a、第4増幅器24bの利得Hの相対的な精度は、ある程度要求される。通常、このような相対的な精度は、集積回路技術(たとえば対応する素子同士のペアリングなど)を用いることで達成できることはよく知られている。さらに高い相対精度が要求される場合には、図9の回路が有効である。
ところで、これまでの説明においては増幅器のオフセット電圧はゼロであることを仮定していたが、実際の増幅器には一定量をオフセット電圧があり、精度を劣化させるので、対策が必要である。そこで、第2の変形例では、増幅器のスイッチ動作を工夫することでオフセット電圧の問題を解決する。
Qx=−(Vsig_a+Voff_a)・C0・(L−j)−(Vsig_b+Voff_b)・C0・j …(27)
(Vx−Voff_a)・C0・(L−j)+(Vx+Voff_b)・C0・j=Qx
=−(Vsig_a+Voff_a)・C0・(L−j)−(Vsig_b+Voff_b)・C0・j …(28)
(−Voff_a)・C0・(L−j)+(Vx−Voff_b)・C0・j=Qx
Vx=−{Vsig_a・(L−j)+Vsig_b・j}/L …(29)
となり、オフセット電圧Voff_a、Voff_bの影響を除去し、高精度なA/D変換が実現できる。
これまでは、シングルエンド形式の増幅器を用いる実施例を説明したが、当業者であれば、差動形式の増幅器を利用可能であることが理解される。
図12(a)、(b)は、差動形式の増幅器を用いた場合の、A型変換回路およびB型変換回路の入出力特性を示す図である。
キャパシタ列Capは、第3キャパシタ列Caa1〜CaaL、第4キャパシタ列Cab1〜CabLを含む。キャパシタ列Canも同様である。
Vin_p={(L−j)Vap+j・Vbp}/L …(30p)
Vin_n={(L−j)Van+j・Vbn}/L …(30n)
補間増幅状態φ1において、第3キャパシタ列Caaの(L+j)個のキャパシタを接地し、第4キャパシタ列Cabのj個のキャパシタを接地すると、第3増幅器24aの入力端子には、
Vex_p={(L+j)・Vap+j・Vbn}/L …(31p)
を得る。ここでVbn=−Vbpであるから、式(31p)は、
Vex_p={(L+j)・Vap−j・Vbp}/L …(31p)
と書き直される。これは、2つの電圧VapとVbpを、j:(L+j)に外分する電圧に他ならない。
Vex_n={(L+j)・Van−j・Vbn}/L …(31n)
これは、2つの反転電圧Van、Vbnをj:(L+j)に外分する電圧に他ならない。
増幅に先立ち、ダイナミック型差動増幅器30は初期化状態にセットされる(t<t0)。初期化状態において、制御クロックVCLKがローレベルとなり初期化トランジスタM3、M4がオンする。また制御回路36は、第1スイッチSW1、第2スイッチSW2をオンする。その結果、第1負荷キャパシタCL1、第2負荷キャパシタCL2に電源電圧VDDが印加され、出力電圧Vo1、Vo2が電源電圧VDDに初期化される。
制御クロックVCLKがハイレベルとなると、初期化トランジスタM3、M4がオフし、増幅状態となる(t0<t<t1)。増幅状態では、入力トランジスタM1、入力トランジスタM2それぞれに、入力電圧Vi1、Vi2に応じた電流ID1、ID2が流れる。電流ID1、ID2は、入力トランジスタM1、入力トランジスタM2の相互コンダクタンスをgm、テイル電流をI0として、式(32a)、(32b)で与えられる。
ID1=I0/2+gm×(Vi1−Vi2)/2 …(32a)
ID2=I0/2−gm×(Vi1−Vi2)/2 …(32b)
なお、I0=ID1+ID2が成り立つ。
Vo1=VDD−ID1/CL1・t …(33a)
Vo2=VDD−ID2/CL2・t …(33b)
Vx=VDD−I0×t/(2×CL) …(34)
T=CL×VDD/I0 …(35)
このときの出力電圧Vo1、Vo2は、式(36a)、(36b)となる。
Vo1=VDD/2−gm1/2×(Vi1−Vi2)/I0×VDD …(36a)
Vo2=VDD/2+gm2/2×(Vi1−Vi2)/I0×VDD …(36b)
G=(Vo1−Vo2)/(Vi1−Vi2)
=−(gm1+gm2)/2×VDD/(ID1+ID2) …(37)
gm1=2×ID1/Veff …(38a)
gm2=2×ID2/Veff …(38b)
であるから、この関係を式(37)に代入して、式(39)を得る。
G=−VDD/Veff …(39)
なお、Veff=VGS−Vtである。VGSはゲートソース間電圧、VtはMOSFETのゲートソース間しきい値電圧である。
Ec=Q・VDD=2・ID・T・VDD=CL・VDD 2 …(40)
となる。したがって消費電力Pdは、繰り返し周波数をfcとして、
Pd=fc・Ec=fc・CL・VDD 2 …(41)
となる。
RL=VDD/2ID …(42)
が成り立つ。ここでRL=RL1=RL2、ID=(ID1+ID2)/2である。トランジスタM1、M2の相互コンダクタンスgmは、MOSトランジスタの飽和領域での電圧電流の関係式から、
gm=2・ID/Veff …(43)
で与えられる。したがってこの回路の差動利得Gは、
G=−gm・RL=−VDD/Veff …(44)
となる。つまり、図15のダイナミック型差動増幅器30の利得は、図17の増幅器1030と同じ利得を有することがわかる。
Vo1−Vo2=G・(Vi1−Vi2)・(1−e1/τ) …(45)
τ=RL・CL
である。この回路には定常電流2・IDが流れることを考慮すると、その消費電力PDは、
PD=2・ID・VDD=VDD 2/RL=CL・VDD 2/τ …(46)
PD=CL・VDD 2/τ=10・fc・CL・VDD 2 …(47)
まず、図15のダイナミック型差動増幅器30では、その消費電力PDは式(41)で与えられるため、式(47)で与えられる図17の増幅器1030の消費電力PDに比べて、約1/10程度まで低減できることがわかる。
図18(a)、(b)は、図15のダイナミック型差動増幅器30の具体例を示す回路図である。
C0(Vx−V1)=C0(Vx−V2) …(48)
式(48)をVxについて解くと、式(49)を得る。
Vx=(V1+V2)/2 …(49)
つまり、接続点Nxの電位Vxは、2つの出力電圧Vo1、Vo2の中点電圧となり、図15の回路と同様に、中点電圧Vをしきい値電圧と比較できる。
IDN=KN(VGS−VTN) …(50a)
IDP=−KP(VGS−VTP) …(50b)
IDN=KN(V1−VTN)+KN(V2−VTN)
=2・KN{(V1+V2)/2−VTN} …(51a)
IDP=KP(VDD−V1+VTP)+KP(VDD−V2+VTP)
=2・KP{−(V1+V2)/2+VDD+VTP} …(51b)
(V1+V2)/2=(KN・VTN+KP・VTP)/(KN+KP)+KP/(KN+KP)・VDD …(52)
となり、V1とV2の中点電圧で出力論理状態が切り替わることがわかる。このように、分圧キャパシタC1、C2に代えて、図19(b)に示すNANDゲート42を用いることによっても、中点電圧をしきい値電圧Vthと比較することができる。
また図20と図18(b)を組み合わせてもよい。この場合、図20のトランジスタM5、M6のゲートに、図18(b)のゲート40の出力を入力すればよい。
Claims (24)
- アナログの入力電圧をデジタルデータに変換するA/D変換方法であって、
前記入力電圧を複数のしきい値電圧と比較し、複数のセグメントのいずれに属するかを判定する第1ステップと、
前記入力電圧が属するセグメントを挟む第1電圧と第2電圧を生成する第2ステップと、
前記第1電圧と前記入力電圧の差分を、所定のコモン電圧を基準として増幅することにより第3電圧を生成する第3ステップと、
前記第2電圧と前記入力電圧の差分を、前記コモン電圧を基準として増幅することにより第4電圧を生成する第4ステップと、
前記第3電圧と前記第4電圧の間を、複数のセグメントに分割し、前記コモン電圧が複数のセグメントのいずれに属するかを判定する第5ステップと、
前記コモン電圧が属するセグメントを挟む第5電圧と第6電圧を生成する第6ステップと、
前記第5電圧と前記コモン電圧の差分を、前記コモン電圧を基準として増幅することにより第7電圧を生成する第7ステップと、
前記第6電圧と前記コモン電圧の差分を、前記コモン電圧を基準として増幅することにより第8電圧を生成する第8ステップと、
を備え、
前記第5ステップから第8ステップは繰り返し実行されるものであり、
前記第8ステップから前記第5ステップに戻るとき、前回の第7ステップで得られた第7電圧を次の第5ステップの第3電圧として、前回の第8ステップで得られた第8電圧を次の第5ステップの第4電圧として利用することを特徴とするA/D変換方法。 - 前記第6ステップにおいて、前記第5電圧と前記第6電圧はそれぞれ、前記第3電圧と前記第4電圧を補間することにより生成されることを特徴とする請求項1に記載のA/D変換方法。
- 前記第1電圧から第8電圧はそれぞれ、差動信号として生成されることを特徴とする請求項1に記載のA/D変換方法。
- 前記第6ステップにおいて、前記第5電圧と前記第6電圧は、前記第3電圧と前記第4電圧を外挿補間することにより生成されることを特徴とする請求項3に記載のA/D変換方法。
- アナログの入力電圧をデジタルデータに変換するパイプライン型A/Dコンバータであって、
直列に接続されたA型変換回路、少なくともひとつのB型変換回路および比較器列を備え、
前記A型変換回路は、
前記入力電圧を複数のしきい値電圧と比較し、複数のセグメントのいずれに属するかを判定する第1サブA/Dコンバータと、
前記入力電圧が属するセグメントの上限以上の電圧レベルを有する第1電圧を生成し、前記第1電圧と前記入力電圧の差分を所定のコモン電圧を基準として増幅することにより第3電圧を生成し、後段のB型変換回路に出力する第1増幅回路と、
前記入力電圧が属するセグメントの下限以下の電圧レベルを有する第2電圧を生成し、前記第2電圧と前記入力電圧の差分を所定のコモン電圧を基準として増幅することにより第4電圧を生成し、後段のB型変換回路に出力する第2増幅回路と、
を備え、
前記B型変換回路は、
前段からの前記第3電圧と前記第4電圧の間を複数のセグメントに分割し、前記コモン電圧が複数のセグメントのいずれに属するかを判定する第2サブA/Dコンバータと、
前記コモン電圧が属するセグメントの上限以上の電圧レベルを有する第5電圧と前記コモン電圧の差分を、前記コモン電圧を基準として増幅することにより第7電圧を生成し、後段のB型変換回路に前記第3電圧として出力する第3増幅回路と、
前記コモン電圧が属するセグメントの下限以下の電圧レベルを有する第6電圧と前記コモン電圧の差分を、前記コモン電圧を基準として増幅することにより第8電圧を生成し、後段のB型変換回路に前記第4電圧として出力する第4増幅回路と、
を備え、
前記比較器列は、前段のB型変換回路からの前記第3電圧と前記第4電圧の間を複数のセグメントに分割し、前記コモン電圧が複数のセグメントのいずれに属するかを判定することを特徴とするA/Dコンバータ。 - 前記第1増幅回路は、
それぞれの第1端子が共通に接続された複数の第1キャパシタを含む第1キャパシタ列と、
標本化状態において前記第1キャパシタ列の第2端子に前記入力電圧を印加し、補間増幅状態において、前記第1キャパシタ列のうち、前記第1サブA/Dコンバータによる判定結果に応じた個数の第1キャパシタの第2端子に、基準電圧を印加する第1スイッチ回路と、
前記第1キャパシタ列の前記第1端子と固定電圧端子の間に設けられ、標本化状態においてオンし、補間増幅状態においてオフする第1スイッチと、
その第1入力端子に前記コモン電圧が入力され、その第2入力端子が前記第1キャパシタ列の前記第1端子と接続された第1増幅器と、
を含み、
前記第2増幅回路は、第2キャパシタ列、第2スイッチ回路、第2スイッチ、第2増幅器を含み、前記第1増幅回路と同様に構成されることを特徴とする請求項5に記載のA/Dコンバータ。 - 前記第3増幅回路および前記第4増幅回路は、前記第3電圧と前記第4電圧を補間することにより、前記第5電圧と前記第6電圧を生成することを特徴とする請求項5または6に記載のA/Dコンバータ。
- 前記第3増幅回路は、
それぞれの第1端子が共通に接続された複数の第3キャパシタを含む第3キャパシタ列と、
それぞれの第1端子が前記第3キャパシタ列の前記第1端子と共通に接続された複数の第4キャパシタを含む第4キャパシタ列と、
標本化状態において前記第3キャパシタ列の第2端子に前記第3電圧を印加し、補間増幅状態において、前記第3キャパシタ列のうち、前記第2サブA/Dコンバータによる判定結果に応じた個数の第3キャパシタの第2端子に、固定電圧を印加する第3スイッチ回路と、
標本化状態において前記第4キャパシタ列の第2端子に前記第4電圧を印加し、補間増幅状態において、前記第4キャパシタ列のうち、前記第2サブA/Dコンバータによる判定結果に応じた個数の第4キャパシタの第2端子に、固定電圧を印加する第4スイッチ回路と、
前記第3キャパシタ列および前記第4キャパシタ列の共通接続された前記第1端子と固定電圧端子の間に設けられ、標本化状態においてオンし、補間増幅状態においてオフする第3スイッチと、
その第1入力端子に前記コモン電圧が入力され、その第2入力端子が前記第3キャパシタ列および前記第4キャパシタ列の共通接続された前記第1端子と接続された第3増幅器と、
を含み、
前記第4増幅回路は、第5キャパシタ列、第6キャパシタ列、第5スイッチ回路と、第6スイッチ回路、第4スイッチ、第4増幅器を含み、前記第3増幅回路と同様に構成されることを特徴とする請求項7に記載のA/Dコンバータ。 - 前記第3スイッチ回路は、補間増幅状態において、前記第3キャパシタ列に前記固定電圧を印加する際、当該固定電圧として前段からの前記第3電圧を印加するとともに、前記第4スイッチ回路は、補間増幅状態において、前記第4キャパシタ列に前記固定電圧を印加する際、当該固定電圧として前段からの前記第4電圧を印加することにより、前段の変換回路の増幅器のオフセット電圧をキャンセルすることを特徴とする請求項8に記載のA/Dコンバータ。
- 前記第1増幅回路から前記第4増幅回路は、差動形式で構成されることを特徴とする請求項8に記載のA/Dコンバータ。
- 前記第3増幅回路、前記第4増幅回路は、前記第3電圧の正転信号と反転信号、前記第4電圧の正転信号と反転信号を組み合わせることにより、前記第5電圧と前記第6電圧を、前記第3電圧と前記第4電圧の内挿補間または外挿補間のいずれかにより生成することを特徴とする請求項10に記載のA/Dコンバータ。
- 前記第3スイッチ回路は、標本化状態において前記第3キャパシタ列の第2端子に前記第3電圧の正転信号または反転信号を印加し、
前記第4スイッチ回路は、標本化状態において前記第4キャパシタ列の第2端子に前記第4電圧の正転信号または反転信号を印加することを特徴とする請求項11に記載のA/Dコンバータ。 - 前記B型変換回路は、前記第3増幅器および前記第4増幅器の利得をデジタル制御可能な利得調整部をさらに備えることを特徴とする請求項8に記載のA/Dコンバータ。
- 前記B型変換回路の前段に設けられ、前記第3電圧と第4電圧をスワップして前記B型変換回路に供給する入力スイッチと、
前記B型変換回路の後段に設けられ、前記第7電圧、前記第8電圧をスワップして後段のB型変換回路に出力する出力スイッチと、
をさらに備えることを特徴とする請求項5に記載のA/Dコンバータ。 - 前記第1増幅器および前記第2増幅器はそれぞれダイナミック型差動増幅器を含み、
前記ダイナミック型差動増幅器は、
第1、第2入力端子と、
第1、第2出力端子と、
前記第1出力端子と固定電圧端子の間の設けられた第1負荷キャパシタと、
前記第2出力端子と固定電圧端子の間の設けられた第2負荷キャパシタと、
前記第1、第2負荷キャパシタの電荷を初期化する初期化回路と、
前記第1、第2負荷キャパシタをそれぞれ負荷とするとともに、それぞれの制御端子が前記第1、第2入力端子と接続される第1、第2入力トランジスタを含む入力差動対と、
前記第1出力端子と前記第2出力端子それぞれの電位の中点電圧が所定のしきい値電圧に達すると、前記第1、第2負荷キャパシタの充放電経路を遮断する制御回路と、
を備えることを特徴とする請求項6に記載のA/Dコンバータ。 - 前記第3増幅器および前記第4増幅器はそれぞれダイナミック型差動増幅器を含み、
前記ダイナミック型差動増幅器は、
第1、第2入力端子と、
第1、第2出力端子と、
前記第1出力端子と固定電圧端子の間の設けられた第1負荷キャパシタと、
前記第2出力端子と固定電圧端子の間の設けられた第2負荷キャパシタと、
前記第1、第2負荷キャパシタの電荷を初期化する初期化回路と、
前記第1、第2負荷キャパシタをそれぞれ負荷とするとともに、それぞれの制御端子が前記第1、第2入力端子と接続される第1、第2入力トランジスタを含む入力差動対と、
前記第1出力端子と前記第2出力端子それぞれの電位の中点電圧が所定のしきい値電圧に達すると、前記第1、第2負荷キャパシタの充放電経路を遮断する制御回路と、
を備えることを特徴とする請求項8に記載のA/Dコンバータ。 - 前記第1負荷キャパシタと前記第1入力トランジスタの間に設けられた第1スイッチと、
前記第2負荷キャパシタと前記第2入力トランジスタの間に設けられた第2スイッチと、
をさらに備え、
前記制御回路は、前記第1、第2スイッチをオフすることにより、前記第1、第2負荷キャパシタの充放電経路を遮断することを特徴とする請求項15または16に記載のA/Dコンバータ。 - 前記ダイナミック型差動増幅器は、前記入力差動対にテイル電流を供給するテイル電流源をさらに備え、
前記制御回路は、前記テイル電流源をオフすることにより、前記第1、第2負荷キャパシタの充放電経路を遮断することを特徴とする請求項15から17のいずれかに記載のA/Dコンバータ。 - 前記制御回路は、
前記第1出力端子と前記第2出力端子の間に直列に設けられた第1、第2分圧キャパシタと、
前記第1、第2分圧キャパシタの接続点の電位を所定のしきい値電圧と比較する比較器と、
を含むことを特徴とする請求項15から18のいずれかに記載のA/Dコンバータ。 - 前記比較器は、電源として電源電圧および接地電圧を受けるインバータを含むことを特徴とする請求項19に記載のA/Dコンバータ。
- 前記初期化回路は、前記第1、第2分圧キャパシタの接続点の電位を、前記第1、第2出力端子と同じ電位に初期化することを特徴とする請求項19に記載のA/Dコンバータ。
- 前記制御回路は、前記第1負荷キャパシタと前記第2負荷キャパシタそれぞれの電位を受けるNANDゲートを含み、前記NANDゲートの出力に応じて、前記第1、第2負荷キャパシタの充放電経路を遮断し、
前記NANDゲートは、
電源端子と接地端子の間に第1経路を形成するように順にスタックされた第1Pチャンネルトランジスタ、第1Nチャンネルトランジスタ、第2Nチャンネルトランジスタと、
電源端子と接地端子の間に、第1経路と並列1な第2経路を形成するように順にスタックされた第2Pチャンネルトランジスタ、第3Nチャンネルトランジスタ、第4Nチャンネルトランジスタと、
を含み、
前記第1Pチャンネルトランジスタ、第1、第4Nチャンネルトランジスタのゲートに、第1入力信号が印加され、
前記第2Pチャンネルトランジスタ、第2、第3Nチャンネルトランジスタのゲートに、第2入力信号が印加され、
前記NANDゲートの出力端子が前記第1、第2Pチャンネルトランジスタのドレインと接続されていることを特徴とする請求項21に記載のA/Dコンバータ。 - 第1、第2入力端子と、
第1、第2出力端子と、
前記第1出力端子と固定電圧端子の間の設けられた第1負荷キャパシタと、
前記第2出力端子と固定電圧端子の間の設けられた第2負荷キャパシタと、
前記第1、第2負荷キャパシタの電荷を初期化する初期化回路と、
前記第1、第2負荷キャパシタをそれぞれ負荷とするとともに、それぞれの制御端子が前記第1、第2入力端子と接続される第1、第2入力トランジスタを含む入力差動対と、
前記第1出力端子と前記第2出力端子それぞれの電位の中点電圧が所定のしきい値電圧に達すると、前記第1、第2負荷キャパシタの充放電経路を遮断する制御回路と、
を備えることを特徴とするダイナミック型差動増幅器。 - 前記第1負荷キャパシタと前記第1入力トランジスタの間に設けられた第1スイッチと、
前記第2負荷キャパシタと前記第2入力トランジスタの間に設けられた第2スイッチと、
をさらに備え、
前記制御回路は、前記第1、第2スイッチをオフすることにより、前記第1、第2負荷キャパシタの充放電経路を遮断することを特徴とする請求項23に記載のダイナミック型差動増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012501538A JP5515126B2 (ja) | 2010-02-26 | 2010-10-04 | パイプライン型a/dコンバータおよびa/d変換方法、ならびにダイナミック型差動増幅器 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2010/001313 WO2011104761A1 (ja) | 2010-02-26 | 2010-02-26 | パイプライン型a/dコンバータおよびa/d変換方法 |
JPPCT/JP2010/001313 | 2010-02-26 | ||
PCT/JP2010/005929 WO2011104786A1 (ja) | 2010-02-26 | 2010-10-04 | パイプライン型a/dコンバータおよびa/d変換方法、ならびにダイナミック型差動増幅器 |
JP2012501538A JP5515126B2 (ja) | 2010-02-26 | 2010-10-04 | パイプライン型a/dコンバータおよびa/d変換方法、ならびにダイナミック型差動増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2011104786A1 JPWO2011104786A1 (ja) | 2013-06-17 |
JP5515126B2 true JP5515126B2 (ja) | 2014-06-11 |
Family
ID=51031391
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012501538A Active JP5515126B2 (ja) | 2010-02-26 | 2010-10-04 | パイプライン型a/dコンバータおよびa/d変換方法、ならびにダイナミック型差動増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5515126B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20230018906A1 (en) * | 2019-12-12 | 2023-01-19 | Nippon Telegraph And Telephone Corporation | Driver Circuit |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003152542A (ja) * | 2001-11-13 | 2003-05-23 | Asahi Kasei Microsystems Kk | パイプライン型a/dコンバータ |
JP2006054608A (ja) * | 2004-08-10 | 2006-02-23 | Sony Corp | パイプライン型アナログ/ディジタル変換器 |
JP2006074549A (ja) * | 2004-09-03 | 2006-03-16 | Olympus Corp | パイプライン型a/d変換器 |
WO2009122656A1 (ja) * | 2008-03-31 | 2009-10-08 | パナソニック株式会社 | パイプラインa/d変換器 |
-
2010
- 2010-10-04 JP JP2012501538A patent/JP5515126B2/ja active Active
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003152542A (ja) * | 2001-11-13 | 2003-05-23 | Asahi Kasei Microsystems Kk | パイプライン型a/dコンバータ |
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WO2009122656A1 (ja) * | 2008-03-31 | 2009-10-08 | パナソニック株式会社 | パイプラインa/d変換器 |
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---|---|
JPWO2011104786A1 (ja) | 2013-06-17 |
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