JPWO2016203525A1 - 半導体装置 - Google Patents
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Abstract
消費電流を抑制しつつ、画素信号の信号レベルを所望の電源電圧系の回路に適合する信号レベルに変換することができる半導体装置を提供する。半導体装置は、入力信号をサンプリングして増幅する増幅回路と、前記増幅回路の出力信号に応答して作動する後段回路と、を備える。前記増幅回路は、サンプリングされた前記入力信号を、第1の基準電圧を基準とした信号として保持するサンプリング容量と、前記サンプリング容量に保持された信号が転送される帰還容量と、前記サンプリング容量に保持された信号を前記サンプリング容量と前記帰還容量との比率に応じて増幅し、第2の基準電圧を基準とした信号として出力する演算増幅回路と、を備える。
Description
本発明は、半導体装置に関し、更に詳しくは、消費電流を抑制するための技術に関する。
従来、例えばデジタルカメラ等の撮像装置に用いられる半導体装置は、画素の出力信号(画素信号)に対して相関二重サンプリング処理を施す回路、相関二重サンプリング処理が施された画素信号を増幅する増幅回路、増幅された画素信号をA/D変換するA/D変換回路等を備えている。この種の半導体装置では、画素信号のダイナミックレンジを確保する必要上、画素や増幅回路を高い電源電圧で動作させており、また、低消費電力化を実現する必要上、A/D変換回路を低い電源電圧で動作させている。このため、この種の半導体装置は、画素の出力信号の信号レベルを低電源電圧系のA/D変換回路に適合する信号レベルに変換するためのレベルシフト回路を備えている(特許文献1)。
一般に、上述のレベルシフト回路は、定電流源を負荷回路として備えたソースフォロワ回路から構成されている。このため、レベルシフト回路において定常的にアイドリング電流が発生し、消費電流が増加するという問題がある。
本発明は、消費電流を抑制しつつ、画素信号の信号レベルを所望の電源電圧系の回路に適合する信号レベルに変換することができる半導体装置を提供する。
本発明の第1の態様に係る半導体装置は、入力信号をサンプリングして増幅する増幅回路と、前記増幅回路の出力信号に応答して作動する後段回路と、を備え、前記増幅回路は、サンプリングされた前記入力信号を、第1の基準電圧を基準とした信号として保持するサンプリング容量と、前記サンプリング容量に保持された信号が転送される帰還容量と、前記サンプリング容量に保持された信号を前記サンプリング容量と前記帰還容量との比率に応じて増幅し、第2の基準電圧を基準とした信号として出力する演算増幅回路と、を備えている。
本発明の第2の態様によれば、上記第1の態様において、前記第1の基準電圧は、前記第2の基準電圧よりも高い電圧であってもよい。
本発明の第3の態様によれば、上記第1の態様または上記第2の態様において、前記第1の基準電圧は、前記演算増幅回路に供給される第1の電源電圧の4分の1から4分の3の範囲内の電圧に設定され、前記第2の基準電圧は、前記後段回路に供給される第2の電源電圧の4分の1から4分の3の範囲内の電圧に設定されてもよい。
本発明の第4の態様によれば、上記第1の態様から上記第3の態様の何れかにおいて、前記演算増幅回路の出力信号の電圧を所定電圧以下に制限するクリップ回路を更に備えてもよい。
本発明の第3の態様によれば、上記第1の態様または上記第2の態様において、前記第1の基準電圧は、前記演算増幅回路に供給される第1の電源電圧の4分の1から4分の3の範囲内の電圧に設定され、前記第2の基準電圧は、前記後段回路に供給される第2の電源電圧の4分の1から4分の3の範囲内の電圧に設定されてもよい。
本発明の第4の態様によれば、上記第1の態様から上記第3の態様の何れかにおいて、前記演算増幅回路の出力信号の電圧を所定電圧以下に制限するクリップ回路を更に備えてもよい。
本発明の第5の態様によれば、上記第4の態様において、前記クリップ回路は、前記演算増幅回路の出力信号の電圧が前記後段回路に供給される第2の電源電圧を超えた場合に発生する過電流を検出する過電流検出回路と、前記過電流を吸収する過電流吸収回路と、を備えてもよい。
本発明の第6の態様によれば、上記第1の態様から上記第5の態様の何れかにおいて、行列状に配置された複数の画素を更に備え、前記増幅回路は、前記複数の画素列に対して1個以上配置されてもよい。
本発明の第6の態様によれば、上記第1の態様から上記第5の態様の何れかにおいて、行列状に配置された複数の画素を更に備え、前記増幅回路は、前記複数の画素列に対して1個以上配置されてもよい。
本発明の第7の態様によれば、上記第1の態様から上記第6の態様の何れかにおいて、前記後段回路は、逐次比較型A/D変換回路であってもよい。
本発明の第8の態様によれば、上記第1の態様から上記第7の態様の何れかにおいて、前記演算増幅回路は、トランスコンダクタンスアンプであってもよい。
本発明の第9の態様によれば、上記第8の態様において、前記トランスコンダクタンスアンプは、テレスコピック型のトランスコンダクタンスアンプであってもよい。
本発明の第8の態様によれば、上記第1の態様から上記第7の態様の何れかにおいて、前記演算増幅回路は、トランスコンダクタンスアンプであってもよい。
本発明の第9の態様によれば、上記第8の態様において、前記トランスコンダクタンスアンプは、テレスコピック型のトランスコンダクタンスアンプであってもよい。
上記各態様の半導体装置によれば、消費電流を抑制しつつ、画素信号の信号レベルを所望の電源電圧系の回路に適合する信号レベルに変換することができる。
図面を参照し、本発明の実施形態を説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態による半導体装置10の構成例を示す図である。
半導体装置10は、画素アレイ11と、増幅回路12と、後段回路13とから構成されている。画素アレイ11は、行列状に配置された複数の画素(P1,P2など)から構成される。画素アレイ11は、図示しない光学系により結像された光像を光電変換して画素信号を増幅回路12に出力する。増幅回路12は、画素アレイ11から入力される画素信号を入力信号としてサンプリングして増幅するための要素である。
(第1の実施形態)
図1は、本発明の第1の実施形態による半導体装置10の構成例を示す図である。
半導体装置10は、画素アレイ11と、増幅回路12と、後段回路13とから構成されている。画素アレイ11は、行列状に配置された複数の画素(P1,P2など)から構成される。画素アレイ11は、図示しない光学系により結像された光像を光電変換して画素信号を増幅回路12に出力する。増幅回路12は、画素アレイ11から入力される画素信号を入力信号としてサンプリングして増幅するための要素である。
増幅回路12は、画素アレイ11内の各画素から画素信号として出力されるリセット信号および映像信号の差分を増幅して出力する。ここで、リセット信号および映像信号は、相関二重サンプリング処理で用いられる画素信号であり、このうち、リセット信号は、映像信号を読み出す前の初期状態での画素信号であり、映像信号は、上記リセット信号に重畳された映像成分を含む画素信号である。後段回路13は、増幅回路12の出力信号に応答して作動する要素である。第1の実施形態では、後段回路13は、増幅回路12の出力信号をアナログ/デジタル変換(以下、A/D変換と称す。)するA/D変換回路100から構成されている。A/D変換回路100の出力信号は、図示しない任意のデジタル信号処理回路に供給される。
なお、半導体装置10は、その構成要素として、増幅回路12のみを備えてもよく、増幅回路12及び後段回路13を備えてもよい。また、A/D変換回路の回路形式は任意であるが、低消費電力化および低電源電圧化の観点から、アナログ形式よりもデジタル形式のA/D変換回路が望ましい。
増幅回路12の構成を詳細に説明する。
増幅回路12は、複数の画素列に対して1個以上配置されている。図1では1個の増幅回路12が配置された例が示されているが、2個以上の増幅回路12が配置されてもよい。
増幅回路12は、画素アレイ11を構成する画素P1が属する画素列から入力される画素信号をサンプリングするためのサンプリング回路SMP1と、画素アレイ11を構成する画素P2が属する画素列から入力される画素信号をサンプリングするためのサンプリング回路SMP2と、上記サンプリング回路SMP1,SMP2から出力される各画素信号に含まれるリセット信号と映像信号の差信号を増幅する差信号増幅回路DAとを備えている。後述するように、増幅回路12による増幅は、サンプリング回路SMP1を構成するサンプリング容量C1R,C1Sと、差信号増幅回路DAを構成する帰還容量CR,CSとの比率に応じて実施される。
図1に示す制御信号SHR,SHS,CB1,CB1b,φ1,φ2などの制御信号は、図示しない制御信号生成回路から出力される。
増幅回路12は、複数の画素列に対して1個以上配置されている。図1では1個の増幅回路12が配置された例が示されているが、2個以上の増幅回路12が配置されてもよい。
増幅回路12は、画素アレイ11を構成する画素P1が属する画素列から入力される画素信号をサンプリングするためのサンプリング回路SMP1と、画素アレイ11を構成する画素P2が属する画素列から入力される画素信号をサンプリングするためのサンプリング回路SMP2と、上記サンプリング回路SMP1,SMP2から出力される各画素信号に含まれるリセット信号と映像信号の差信号を増幅する差信号増幅回路DAとを備えている。後述するように、増幅回路12による増幅は、サンプリング回路SMP1を構成するサンプリング容量C1R,C1Sと、差信号増幅回路DAを構成する帰還容量CR,CSとの比率に応じて実施される。
図1に示す制御信号SHR,SHS,CB1,CB1b,φ1,φ2などの制御信号は、図示しない制御信号生成回路から出力される。
サンプリング回路SMP1は、サンプリング容量C1R,C1Sと、スイッチSW11,SW12R,SW12S,SW13R,SW13S,SW14R,SW14Sとを備えている。スイッチSW12Rの第1端子とスイッチSW12Sの第1端子は、画素P1が属する画素列の信号線に共通接続されている。スイッチSW12Rの第2端子とスイッチSW12Sの第2端子との間にはスイッチSW11が接続されている。スイッチSW12Rは、画素P1が属する画素列から画素信号として供給されるリセット信号をサンプリングしてサンプリング容量C1Rに保持させる要素である。スイッチSW12Rの第2端子には、サンプリング容量C1Rの第1電極が接続されている。サンプリング容量C1Rの第2電極と第1の基準電圧VCM1との間にはスイッチSW14Rが接続されている。サンプリング容量C1Rの第2電極には、スイッチSW13Rの第1端子が接続されている。スイッチSW13Rは、サンプリング容量C1Rに保持された信号の電荷を帰還容量CRに転送するための要素である。スイッチSW13Rが閉状態に制御されると、サンプリング容量C1Rに保持された信号がスイッチSW13Rを通じて帰還容量CRに転送される。
スイッチSW12Sは、画素P1が属する画素列から画素信号として供給される映像信号をサンプリングしてサンプリング容量C1Sに保持させる要素である。スイッチSW12Sの第2端子には、サンプリング容量C1Sの第1電極が接続されている。サンプリング容量C1Sの第2電極と第1の基準電圧VCM1との間にはスイッチSW14Sが接続されている。サンプリング容量C1Sの第2電極には、スイッチSW13Sの第1端子が接続されている。スイッチSW13Sは、サンプリング容量C1Sに保持された信号の電荷を帰還容量CSに転送するための要素である。スイッチSW13Sが閉状態に制御されると、サンプリング容量C1Sに保持された信号がスイッチSW13Sを通じて帰還容量CSに転送される。
ここで、スイッチSW12Rの開閉は、制御信号SHRにより制御され、スイッチSW12Sの開閉は、制御信号SHSにより制御される。スイッチSW11,SW13R,SW13Sの開閉は、図示しない制御信号CB1により制御され、スイッチSW14R,SW14Sの開閉は、図示しない制御信号CB1b(制御信号CB1の反転信号)により制御される。
サンプリング回路SMP2は、サンプリング回路SMP1と同様に構成される。
サンプリング回路SMP2は、サンプリング容量C2R,C2Sと、スイッチSW21,SW22R,SW22S,SW23R,SW23S,SW24R,SW24Sとを備えている。スイッチSW22Rの第1端子とスイッチSW22Sの第1端子は、画素P2が属する画素列の信号線に共通接続されている。スイッチSW22Rの第2端子とスイッチSW2Sの第2端子との間にはスイッチSW21が接続されている。スイッチSW22Rは、画素P2が属する画素列から画素信号として供給されるリセット信号をサンプリングしてサンプリング容量C2Rに転送する要素である。スイッチSW22Rの第2端子には、サンプリング容量C2Rの第1電極が接続されている。サンプリング容量C2Rの第2電極と第1の基準電圧VCM1との間にはスイッチSW24Rが接続されている。サンプリング容量C2Rの第2電極には、スイッチSW23Rの第1端子が接続されている。スイッチSW23Rは、サンプリング容量C2Rに保持された信号の電荷を帰還容量CRに転送するための要素である。
サンプリング回路SMP2は、サンプリング容量C2R,C2Sと、スイッチSW21,SW22R,SW22S,SW23R,SW23S,SW24R,SW24Sとを備えている。スイッチSW22Rの第1端子とスイッチSW22Sの第1端子は、画素P2が属する画素列の信号線に共通接続されている。スイッチSW22Rの第2端子とスイッチSW2Sの第2端子との間にはスイッチSW21が接続されている。スイッチSW22Rは、画素P2が属する画素列から画素信号として供給されるリセット信号をサンプリングしてサンプリング容量C2Rに転送する要素である。スイッチSW22Rの第2端子には、サンプリング容量C2Rの第1電極が接続されている。サンプリング容量C2Rの第2電極と第1の基準電圧VCM1との間にはスイッチSW24Rが接続されている。サンプリング容量C2Rの第2電極には、スイッチSW23Rの第1端子が接続されている。スイッチSW23Rは、サンプリング容量C2Rに保持された信号の電荷を帰還容量CRに転送するための要素である。
スイッチSW22Sの第2端子には、サンプリング容量C2Sの第1電極が接続されている。スイッチSW22Sは、画素P2が属する画素列から画素信号として供給される映像信号をサンプリングしてサンプリング容量C2Sに保持させる要素である。サンプリング容量C2Sの第2電極と第1の基準電圧VCM1との間にはスイッチSW24Sが接続されている。サンプリング容量C2Sの第2電極には、スイッチSW23Sの第1端子が接続されている。スイッチSW23Sは、サンプリング容量C2Sに保持された信号の電荷を帰還容量CSに転送するための要素である。
ここで、スイッチSW22Rの開閉は、制御信号SHRにより制御され、スイッチSW22Sの開閉は、制御信号SHSにより制御される。スイッチSW21,SW23R,SW23Sの開閉は、図示しない制御信号CB2により制御され、スイッチSW24R,SW24Sの開閉は、図示しない制御信号CB2b(制御信号CB2の反転信号)により制御される。
なお、図1の例では、二つのサンプリング回路SMP1,SMP2が例示されているが、画素アレイ11を構成する複数の画素列のそれぞれに対し、サンプリング回路SMP1,SMP2と同様のサンプリング回路が個別に設けられている。サンプリング回路SMP1,SMP2は、画素アレイ11から出力される画素信号を選択するためのカラム回路として機能する要素でもある。
差信号増幅回路DAは、帰還容量CR,CS、スイッチSW1R,SW1S,SW2R,SW2S,SW3R,SW3S,SW4R,SW4S、演算増幅回路Aを備えている。
帰還容量CRの第1電極には、上述したサンプリング回路SMP1を構成するスイッチSW13Rの第2端子と、上述したサンプリング回路SMP2を構成するスイッチSW23Rの第2端子とが共通接続されている。帰還容量CRの第1電極と第1の基準電圧VCM1との間には、スイッチSW1Rが接続されている。帰還容量CRの第1電極と演算増幅回路Aの反転入力部との間には、スイッチSW3Rが接続されている。演算増幅回路Aの反転入力部と第1の基準電圧VCM1との間には、スイッチSW4Rが接続されている。帰還容量CRの第2電極と第2の基準電圧VCM2との間には、スイッチSW2Rが接続されている。帰還容量CRの第2電極は、演算増幅回路Aの非反転出力部に接続されている。
帰還容量CRの第1電極には、上述したサンプリング回路SMP1を構成するスイッチSW13Rの第2端子と、上述したサンプリング回路SMP2を構成するスイッチSW23Rの第2端子とが共通接続されている。帰還容量CRの第1電極と第1の基準電圧VCM1との間には、スイッチSW1Rが接続されている。帰還容量CRの第1電極と演算増幅回路Aの反転入力部との間には、スイッチSW3Rが接続されている。演算増幅回路Aの反転入力部と第1の基準電圧VCM1との間には、スイッチSW4Rが接続されている。帰還容量CRの第2電極と第2の基準電圧VCM2との間には、スイッチSW2Rが接続されている。帰還容量CRの第2電極は、演算増幅回路Aの非反転出力部に接続されている。
帰還容量CSの第1電極には、上述したサンプリング回路SMP1を構成するスイッチSW13Sの第2端子と、上述したサンプリング回路SMP2を構成するスイッチSW23Sの第2端子とが共通接続されている。帰還容量CSの第1電極と第1の基準電圧VCM1との間には、スイッチSW1Sが接続されている。帰還容量CSの第1電極と演算増幅回路Aの非反転入力部との間には、スイッチSW3Sが接続されている。演算増幅回路Aの非反転入力部と第1の基準電圧VCM1との間には、スイッチSW4Sが接続されている。帰還容量CSの第2電極と第2の基準電圧VCM2との間には、スイッチSW2Sが接続されている。帰還容量CSの第2電極は、演算増幅回路Aの反転出力部に接続されている。ここで、スイッチSW1R,SW1S,SW2R,SW2S,SW4R,SW4Sの開閉は、図示しない制御信号φ1により制御され、スイッチSW3R,SW3Sの開閉は、図示しない制御信号φ2により制御される。
差信号増幅回路DAを構成する演算増幅回路Aの非反転出力部および反転出力部から、それぞれ、出力電圧VOUTPおよび出力電圧VOUTNが出力される。演算増幅回路Aの出力電圧VOUTPと出力電圧VOUTNとは、後段回路13を構成するA/D変換回路100に入力され、演算増幅回路Aの出力電圧VOUTPと出力電圧VOUTNとの差信号がデジタル信号に変換される。
増幅回路12は、所謂スイッチドキャパシタ回路として構成され、画素アレイ11から画素信号として入力されるリセット信号と映像信号との差信号を離散的に増幅処理して後段回路13(A/D変換回路100)に出力する。
第1の実施形態では、第2の基準電圧VCM2は、第1の基準電圧VCM1よりも低い電圧である。換言すれば、第1の基準電圧VCM1は、第2の基準電圧VCM2よりも高い電圧である。図1の構成では、第1の基準電圧VCM1および第2の基準電圧VCM2を用いたことにより、サンプリング容量C1R,C1S,C2R,C2Sと帰還容量CR,CSとの間のノードの電圧は、第1の基準電圧VCM1に初期化され、出力電圧VOUTP,VOUTNが第2の基準電圧VCM2に初期化される。
図2は、本発明の第1の実施形態による半導体装置10が備える演算増幅回路Aの構成例を示す図である。図2に示す演算増幅回路Aは、トランスコンダクタンスアンプ(Operational trans-conductance amplifier)の一種であるテレスコピック(Telescopic)型のトランスコンダクタンスアンプである。ただし、この例に限定されず、演算増幅回路Aは、任意の回路形式のアンプから構成され得る。
演算増幅回路Aは、入力差動対を形成するトランジスタM11,M12(P型電界効果トランジスタ)と、入力差動対に対するカスコード回路を形成するトランジスタM13,M14(P型電界効果トランジスタ)と、能動負荷を形成するトランジスタM15,M16(N型電界効果トランジスタ)と、能動負荷に対するカスコード回路を形成するトランジスタM17,M18(N型電界効果トランジスタ)と、定電流源を形成するトランジスタM19(P型電界効果トランジスタ)と、バイアス発生回路BGと、コモンモード帰還回路(CMFB:Common Mode FeedBack)CFとから構成される。
バイアス発生回路BGは、コモンモード帰還回路CFに供給されるバイアス電圧VCMと、トランジスタM13,M14のゲートをバイアスするバイアス信号CASPと、トランジスタM17,M18のゲートをバイアスするバイアス信号CASNと、トランジスタM19のゲートをバイアスするバイアス信号BIASPとを発生させる。バイアス発生回路BGが発生させるVCMは、第2の基準電圧VCM2に設定される。コモンモード帰還回路CFは、バイアス発生回路BGから供給されるバイアス電圧VCM(=VCM2)を基準電圧(中心電圧)として出力電圧VOUTP,VOUTNを発生させるように、能動負荷を形成するトランジスタM15,M16のゲート電圧を調整する。
テレスコピック型のトランスコンダクタンスアンプである演算増幅回路Aによれば、低消費電力化を実現することができる。また、演算増幅回路Aとしてテレスコピック型のトランスコンダクタンスアンプを用いることにより、他の回路形式のアンプに比較して、高周波特性を改善することができ、また、高ゲインを得ることができる。
次に、図3を参照して、第1の実施形態による半導体装置10の動作を説明する。
図3は、本発明の第1の実施形態による半導体装置10の動作例を説明するためのタイミングチャートである。
ここでは、説明の簡略化のため、図1に示す半導体装置10の構成要素のうち、サンプリング回路SMP1に着目して半導体装置10の動作を説明するが、他のサンプリング回路SMP2等に着目した動作は、サンプリング回路SMP1に着目した場合の動作と同様である。
図3は、本発明の第1の実施形態による半導体装置10の動作例を説明するためのタイミングチャートである。
ここでは、説明の簡略化のため、図1に示す半導体装置10の構成要素のうち、サンプリング回路SMP1に着目して半導体装置10の動作を説明するが、他のサンプリング回路SMP2等に着目した動作は、サンプリング回路SMP1に着目した場合の動作と同様である。
図3において、時刻t1以前の初期状態では、制御信号φ1はローレベルであり、これにより、差信号増幅回路DAのスイッチSW1R,SW1S,SW2R,SW2S,SW4R,SW4Sは開状態とされている。また、制御信号φ2はハイレベルであり、これにより、スイッチSW3R,SW3Sは閉状態とされている。また、制御信号SHRおよび制御信号SHSはローレベルであり、これにより、サンプリング回路SMP1のスイッチSW12R,SW12Sとサンプリング回路SMP2のスイッチSW22R,SW22Sが開状態とされている。
また、上記初期状態では、制御信号CB1がローレベルであり、制御信号CB1bがハイレベルであり、これにより、サンプリング回路SMP1のスイッチSW11,SW13R,SW13Sが開状態とされ、スイッチSW14R,SW14Sが閉状態とされている。また、制御信号CB2がローレベルであり、制御信号CB2bがハイレベルであり、これにより、サンプリング回路SMP2のスイッチSW21,SW23R,SW23Sが開状態とされ、スイッチSW24R,SW24Sが閉状態とされている。この初期状態では、制御信号CB1bにより閉状態とされているスイッチSW14R,SW14Sを通じて、サンプリング容量C1Rの第2電極とサンプリング容量C1Sの第2電極には、第1の基準電圧VCM1が印加された状態となっている。
上記の初期状態から、時刻t1から時刻t2までの期間T1において、制御信号SHRがハイレベルになると、サンプリング回路SMP1のスイッチSW12Rが閉状態になる。このため、画素P1から画素信号として供給されるリセット信号がスイッチSW12Rを通じてサンプリング容量C1Rの第1電極に供給される。換言すれば、画素P1から供給されるリセット信号がサンプリングされてサンプリング容量C1Rに保持される。この場合、サンプリング容量C1Rの第2電極には、スイッチSW14Rを通じて第1の基準電圧VCM1が供給されているので、サンプリング容量C1Rは、サンプリングされたリセット信号を、第1の基準電圧VCM1を基準とした信号として保持する。
続いて、時刻t2で制御信号SHRがローレベルになり、時刻t2から時刻t3までの期間T2において制御信号SHSがハイレベルになる。これにより、画素P1から画素信号として供給される映像信号がスイッチSW12Sを通じてサンプリング容量C1Sの第1電極に供給される。換言すれば、画素P1から供給される映像信号がサンプリングされてサンプリング容量C1Sに保持される。この場合、サンプリング容量C1Sの第2電極には、スイッチSW14Sを通じて第1の基準電圧VCM1が供給されているので、サンプリング容量C1Sは、サンプリングされた映像信号を、第1の基準電圧VCM1を基準とした信号として保持する。
時刻t3で制御信号SHSがローレベルに遷移した後、制御信号φ2がローレベルに遷移すると、差信号増幅回路DAのスイッチSW3R,SW3Sが開状態となる。これにより、帰還容量CRの第1電極と演算増幅回路Aの反転入部とが切り離されると共に、帰還容量CSの第1電極と演算増幅回路Aの非反転入部とが切り離される。
続いて、時刻t4から時刻t5までのリセット期間T3において、リセット動作が実施される。詳細には、時刻t4から一定時間が経過すると、制御信号φ1がローレベルからハイレベルに遷移する。これにより、差信号増幅回路DAのスイッチSW1R,SW1S,SW2R,SW2S、SW3R,SW3Sが閉状態になる。この結果、帰還容量CRの第1電極に第1の基準電圧VCM1が印加され、帰還容量CRの第2電極に第2の基準電圧VCM2が印加され、帰還容量CRが第1の基準電圧VCM1と第2の基準電圧VCM2との差電圧(VCM1−VCM2)で充電される。
続いて、リセット期間T3において、制御信号φ1がハイレベルからローレベルに遷移すると、差信号増幅回路DAのスイッチSW1R,SW1S,SW2R,SW2S,SW4R,SW4Sが開状態になる。
続いて、時刻t5から時刻t6までの増幅期間T4において、サンプリング回路SMP1のサンプリング容量C1R,C1Sに保持された画素信号(リセット信号と映像信号の差信号)の増幅動作が実施される。詳細には、時刻t5から一定時間が経過すると、制御信号φ2がローレベルからハイレベルに遷移する。これにより、差信号増幅回路DAのスイッチSW3R,SW3Sが閉状態になる。この結果、演算増幅回路Aの反転入力部がスイッチSW3Rを通じて帰還容量CRの第1電極と接続されると共に、演算増幅回路Aの非反転入力部がスイッチSW3Sを通じて帰還容量CSの第1電極と接続される。これにより、演算増幅回路Aの反転入力部と非反転出力部との間に帰還容量CRが電気的に接続されると共に、演算増幅回路Aの非反転入力部と反転出力部との間に帰還容量CSが電気的に接続された状態になる。即ち、差信号増幅回路DAによる信号増幅が可能な状態になる。
続いて、時刻t5Aで、制御信号CB1がローレベルからハイレベルに遷移し、制御信号CB1bがハイレベルからローレベルに遷移すると、サンプリング回路SMP1のスイッチSW14R,SW14Sが開状態になると共に、スイッチSW11,SW13R,SW13Sが閉状態になる。これにより、サンプリング容量C1R,C1Sの第2電極から第1の基準電圧VCM1が切り離されると共に、演算増幅回路Aの非反転出力部と反転出力部との間に、サンプリング容量C1R,C1Sと帰還容量CR,CSとが直列接続された状態になる。この結果、演算増幅回路Aは、サンプリング容量C1R,C1Sと帰還容量CR,CSとの比率に応じて、画素P1からの画素信号をなすリセット信号と映像信号との差信号を増幅し、第2の基準電圧VCM2を基準として出力電圧VOUT(VOUTP−VOUTN)を発生させる。
続いて、時刻t5Bで、制御信号CB1がハイレベルからローレベルに遷移すると共に、制御信号CB1bがローレベルからハイレベルに遷移すると、サンプリング回路SMP1のスイッチSW14R,SW14Sが閉状態になると共に、スイッチSW11,SW13R,SW13Sが開状態になる。
このように、増幅回路12は、リセット動作と増幅動作とを順次実施することにより、制御信号φ2がハイレベルとなるタイミングに合わせて、画素P1からの画素信号であるリセット信号と映像信号との差信号を、サンプリング容量C1R,C1Sと帰還容量CR,CSとの比率に応じて増幅し、後段回路13を構成するA/D変換回路100に出力する。A/D変換回路100は、画素P1からの画素信号を増幅して得られた増幅回路12の出力電圧VOUT(アナログ信号)をデジタル信号に変換して出力する。
続いて、時刻t6から時刻t7までのリセット期間T5において、画素アレイ11の画素P2から出力される画素信号を増幅するためのリセット動作が実施され、時刻t7から時刻t8までの増幅期間T6において、画素アレイ11の画素P2から出力される画素信号を増幅するための増幅動作が実施される。リセット期間T5では、上述のリセット期間T3と同様に、差信号増幅回路DAの各スイッチの状態が制御される。
また、増幅期間T6では、上述の増幅期間T4におけるサンプリング回路SMP1の各スイッチの状態と同様に、サンプリング回路SMP2の各スイッチの状態が制御される。この結果、増幅期間T6において、演算増幅回路Aは、サンプリング容量C2R,C2Sと帰還容量CR,CSとの比率に応じて、画素P2からの画素信号をなすリセット信号と映像信号との差信号を増幅し、第2の基準電圧VCM2を基準として出力電圧VOUT(VOUTP−VOUTN)を発生させる。
このように、増幅回路12は、リセット動作と増幅動作とを順次実施することにより、制御信号CB(CB1,CB2・・・)がハイレベルとなるタイミングに合わせて、画素P2からの画素信号であるリセット信号と映像信号との差信号を、サンプリング容量C2R,C2Sと帰還容量CR,CSとの比率に応じて増幅し、後段回路13を構成するA/D変換回路100に出力する。A/D変換回路100は、画素P2からの画素信号を増幅して得られた増幅回路12の出力電圧VOUT(アナログ信号)をデジタル信号に変換して出力する。
なお、図3の例では、二つの画素P1,P2からの画素信号を増幅する場合を示しているが、増幅回路12は、画素アレイ11内の全画素の画素信号について、上述したリセット動作と増幅動作とを繰り返す。
次に、増幅回路12の増幅動作を詳細に説明する。
増幅回路12の出力電圧VOUTは、次式(1)により与えられる。
但し、式(1)では、サンプリング容量C1R,C1S,C2R,C2Sを「Cs」とし、帰還容量CR,CSを「Cf」とし、サンプリング容量C1R,C2Rに保持されるリセット信号の電圧を「Vob」とし、サンプリング容量C1S,C2Sに保持される映像信号の電圧を「Vsig」としている。
増幅回路12の出力電圧VOUTは、次式(1)により与えられる。
但し、式(1)では、サンプリング容量C1R,C1S,C2R,C2Sを「Cs」とし、帰還容量CR,CSを「Cf」とし、サンプリング容量C1R,C2Rに保持されるリセット信号の電圧を「Vob」とし、サンプリング容量C1S,C2Sに保持される映像信号の電圧を「Vsig」としている。
VOUTP = Cs/Cf * {(Vsig+VCM1)-(Vob+VCM1)}/2 + VCM2 …(1)
VOUTN = Cs/Cf * {-(Vsig+VCM1)+(Vob+VCM1)}/2 + VCM2 …(2)
VOUT = VOUTP-VOUTN = Cs/Cf * (Vsig-Vob) …(3)
VOUTN = Cs/Cf * {-(Vsig+VCM1)+(Vob+VCM1)}/2 + VCM2 …(2)
VOUT = VOUTP-VOUTN = Cs/Cf * (Vsig-Vob) …(3)
式(1)から理解されるように、増幅回路12の出力電圧VOUTPは、サンプリング容量(Cs)と帰還容量(Cf)との比率に応じて、リセット信号の電圧を「Vob」と映像信号の電圧を「Vsig」の差信号(Vsig−Vob)の2分の1の信号が増幅されて出力電圧VOUTPとされる。また、式(2)から理解されるように、増幅回路12の出力電圧VOUTNは、サンプリング容量(Cs)と帰還容量(Cf)との比率に応じて、リセット信号の電圧を「Vob」と映像信号の電圧を「Vsig」の差信号(−Vsig+Vob)の2分の1の信号が増幅されて出力電圧VOUTNとされる。
また、式(1)および式(2)から理解されるように、増幅回路12の出力電圧VOUTP,VOUTNは、画素アレイ11の電源電圧によって設定される第1の基準電圧VCM1とは関係なく、第2の基準電圧VCM2を基準とした電圧信号として発生される。このことは、画素信号を構成するリセット信号および映像信号の各信号レベルが第2の基準電圧VCM2を基準とした電圧信号にシフトされることを意味する。また、式(3)から理解されるように、増幅回路12の出力電圧VOUTは、出力電圧VOUTPと出力電圧VOUTNとの差信号として表され、第1の基準電圧VCM1および第2の基準電圧VCM2の影響を含まない。
上述のように、増幅回路12は、第1の基準電圧VCM1と第2の基準電圧VCM2とを相互に異なる電圧に設定することにより、従来のレベルシフト回路を用いることなく、第1の基準電圧VCM1にバイアスされた画素P1からの画素信号(Vsig、Vob)を、第2の基準電圧VCM2でバイアスされた出力電圧VOUT(Voutp,Voutn)にレベルシフトして出力することができる。
ここで、増幅回路12及び後段回路13(A/D変換回路100)のダイナミックレンジを確保する観点から、好ましくは、第1の基準電圧VCM1は、画素P1と増幅回路12に供給される第1の電源電圧の略2分の1の電圧に設定し、第2の基準電圧VCM2は、後段回路13のA/D変換回路100に供給される第2の電源電圧の略2分の1の電圧に設定することが好適である。但し、第1の基準電圧VCM1を、画素アレイ11と増幅回路12に供給される第1の電源電圧の4分の1から4分の3の範囲内の電圧に設定し、第2の基準電圧VCM2を、後段回路13のA/D変換回路100に供給される第2の電源電圧の4分の1から4分の3の範囲内の電圧に設定しても、増幅回路12及び後段回路13のA/D変換回路100のダイナミックレンジを確保することは可能である。
上述した第1の実施形態によれば、従来技術に示すようなレベルシフト回路に起因する性能劣化(S/N、消費電力、実装面積)を回避することができる。
また、第1の実施形態によれば、A/D変換回路100を増幅回路12よりも低い電源電圧で動作させることができるため、A/D変換回路100の低消費電力化を実現することができる。
また、第1の実施形態によれば、A/D変換回路100を増幅回路12よりも低い電源電圧で動作させることができるため、A/D変換回路100の低消費電力化を実現することができる。
従って、第1の実施形態によれば、消費電流を抑制しつつ、画素信号の信号レベルを所望の電源電圧系の回路に適合する信号レベルに変換することができる。
また、ハイパスフィルタを利用してレベルシフト機能を実現する回路技術も存在するが、この回路技術によれば、ハイパスフィルタを構成するコンデンサの実装面積を確保する必要がある。しかしながら、第1の実施形態によれば、ハイパスフィルタを用いることなくレベルシフト機能を実現することができるので、実装面積を抑制することができる。
また、ハイパスフィルタを利用してレベルシフト機能を実現する回路技術も存在するが、この回路技術によれば、ハイパスフィルタを構成するコンデンサの実装面積を確保する必要がある。しかしながら、第1の実施形態によれば、ハイパスフィルタを用いることなくレベルシフト機能を実現することができるので、実装面積を抑制することができる。
(第2の実施形態)
次に、本発明の第2の実施形態を説明する。
図4は、本発明の第2の実施形態による半導体装置20の構成例を示す図である。
半導体装置20は、第1の実施形態による図1の構成において、クリップ回路14を更に備えている。クリップ回路14は、演算増幅回路Aの出力電圧VOUT(VOUTP,VOUTN)を所定電圧、即ち所定のクリップ電圧VCLP以下に制限するための要素であり、過電流検出回路B1,B2と、過電流吸収回路K1,K2とから構成される。過電流吸収回路K1,K2は、それぞれ、Nチャネル型の電界効果トランジスタ(以下、「トランジスタ」と称す。)から構成される。
次に、本発明の第2の実施形態を説明する。
図4は、本発明の第2の実施形態による半導体装置20の構成例を示す図である。
半導体装置20は、第1の実施形態による図1の構成において、クリップ回路14を更に備えている。クリップ回路14は、演算増幅回路Aの出力電圧VOUT(VOUTP,VOUTN)を所定電圧、即ち所定のクリップ電圧VCLP以下に制限するための要素であり、過電流検出回路B1,B2と、過電流吸収回路K1,K2とから構成される。過電流吸収回路K1,K2は、それぞれ、Nチャネル型の電界効果トランジスタ(以下、「トランジスタ」と称す。)から構成される。
過電流検出回路B1の非反転入力部は、増幅回路12の演算増幅回路Aの非反転出力部に接続されている。過電流検出回路B1の反転入力部にはクリップ電圧VCLPが印加されている。過電流検出回路B1の出力部は、過電流吸収回路K1を構成するトランジスタのゲートに接続されている。過電流吸収回路K1を構成するトランジスタのソースはグランドに接続され、そのドレインは、過電流検出回路B1の非反転入力部と共に増幅回路12の演算増幅回路Aの非反転出力部に接続されている。
過電流検出回路B1および過電流吸収回路K1は、増幅回路12の出力電圧VOUTPに発生する過電圧を抑制するための要素である。ここで、過電流検出回路B1は、演算増幅回路Aの出力電圧VOUTPが後段回路13に供給される第2の電源電圧を超えた場合に発生する過電流を検出するための要素である。過電流吸収回路K1は、出力電圧VOUTPに起因した過電流を吸収するための要素である。過電流検出回路B1は、演算増幅回路Aの出力電圧VOUTPがクリップ電圧VCLPを超えた場合、過電流吸収回路K1を構成するトランジスタのゲートにハイレベルの信号Sを出力してオンさせることにより、出力電圧VOUTPに起因した過電流を過電流吸収回路K1で吸収させる。これにより、出力電圧VOUTPの過電圧をクリップ電圧VCLP以下に制限する。
同様に、過電流検出回路B2の非反転入力部は、増幅回路12の演算増幅回路Aの反転出力部に接続されている。過電流検出回路B2の反転入力部にはクリップ電圧VCLPが印加されている。過電流検出回路B2の出力部は、過電流吸収回路K2を構成するトランジスタのゲートに接続されている。過電流吸収回路K2を構成するトランジスタのソースはグランドに接続され、そのドレインは、過電流検出回路B2の非反転入力部と共に増幅回路12の演算増幅回路Aの反転出力部に接続されている。
過電流検出回路B2および過電流吸収回路K2は、増幅回路12の出力電圧VOUTNに発生する過電圧を抑制するための要素である。ここで、過電流検出回路B2は、演算増幅回路Aの出力電圧VOUTNが後段回路13に供給される第2の電源電圧を超えた場合に発生する過電流を検出するための要素である。過電流吸収回路K2は、出力電圧VOUTNに起因した過電流を吸収するための要素である。過電流検出回路B2は、演算増幅回路Aの出力電圧VOUTNがクリップ電圧VCLPを超えた場合、過電流吸収回路K2を構成するトランジスタのゲートにハイレベルの信号Sを出力してオンさせることにより、出力電圧VOUTNに起因した過電流を過電流吸収回路K1で吸収させる。これにより、出力電圧VOUTNの過電圧をクリップ電圧VCLP以下に制限する。
図5は、本発明の第2の実施形態による半導体装置20が備える過電流検出回路B1,B2の構成例を示す図である。図5では、過電流検出回路B1,B2のうちの一つの構成例が示されている。過電流検出回路B1,B2は、互いに同一の構成を有している。以下では、過電流検出回路B1,B2のうちの任意の一つを「過電流検出回路B」と称す。また、過電流吸収回路K1,K2も互いに同一の構成を有し、過電流吸収回路K1,K2のうちの任意の一つを「過電流吸収回路K」と称す。
過電流検出回路Bは、定電流源ISと、トランジスタM1〜M5から構成される。過電流検出回路B及び過電流吸収回路Kに用いるトランジスタは、増幅回路12に使用するトランジスタと同一の種類とし、各トランジスタのサイズは最小サイズとする。これにより、消費電流を抑制する。また、過電流検出回路Bに供給されるクリップ電圧VCLPは、A/D変換回路100に供給される第2の電源電圧と略同一に設定される。
次に、第2の実施形態による半導体装置20の動作について、クリップ回路14の動作に着目して説明する。
過電流検出回路Bは、増幅回路12からの出力電圧VOUT(VOUTP,VOUTN)とクリップ電圧VCLPとを比較する。増幅回路12の出力電圧VOUT(VOUTP,VOUTN)がクリップ電圧VCLPを超えた場合、過電流検出回路Bは、ハイレベルの信号Sを過電流吸収回路Kに出力する。この場合、過電流吸収回路Kを構成するトランジスタはオン状態となり、過電流吸収回路Kは、増幅回路12の出力電圧VOUT(VOUTP,VOUTN)がクリップ電圧VCLP以下となるように、増幅回路12の出力端子から吐き出される過電流を吸収する。
過電流検出回路Bは、増幅回路12からの出力電圧VOUT(VOUTP,VOUTN)とクリップ電圧VCLPとを比較する。増幅回路12の出力電圧VOUT(VOUTP,VOUTN)がクリップ電圧VCLPを超えた場合、過電流検出回路Bは、ハイレベルの信号Sを過電流吸収回路Kに出力する。この場合、過電流吸収回路Kを構成するトランジスタはオン状態となり、過電流吸収回路Kは、増幅回路12の出力電圧VOUT(VOUTP,VOUTN)がクリップ電圧VCLP以下となるように、増幅回路12の出力端子から吐き出される過電流を吸収する。
ここで、図5を参照すると、クリップ回路14は、増幅回路12の出力電圧VOUTを、次式(4)に従って、出力電圧VOUTに発生する過電圧をクリップする。但し、式(4)において、Voutは、増幅回路12の出力電圧VOUTを示し、Vclipは、クリップ電圧VCLPを示し、Vgs1は、トランジスタM1のゲート-ソース端子間電圧を示し、Vgs2は、トランジスタM2のゲート-ソース端子間電圧を示している。
Vout=Vclip - Vgs1 + Vgs2 …(4)
ここで、トランジスタM1,M2には定電流源IS、及びトランジスタM5より略同一の基準電流が供給され、増幅回路12の出力端子から吐き出される過電流は、過電流吸収回路Kによって吸収される。このため、トランジスタM1のゲート-ソース端子間電圧Vgs1とトランジスタM2のゲート-ソース端子間電圧Vgs2とが略等しいとすると、上式(4)から次式(5)が得られる。
Vout=Vclip …(5)
上式(5)から理解されるように、増幅回路12の出力電圧VOUTがクリップ電圧VCLPを超えた場合、増幅回路12の出力電圧VOUT(Vout)は、クリップ電圧VCLP(Vclip)と略等しくなるようにクリップされる。
一方、増幅回路12の出力電圧VOUT(VOUTP,VOUTN)がクリップ電圧VCLP以下の場合、図5に示すトランジスタM2はオフ状態に維持され、過電流検出回路Bは、ローレベルの信号Sを過電流吸収回路Kに出力する。この場合、過電流吸収回路Kを構成するトランジスタはオフ状態となり、増幅回路12の出力端子から吐き出される通常電流は吸収されない。従ってこの場合、クリップ回路14は作動せず、増幅回路12の出力電圧VOUTに影響を与えない。
第2の実施形態によれば、例えば、半導体装置20に電源電圧を印加した直後の期間などにおいて、半導体装置20の動作が不安定となった場合や、画素アレイ11に過剰な光が照射された場合に、増幅回路12が発生させる過電圧を抑制することができる。従って、増幅回路12の出力電圧VOUT(VOUTP,VOUTN)に発生する過電圧が後段回路13に与える影響を抑制することができ、後段回路13を構成するA/D変換回路100の耐圧不足に起因する段階的な性能劣化や破壊を回避することができる。
また、第2の実施形態によれば、クリップ回路14を構成する素子のサイズを小さく設定することができるので、増幅回路12の出力負荷容量を軽減することができる。このため、増幅回路12の出力負荷容量に起因した増幅回路12の出力電流を抑制することができ、増幅回路12の低消費電力化を実現することができる。
(第3の実施形態)
次に、本発明の第3の実施形態を説明する。
第3の実施形態では、上述した第1の実施形態および第2の実施形態におけるA/D変換回路100として、逐次比較型A/D変換回路を用いている。その他は、第1の実施形態または第2の実施形態と同様である。以下では、図1に示すA/D変換回路100を「逐次比較型A/D変換回路100」と称す。
次に、本発明の第3の実施形態を説明する。
第3の実施形態では、上述した第1の実施形態および第2の実施形態におけるA/D変換回路100として、逐次比較型A/D変換回路を用いている。その他は、第1の実施形態または第2の実施形態と同様である。以下では、図1に示すA/D変換回路100を「逐次比較型A/D変換回路100」と称す。
図6は、本発明の第3の実施形態による半導体装置が備える逐次比較型A/D変換回路100の構成例を示すブロック図である。
逐次比較型A/D変換回路100は、8ビット出力のA/D変換回路であるが、この例に限定されず、逐次比較型A/D変換回路100の出力ビット数は任意に設定し得る。
逐次比較型A/D変換回路100は、8ビット出力のA/D変換回路であるが、この例に限定されず、逐次比較型A/D変換回路100の出力ビット数は任意に設定し得る。
逐次比較型A/D変換回路100は、サンプリング回路110、容量性DAC回路120、比較回路130、制御回路140を備えている。
サンプリング回路110は、増幅回路12の出力電圧VOUT(差動入力信号)を構成する1対の出力電圧VOUTP,VOUTNのトラック・ホールドを行い、アナログ信号VAP,VANをサンプリングして当該逐次比較型A/D変換回路100に取り込むための要素である。サンプリング回路110の動作は、クロック信号CLKに基づいて制御される。
サンプリング回路110は、増幅回路12の出力電圧VOUT(差動入力信号)を構成する1対の出力電圧VOUTP,VOUTNのトラック・ホールドを行い、アナログ信号VAP,VANをサンプリングして当該逐次比較型A/D変換回路100に取り込むための要素である。サンプリング回路110の動作は、クロック信号CLKに基づいて制御される。
容量性DAC回路120は、制御回路140によって生成されるデジタル信号(D0−D7)に基づいた基準信号を生成し、サンプリング回路110によりホールドされ、サンプリングされた出力電圧VOUTP,VOUTNのそれぞれから基準信号を減算することにより、差動入力信号VAと8ビットのデジタル信号D0−D7との間の累積残差を取得するための要素である。差動入力信号VAは、出力電圧VOUTP,VOUTNを要素とする信号である。容量性DAC回路120は、出力電圧VOUTP,VOUTNのそれぞれから基準信号を減算した減算結果を、累積残差が反映されたアナログ信号VCP,VCNとして、比較回路130に出力する。
比較回路130は、容量性DAC回路120から入力されるアナログ信号VCPとアナログ信号VCNとを比較するための要素であり、その大小関係に応じた比較結果を示すデジタル信号VOP,VONを出力する。具体的には、比較回路130は、アナログ信号VCPの信号レベルがアナログ信号VCNの信号レベルよりも高い場合、デジタル信号VOPとしてハイレベルの信号を出力し、デジタル信号VONとしてローレベルの信号を出力する。逆に、比較回路130は、アナログ信号VCPの信号レベルがアナログ信号VCNの信号レベルよりも低い場合、デジタル信号VOPとしてローレベルの信号を出力し、デジタル信号VONとしてハイレベルの信号を出力する。比較回路130の動作は、後述の制御回路140で生成される内部クロック信号BIT_CLKおよび反転内部クロック信号BIT_CLKbに基づいて制御される。
制御回路140は、SAR(Successive Approximation Register)ロジック回路として機能する要素であり、2分探索アルゴリズムに従って、比較回路130による比較の結果を示すデジタル信号VOP,VONに対応するデジタル信号DP0−DP7,DN0−DN7の各ビットの値を逐次的に判定する。制御回路140は、デジタル信号VOP,VONに対応するデジタル信号DP0−DP7,DN0−DN7を容量性DAC回路120に供給する。これによって、制御回路140は、デジタル信号DP0〜DP7,DN0〜DN7の各ビットの値を基準信号に反映させる。制御回路140は、デジタル信号DP0−DP7を、A/D変換の結果を表すデジタル信号D0−D7として出力する。また、制御回路140は比較回路130を制御する内部クロック信号BIT_CLKおよび反転内部クロック信号BIT_CLKbを生成し、比較回路130に供給する。制御回路140の動作は、クロック信号CLKに基づいて制御される。制御回路140は、クロック信号CLKがハイレベルの期間において、内部クロック信号BIT_CLKおよび反転内部クロック信号BIT_CLKbを発生させる。
容量性DAC回路120は、容量回路121、駆動回路122、減衰容量制御部123を備えている。ここで、容量回路121は、複数の容量間の電荷再配分を利用することにより、出力電圧VOUTP,VOUTNから基準信号を減算して上記累積残差を示すアナログ信号VCP,VCNを得るための要素である。駆動回路122は、制御回路140から入力されるデジタル信号DP0−DP7,DN0−DN7に基づいて上記基準信号を発生させて容量回路121を駆動するための要素である。減衰容量制御部123は、容量回路121に備えられた後述の減衰容量CHP,CHNの容量値を制御するための要素である。
逐次比較型A/D変換回路100は、デジタル信号D0−D7の最上位ビット(D7)から最下位ビット(D0)に向かって、1ビットずつ順にA/D変換結果を得る。このA/D変換の過程で、比較回路130は、容量性DAC回路120の容量回路121によって上記減算が行われる都度、それまでの累積残差が反映されたアナログ信号VCPの電圧とアナログ信号VCNの電圧とを比較する。
図7は、サンプリング回路110および容量性DAC回路120の構成例を示している。ただし、図7では、容量性DAC回路120の構成要素である図1に示す減衰容量制御部123は省略されている。
サンプリング回路110は、スイッチ110P,110Nを備えている。スイッチ110Pは、オンであるときに第1の端子E1Pと第2の端子E2Pとの間を導通させ、オフであるときに第1の端子E1Pと第2の端子E2Pとの間を高インピーダンス状態にする。スイッチ110Pの第1の端子E1Pには、非反転入力端子INPを介して増幅回路12の出力電圧VOUTPが入力される。スイッチ110Pは、オンからオフに切り替わる瞬間に後述する容量部121Pに出力電圧VOUTPをホールドしてサンプリングする。スイッチ110Pのオンとオフとは、クロック信号CLKに基づいて切り替わる。
スイッチ110Nは、オンであるときに第1の端子E1Nと第2の端子E2Nとの間を導通させ、オフであるときに第1の端子E1Nと第2の端子E2Nとの間を高インピーダンス状態にする。スイッチ110Nの第1の端子E1Nには、反転入力端子INNを介して増幅回路12の出力電圧VOUTNが入力される。スイッチ110Nは、オンからオフに切り替わる瞬間に後述する容量部121Nに出力電圧VOUTNをホールドしてサンプリングする。スイッチ110Nのオンとオフとは、クロック信号CLKに基づいて切り替わる。
容量性DAC回路120を構成する容量回路121は、容量部121P,121Nから構成される。このうち、容量部121Pは、減衰容量CHPとバイナリ容量C0P〜C7Pとを備えている。減衰容量CHPは、スイッチ110Pの第2の端子E2Pに接続された配線に相当する信号ノードNPとグランドGNDとの間に接続されている。また、バイナリ容量C0P〜C7Pのそれぞれは、上記信号ノードNPと駆動回路122を構成する駆動部122Pの出力部との間に接続されている。即ち、バイナリ容量C0P〜C7Pのそれぞれの一方の電極は信号ノードNPに共通接続されている。また、バイナリ容量C0P〜C7Pの他方の電極は、それぞれ、駆動部122Pを構成するインバータQ0P〜Q7Pの出力部に個別に接続されている。
ここで、バイナリ容量C0P〜C7Pは、制御回路140によって生成されるデジタル信号DP0〜DP7に対応して配置されている。バイナリ容量C0P〜C7Pのそれぞれの容量値は異なる。例えば、デジタル信号DP(n+1)に対応する容量C(n+1)Pの容量値は、デジタル信号DPnに対応する容量CnPの容量値の2倍である(nは、0から6までの整数)。即ち、バイナリ容量C0P〜C7Pのそれぞれの容量値は、デジタル信号DP1〜DP7の各ビットの位に応じた2進数で重み付けされている。
同様に、容量部121Nは、減衰容量CHNとバイナリ容量C0N〜C7Nとを備えている。減衰容量CHNは、スイッチ110Nの第2の端子E2Nに接続された配線に相当する信号ノードNNとグランドGNDとの間に接続されている。また、バイナリ容量C0N〜C7Nのそれぞれは、上記信号ノードNNと駆動回路122を構成する駆動部122Nの出力部との間に接続されている。即ち、バイナリ容量C0N〜C7Nのそれぞれの一方の電極は信号ノードNNに共通接続されている。また、バイナリ容量C0N〜C7Nの他方の電極は、それぞれ、駆動部122Nを構成するインバータQ0N〜Q7Nの出力部に個別に接続されている。
なお、バイナリ容量C0N〜C7Nの容量値についても、バイナリ容量C0P〜C7Pと同様に2進数で重み付けされている。
また、容量部121Nを構成するバイナリ容量C0N〜C7Nの各容量値は、それぞれ、容量部121Pを構成するバイナリ容量C0P〜C7Pの各容量値と同じに設定されている。
なお、バイナリ容量C0N〜C7Nの容量値についても、バイナリ容量C0P〜C7Pと同様に2進数で重み付けされている。
また、容量部121Nを構成するバイナリ容量C0N〜C7Nの各容量値は、それぞれ、容量部121Pを構成するバイナリ容量C0P〜C7Pの各容量値と同じに設定されている。
容量性DAC回路120を構成する駆動回路122は、駆動部122P,122Nを備えている。駆動部122Pは、インバータQ0P〜Q7Pを備えている。インバータQ0P〜Q7Pには、電源電圧として第1の電源電圧VDD1が供給されている。このことは、インバータQ0P〜Q7Pのそれぞれから出力される基準信号D0P〜D7Pの振幅が第1の電源電圧VDD1に等しいことを意味する。インバータQ0P〜Q7Pは、制御回路140によって生成されるデジタル信号DP0〜DP7に対応して配置されている。インバータQ0P〜Q7Pには、それぞれ、制御回路140から、デジタル信号DP0〜DP7の各ビットが入力される。また、インバータQP0〜QP7の出力部は、それぞれ、バイナリ容量C0P〜C7Pの他方の電極に接続されている。
インバータQP0〜QP7は、制御回路140から入力されるデジタル信号DP0〜DP7を反転することによって基準信号D0P〜D7Pを生成する。容量部121Pが有する複数のバイナリ容量C0P〜C7Pは、電荷再配分により、減衰容量CHPに保持されている増幅回路12の出力電圧VOUTPに基づく電荷から、基準信号D0P〜D7Pに基づく電荷を引き抜くことによって、出力電圧VOUTPから基準信号D0P〜D7Pを減算する。容量部121Pは、減算結果であるアナログ信号VCPを出力する。
同様に、駆動部122Nは、インバータQ0N〜Q7Nを備えている。インバータQ0N〜Q7Nには、電源電圧として第1の電源電圧VDD1が供給されている。このことは、インバータQ0N〜Q7Nのそれぞれから出力される基準信号D0N〜D7Nの振幅が第1の電源電圧VDD1に等しいことを意味する。インバータQ0N〜Q7Nは、制御回路140によって生成されるデジタル信号DN0〜DN7に対応して配置されている。インバータQ0N〜Q7Pには、それぞれ、制御回路140から、デジタル信号DN0〜DN7の各ビットが入力される。また、インバータQ0N〜Q7Nの出力部は、それぞれ、バイナリ容量C0N〜C7Nの他方の電極に接続されている。
インバータQN0〜QN7は、制御回路140から入力されるデジタル信号DN0〜DN7を反転することによって基準信号D0N〜D7Nを生成する。容量部121Nが有する複数のバイナリ容量C0N〜C7Nは、電荷再配分により、減衰容量CHNに保持されている増幅回路12の出力電圧VOUTNに基づく電荷から、基準信号D0N〜D7Nに基づく電荷を引き抜くことによって、アナログ信号VANから基準信号D0N〜D7Nを減算する。容量部121Nは、減算結果である出力電圧VOUTNを出力する。
図8は、本発明の第3の実施形態による逐次比較型A/D変換回路100が備える減衰容量CHPの構成例を示す図である。ここで、図8(A)は減衰容量CHPの概略図であり、図8(B)は減衰容量CHPの詳細図である。減衰容量CHNも減衰容量CHPと同様であり、ここではその説明を省略する。
図8(A)に示すように、減衰容量CHPは、固定容量Ch1と可変容量Ch2とを備えている。固定容量Ch1の第1の電極は信号ノードNPに接続され、固定容量Ch1の第2の電極はグランドGND(所定電位ノード)に接続されている。また、可変容量Ch2の第1の電極は信号ノードNPに接続され、可変容量Ch2の第2の電極はグランドGNDに接続されている。即ち、固定容量Ch1および可変容量Ch2は、信号ノードNPとグランドGNDとの間に並列接続されている。
図8(B)に示すように、可変容量Ch2は、容量Ch21,Ch22,Ch23,Ch24と、スイッチSW1,SW2,SW3,SW4とを備えている。ここで、容量Ch21は、信号ノードNPとグランドGNDとの間にスイッチSW1と直列接続されている。具体的には、容量Ch21の第1の電極は信号ノードNPに接続され、容量Ch21の第2の電極は、スイッチSW1の第1の端子に接続されている。スイッチSW1の第2の端子はグランドGNDに接続されている。
同様に、容量Ch22は、信号ノードNPとグランドGNDとの間にスイッチSW2と直列接続されている。容量Ch23は、信号ノードNPとグランドGNDとの間にとスイッチSW3と直列接続されている。容量Ch24は、信号ノードNPとグランドGNDとの間にとスイッチSW4と直列接続されている。
なお、容量Ch21〜Ch24とスイッチSW1〜SW4との間の接続関係は、直列であればよく、容量Ch21〜Ch24とスイッチSW1〜SW4との位置を入れ替えてもよい。
なお、容量Ch21〜Ch24とスイッチSW1〜SW4との間の接続関係は、直列であればよく、容量Ch21〜Ch24とスイッチSW1〜SW4との位置を入れ替えてもよい。
スイッチSW1,SW2,SW3,SW4のオン・オフは、それぞれ、減衰容量制御部123により個別に制御される。スイッチSW1,SW2,SW3,SW4のオンとオフの組み合わせに応じて、可変容量Ch2の容量値が定まる。図8(A)に示すように、可変容量Ch2は、固定容量Ch1と並列接続されているから、スイッチSW1,SW2,SW3,SW4のオン・オフを制御することにより、固定容量Ch1および可変容量Ch2から構成される減衰容量CHPの合成容量値を調整することができる。減衰容量CHPの合成容量の調整の詳細については後述する。
次に、逐次比較型A/D変換回路100の動作(A/D変換)について、図9のタイミングチャートを参照しながら説明する。
逐次比較型A/D変換装置100に備えられたサンプリング回路110は、クロック信号CLKがローレベルの場合、差動入力信号VAとして入力されるアナログ信号VAPとアナログ信号VANとをトラックしてサンプリングし、クロック信号CLKがローレベルからハイレベルに遷移するタイミングでアナログ信号VAPとアナログ信号VANとをホールドする。
逐次比較型A/D変換装置100に備えられたサンプリング回路110は、クロック信号CLKがローレベルの場合、差動入力信号VAとして入力されるアナログ信号VAPとアナログ信号VANとをトラックしてサンプリングし、クロック信号CLKがローレベルからハイレベルに遷移するタイミングでアナログ信号VAPとアナログ信号VANとをホールドする。
以下では、クロック信号CLKがローレベルの期間でアナログ信号VAPとアナログ信号VANとをトラックしてサンプリングすることから、クロック信号CLKがローレベルの期間をサンプル期間と称す。また、クロック信号CLKがハイレベルの期間でアナログ信号VAPとアナログ信号VANとをホールドすることから、クロック信号CLKがハイレベルの期間をホールド期間と称す。
逐次比較型A/D変換装置100は、次に説明するように、サンプル期間においてサンプリング回路110にサンプリングされたアナログ信号VAP,VANのA/D変換をホールド期間において実施する。概略的には、逐次比較型A/D変換装置100は、ホールド期間において制御回路140から入力される内部クロック信号BIT_CLKおよび反転内部クロック信号BIT_CLKbのクロックタイミングに合わせて、デジタル信号D0〜D7の最上位ビット(D7)から最下位ビット(D0)に向かって、デジタル信号D0〜D7の各ビットの値を逐次決定する。これにより、逐次比較型A/D変換装置100は、サンプリング回路110にホールドされたアナログ信号VAP,VANのA/D変換を実施してデジタル信号D0〜D7を生成する。
逐次比較型A/D変換装置100によるA/D変換を詳細に説明する。
図6のタイミングチャートの時刻t0より前のサンプル期間において、クロック信号CLKはローレベルである。このため、サンプリング回路110のスイッチ110Pと110Nはオン状態である。この場合、アナログ信号VAP及びVANはサンプリング回路110によりサンプリング(トラック)されて容量性DAC回路120に供給される。容量性DAC回路120の減衰容量CHP,CHNおよびバイナリ容量C0P〜C7P,C0N〜C7Nには、サンプリング回路110から供給されるアナログ信号VAP及びアナログ信号VANの電位に対応する電荷が充電される。
図6のタイミングチャートの時刻t0より前のサンプル期間において、クロック信号CLKはローレベルである。このため、サンプリング回路110のスイッチ110Pと110Nはオン状態である。この場合、アナログ信号VAP及びVANはサンプリング回路110によりサンプリング(トラック)されて容量性DAC回路120に供給される。容量性DAC回路120の減衰容量CHP,CHNおよびバイナリ容量C0P〜C7P,C0N〜C7Nには、サンプリング回路110から供給されるアナログ信号VAP及びアナログ信号VANの電位に対応する電荷が充電される。
なお、サンプル期間においては制御回路140から出力されるデジタル信号DP0〜DP7,DN0〜DN7の各ビットは「0」に設定(初期化)されている。
時刻t0において、クロック信号CLKがローレベルからハイレベルに遷移し、ホールド期間が開始すると、サンプリング回路110のスイッチ110Pとスイッチ110Nとがオフ状態となる。このため、クロック信号CLKがローレベルからハイレベルに遷移する直前のアナログ信号VAP,VANが、容量性DAC回路120に備えられた容量回路121の減衰容量CHP,CHNおよびバイナリ容量C0P〜C7P,C0N〜C7Nにホールドされる。上記ホールドされたアナログ信号VAP,VANは、各々、アナログ信号VCP,VCNとして容量性DAC回路120から比較回路130に供給される。
比較回路130は、次に説明するように、制御回路140の制御の下、容量性DAC回路120から供給されるアナログ信号VCPとアナログ信号VCNとを逐次比較する。
先ず、時刻t0の後の内部クロック信号BIT_CLKの最初のサイクルに相当する時刻t1からt2までの期間T1における動作について説明する。
アナログ信号VAP,VANがサンプリング回路110にホールドされてアナログ信号VCP,VCNとして容量性DAC回路120から出力された状態で、時刻t1において内部クロック信号BIT_CLKがローレベルからハイレベルになると、比較回路130のラッチ回路132がアクティブとなり、比較回路130は、アナログ信号VCPとアナログ信号VCNとの比較動作を開始する。
先ず、時刻t0の後の内部クロック信号BIT_CLKの最初のサイクルに相当する時刻t1からt2までの期間T1における動作について説明する。
アナログ信号VAP,VANがサンプリング回路110にホールドされてアナログ信号VCP,VCNとして容量性DAC回路120から出力された状態で、時刻t1において内部クロック信号BIT_CLKがローレベルからハイレベルになると、比較回路130のラッチ回路132がアクティブとなり、比較回路130は、アナログ信号VCPとアナログ信号VCNとの比較動作を開始する。
図6の例では、時刻t1ではアナログ信号VCPの信号レベルがアナログ信号VCNの信号レベルよりも大きいので(VCP>VCN)、比較回路130は、比較結果として、ハイレベルのデジタル信号VOPを出力すると共に、ローレベルのデジタル信号VONを出力する。制御回路140は、比較回路130の上記比較結果を受けて、ハイレベルのデジタル信号DP7とローレベルのデジタル信号DN7とを出力する。これにより、A/D変換により得られるデジタル信号D0〜D7の各ビットのうち、デジタル信号DP7,DN7によって与えられる最上位ビット(D7)の値が決定される。
ここで、デジタル信号DP7がローレベルからハイレベルになると、デジタル信号DP7が入力される駆動部122P(図2)のインバータQ7Pの出力信号(基準信号)はハイレベルからローレベルに遷移し、インバータQ7Pの出力信号が印加されるバイナリ容量C7Pの電極間の電圧が変化する。このため、バイナリ容量C7Pの電極間の電圧の変化量に応じて、バイナリ容量C7Pに蓄えられている電荷が引き抜かれて電荷再配分が行われる。その結果、減衰容量CHPとバイナリ容量C0P〜C7Pが共通接続されている容量性DAC回路120の内部の信号ノードNP(図2)の電位は、電荷再配分によりバイナリ容量C7Pから引き抜かれた電荷に対応した電位に低下する。このため、信号ノードNPの電位によって与えられるアナログ信号VCPの信号レベルが低下する。
一方、デジタル信号DN7はローレベルに維持されているので、デジタル信号DN7が入力される駆動部122NのインバータQ7Nの出力信号(基準信号)はハイレベルに維持される。このため、インバータQ7Nの出力信号が印加されるバイナリ容量C7Nの電荷の移動はないので、減衰容量CHNおよびバイナリ容量C0N〜C7Nが共通接続されている容量性DAC回路120の内部の信号ノードNN(図2)の電位は変化しない。このため、信号ノードNNの電位によって与えられるアナログ信号VCNの信号レベルは変化しない。
時刻t1aにおいて、内部クロック信号BIT_CLKがローレベルになり、反転内部クロック信号BIT_CLKbがハイレベルになると、比較回路130のラッチ回路132はインアクティブとなる。この場合、比較回路130は、デジタル信号VOP,VONとして共にローレベルを出力する。
次に、内部クロック信号BIT_CLKの2番目のサイクルに相当する時刻t2からt3までの期間T2における動作について説明する。
アナログ信号VAP,VANがサンプリング回路110にホールドされてアナログ信号VCP,VCNとして容量性DAC回路120から出力された状態で、時刻t2において内部クロック信号BIT_CLKがローレベルからハイレベルになり、反転内部クロック信号BIT_CLKbがローレベルになると、比較回路130のラッチ回路132がアクティブとなり、比較回路130は、容量性DAC回路120から供給されるアナログ信号VCPとアナログ信号VCNとの比較動作を開始する。
アナログ信号VAP,VANがサンプリング回路110にホールドされてアナログ信号VCP,VCNとして容量性DAC回路120から出力された状態で、時刻t2において内部クロック信号BIT_CLKがローレベルからハイレベルになり、反転内部クロック信号BIT_CLKbがローレベルになると、比較回路130のラッチ回路132がアクティブとなり、比較回路130は、容量性DAC回路120から供給されるアナログ信号VCPとアナログ信号VCNとの比較動作を開始する。
図6の例では、時刻t2でアナログ信号VCPの信号レベルがアナログ信号VCNの信号レベルよりも小さいので(VCP<VCN)、比較回路130は、比較結果として、ローレベルのデジタル信号VOPを出力すると共に、ハイレベルのデジタル信号VONを出力する。制御回路140は、比較回路130の上記比較結果を受けて、ローレベルのデジタル信号DP6とハイレベルのデジタル信号DN6とを出力する。これにより、A/D変換により得られるデジタル信号D0〜D7の各ビットのうち、デジタル信号DP6,DN6によって与えられる最上位から2番目のビット(D6)の値が決定される。
ここで、デジタル信号DP6はローレベルに維持されているので、デジタル信号DP6が入力される駆動部122PのインバータQ6Pの出力信号(基準信号)はハイレベルに維持される。このため、インバータQ6Pの出力信号が印加されるバイナリ容量C6Pの電荷の移動はないので、減衰容量CHPおよびバイナリ容量C0P〜C7Pが共通接続されている容量性DAC回路120の内部の信号ノードNP(図2)の電位は変化しない。このため、信号ノードNPの電位によって与えられるアナログ信号VCPの信号レベルは変化しない。
一方、デジタル信号DN6がローレベルからハイレベルになると、デジタル信号DN6が入力される駆動部122N(図2)のインバータQ6Nの出力信号(基準信号)はハイレベルからローレベルに遷移し、インバータQ6Nの出力信号が印加されるバイナリ容量C6Nの電極間の電圧が変化する。このため、バイナリ容量C6Nの電極間の電圧の変化量に応じて、バイナリ容量C6Nに蓄えられている電荷が引き抜かれて電荷再配分が行われる。その結果、減衰容量CHNとバイナリ容量C0N〜C7Nが共通接続されている容量性DAC回路120の内部の信号ノードNN(図2)の電位は、電荷再配分によりバイナリ容量C6Nから引き抜かれた電荷に対応した電位に低下する。このため、信号ノードNNの電位によって与えられるアナログ信号VCNの信号レベルが低下する。
続いて、時刻t2aにおいて、内部クロック信号BIT_CLKがローレベルになり、反転内部クロック信号BIT_CLKbがハイレベルになると、比較回路130のラッチ回路132はインアクティブとなる。これにより、比較回路130は、デジタル信号VOP,VONとして共にローレベルを出力する。
続いて、時刻t3以降の期間T3〜T8において、上記期間T1,T2のそれぞれにおける比較動作と同様の比較動作が順次繰り返され(即ち、逐次比較が実施され)、デジタル信号D0〜D7の3番目のビット(D5)から最下位ビット(D0)の各値が決定される。これにより、A/D変換により全ビットの値が決定されたデジタル信号D0〜D7が得られる。
続いて、期間T9において、逐次比較型A/D変換装置100の制御回路140は、上記A/D変換により最終的に得られたデジタル信号D0〜D7を出力端子より出力する。
続いて、期間T9において、逐次比較型A/D変換装置100の制御回路140は、上記A/D変換により最終的に得られたデジタル信号D0〜D7を出力端子より出力する。
続いて、時刻t10において、クロック信号CLKがハイレベルからローレベルに遷移すると、サンプリング回路110のスイッチ110Pとスイッチ110Nとがオン状態になる。これにより、クロック信号CLKがローレベルに維持される時刻t10から時刻t11までのサンプル期間において、サンプリング回路110により、新たにアナログ信号VAP及びアナログ信号VANのサンプル(トラック)が実施される。
そして、新たにサンプルされたアナログ信号VAP及びVANに対応する電荷が、容量性DAC回路120の減衰容量CHP,CHNおよびバイナリ容量C0P〜C7P,C0N〜C7Nに充電される。また、制御回路140において、デジタル信号DP0〜DP7,DN0〜DN7の各ビットは「0」に設定(初期化)される。この後、上述した図6の時刻t1から時刻t10までのホールド期間におけるA/D変換と同様に、時刻t11以降のホールド期間において逐次比較によるA/D変換が実施される。
次に、本実施形態の特徴であるデジタル信号VP0〜VP7のフルスケールレンジを確保するための手法について詳細に説明する。
ここでは、理解の容易化のため、第1の電源電圧VDD1=第2の電源電圧VDD2=電源電圧VDDとする。
本実施形態では、上述のA/D変換により得られるデジタル信号VP0〜VP7のフルスケールレンジは、次に説明するように、減衰容量CHP,CHNによって調整可能となっている。
ここでは、理解の容易化のため、第1の電源電圧VDD1=第2の電源電圧VDD2=電源電圧VDDとする。
本実施形態では、上述のA/D変換により得られるデジタル信号VP0〜VP7のフルスケールレンジは、次に説明するように、減衰容量CHP,CHNによって調整可能となっている。
図10の特性図を参照しながら、可変容量Ch2の容量値の調整原理を説明する。図10は、本発明の第1の実施形態による逐次比較型A/D変換回路100の減衰容量CHPを構成する可変容量Ch2の容量値の調整原理を説明するための図であり、逐次比較型A/D変換回路100の入出力特性を示す図である。
逐次比較型A/D変換回路100は全差動型の装置であり、反転入力端子INNと非反転入力端子INPに入力される差動入力信号を構成する増幅回路12の出力電圧VOUTPのAC成分の位相と、出力電圧VOUTNのAC成分の位相は、相互に反転した位相関係にあり、180度だけ位相がずれた関係にある。このため、差動入力信号を構成する増幅回路12の出力電圧VOUTが0Vである場合、即ち、出力電圧VOUTPと出力電圧VOUTNとの間の差電圧が0Vである場合の出力電圧VOUTP,VOUTNの各電圧が、A/D変換動作における入力電圧の基準点(中心点)になる。
従って、8ビットの逐次比較型A/D変換回路100が理想的な動作をする場合、即ち、減衰容量CHPの容量値が正しく調整されている場合(k=1)には、図10に実線で例示するように、逐次比較型A/D変換回路100の入出力特性は、座標(−VDD/2,0)、座標(0V,127d)、座標(+VDD/2,255d)を通る直線によって表され、この場合、フルスケールレンジが得られる。このことは、差動入力信号VAの全範囲(−VDD/2〜+VDD/2)に対し、A/D変換により得られるデジタル信号として、フルスケールの出力コード(0d〜255d)が得られることを意味する。
従って、図10に実線で例示される理想的な特性の場合(k=1)、差動入力信号をなす増幅回路12の出力電圧VOUTと出力コード(変換後のデジタル信号)との間には、次の関係が成り立つ。
(1)出力電圧VOUT(差動入力信号)が0Vの場合、出力コードは、127d(中間値)になる。
(2)出力電圧VOUT(差動入力信号)が−VDD/2Vの場合、出力コードは0dになる。
(3)出力電圧VOUT(差動入力信号)が+VDD/2Vの場合、出力コードは255dになる。
(1)出力電圧VOUT(差動入力信号)が0Vの場合、出力コードは、127d(中間値)になる。
(2)出力電圧VOUT(差動入力信号)が−VDD/2Vの場合、出力コードは0dになる。
(3)出力電圧VOUT(差動入力信号)が+VDD/2Vの場合、出力コードは255dになる。
これに対し、減衰容量CHPの容量値が正しく調整されていない場合(kが1でない場合)には、逐次比較型A/D変換回路100の入出力特性を示す直線の傾きは、基準点に対応する座標(0V,127d)を軸にして変動する。図10の例では、一点鎖線で示すように、kが1よりも大きい場合(k>1)には、k=1の場合に比較して逐次比較型A/D変換回路100の入出力特性を示す直線の傾きが増加する傾向を示す。逆に、kが1よりも小さい場合(k<1)には、破線で示すように、k=1の場合に比較して逐次比較型A/D変換回路100の入出力特性を示す直線の傾きが減少する傾向を示す。
上述の特性を利用すれば、増幅回路12の出力電圧VOUT(差動入力信号)として、基準点を与える0V以外の既知の出力電圧VOUTP,VOUTNを逐次比較型A/D変換回路100に入力し、この場合に得られる出力コードの値と、図10に実線で示す特性によって表される目標コードとの大小関係を参照することにより、k=1を満たすように減衰容量CHPの可変容量Ch2の容量値を調整し、可変容量Ch2を正しく調整することが可能になる。
上述した第3の実施形態によれば、逐次比較型A/D変換回路100は、供給する電源電圧に略比例して消費電力を低減できるため、逐次比較型A/D変換回路100の低消費電力化を実現することができる。
また、上述した第3の実施形態によれば、プロセス変動及び温度変動に対応して寄生容量の影響を低減するように減衰容量値を最適な値に調整することができる。従って、フルスケールレンジが確保され、最適な入力ダイナミックレンジで動作する変換誤差の少ない逐次比較型A/D変換回路を提供することができる。
また、上述した第3の実施形態によれば、プロセス変動及び温度変動に対応して寄生容量の影響を低減するように減衰容量値を最適な値に調整することができる。従って、フルスケールレンジが確保され、最適な入力ダイナミックレンジで動作する変換誤差の少ない逐次比較型A/D変換回路を提供することができる。
以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
上記各態様の半導体装置によれば、消費電流を抑制しつつ、画素信号の信号レベルを所望の電源電圧系の回路に適合する信号レベルに変換することができる。
10,20 半導体装置
11 画素アレイ
12 増幅回路
13 後段回路
14 クリップ回路
100 A/D変換回路(逐次比較型A/D変換回路)
110 サンプリング回路
120 容量性DAC回路
121 容量回路
122 駆動回路
123 減衰容量制御部
130 比較回路
140 制御回路
A 演算増幅回路
C1R,C1S,C2R,C2S サンプリング容量
CR,CS 帰還容量
M1〜M5,M11〜M19 トランジスタ
P1,P2 画素(単位画素)
SW1〜SW4,SW11,SW12R,SW12S,SW13R,SW13S,SW14R,SW14S,SW21,SW22R,SW22S,SW23R,SW23S,SW24R,SW24S,SW1R,SW1S,SW2R,SW2S,SW3R,SW3S,SW4R,SW4S スイッチ
VCM1 第1の基準電圧
VCM2 第2の基準電圧
11 画素アレイ
12 増幅回路
13 後段回路
14 クリップ回路
100 A/D変換回路(逐次比較型A/D変換回路)
110 サンプリング回路
120 容量性DAC回路
121 容量回路
122 駆動回路
123 減衰容量制御部
130 比較回路
140 制御回路
A 演算増幅回路
C1R,C1S,C2R,C2S サンプリング容量
CR,CS 帰還容量
M1〜M5,M11〜M19 トランジスタ
P1,P2 画素(単位画素)
SW1〜SW4,SW11,SW12R,SW12S,SW13R,SW13S,SW14R,SW14S,SW21,SW22R,SW22S,SW23R,SW23S,SW24R,SW24S,SW1R,SW1S,SW2R,SW2S,SW3R,SW3S,SW4R,SW4S スイッチ
VCM1 第1の基準電圧
VCM2 第2の基準電圧
Claims (9)
- 入力信号をサンプリングして増幅する増幅回路と、
前記増幅回路の出力信号に応答して作動する後段回路と、
を備え、
前記増幅回路は、
サンプリングされた前記入力信号を、第1の基準電圧を基準とした信号として保持するサンプリング容量と、
前記サンプリング容量に保持された信号が転送される帰還容量と、
前記サンプリング容量に保持された信号を前記サンプリング容量と前記帰還容量との比率に応じて増幅し、第2の基準電圧を基準とした信号として出力する演算増幅回路と、
を備えた半導体装置。 - 前記第1の基準電圧は、前記第2の基準電圧よりも高い電圧である、請求項1に記載の半導体装置。
- 前記第1の基準電圧は、前記演算増幅回路に供給される第1の電源電圧の4分の1から4分の3の範囲内の電圧に設定され、
前記第2の基準電圧は、前記後段回路に供給される第2の電源電圧の4分の1から4分の3の範囲内の電圧に設定される、請求項1または2に記載の半導体装置。 - 前記演算増幅回路の出力信号の電圧を所定電圧以下に制限するクリップ回路を更に備えた、請求項1から3の何れか1項に記載の半導体装置。
- 前記クリップ回路は、
前記演算増幅回路の出力信号の電圧が前記後段回路に供給される第2の電源電圧を超えた場合に発生する過電流を検出する過電流検出回路と、
前記過電流を吸収する過電流吸収回路と、
を備えた、請求項4に記載の半導体装置。 - 行列状に配置された複数の画素を更に備え、
前記増幅回路は、前記複数の画素列に対して1個以上配置された、請求項1から5の何れか1項に記載の半導体装置。 - 前記後段回路は、逐次比較型A/D変換回路である、請求項1から6の何れか1項に記載の半導体装置。
- 前記演算増幅回路は、トランスコンダクタンスアンプである、請求項1から7の何れか1項に記載の半導体装置。
- 前記トランスコンダクタンスアンプは、テレスコピック型のトランスコンダクタンスアンプである、請求項8に記載の半導体装置。
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