JP7353028B2 - Ａ／ｄ変換回路 - Google Patents

Description

本発明は、アナログ値をデジタル値に変換する変換器を備えたＡ／Ｄ変換回路に関する。

入力電位のサンプリング機構を持つ複数の逐次比較型デジタル・アナログ変換器（以下、ＡＤＣ）を有し、複数のＡＤＣに対して共通の電源で電力を供給したＡ／Ｄ変換回路が知られている。このＡ／Ｄ変換回路は、ＡＤＣの変換動作が電源に対してノイズを発生させる場合がある。ＡＤＣが入力電位のサンプリングを終了しホールドする時刻が、他のＡＤＣ動作によりノイズが電源に重畳さている状態である時、サンプリングホールド結果は誤った値に確定してしまう。このため、正しい変換結果を得ることができない。このため、他のＡＤＣの変換動作中にサンプリング電位をホールドすることは回避しなければならない。

特許文献１では、その回避方法として、サンプリング電位をホールドする時刻に、他の変換動作中の全てのＡＤＣの動作を一旦、停止させている。

特許第５０３５９９７号公報

しかしながら、特許文献１では、複数のＡＤＣが並行して動作している場合に、あるＡＤＣが変換動作中である時に、複数のＡＤＣが次々にホールドするリクエストを出した場合に、変換動作中であるＡＤＣは、他の全てのＡＤＣのホールドが完了するまでその動作を停止しなければならない。

すなわち、ＡＤＣの変換動作終了時刻は、他のＡＤＣの動作に影響され、変換終了時刻を予定することができず、期待したスケジュールで動作を完了することができない。これは間隔の定められたスケジュールで処理を行なわなければならないようなアプリケーションで致命的な問題となりうる。

本発明の課題は、各ＡＤＣが任意のタイミングでサンプリング・ホールドできるＡ／Ｄ変換回路を提供することにある。

本発明のある実施態様に係るＡ／Ｄ変換回路は、アナログ電位をサンプリング・ホールドするサンプリング・ホールド回路（以下、ＳＨ回路）、前記ＳＨ回路のサンプリング電位に対して予測したアナログの予測電位をデジタル値に基づいて作成する比較電位作成動作を行う比較電位作成回路、前記サンプリング電位と前記予測電位を比較する電位比較動作を行い前記サンプリング電位を前記デジタル値に変換する比較器、前記比較器で変換された前記デジタル値を記憶するとともに記憶された前記デジタル値を前記比較電位作成回路に出力する逐次型比較データ生成器を備える複数のＡ／Ｄ変換器（以下、ＡＤＣ）を備え、前記複数のＡＤＣにおけるホールド動作は、システムクロックの立ち上がりに同期するタイミングで、少なくとも前記比較電位作成動作が実行されない期間に実行され、前記複数のＡＤＣのそれぞれにおいて、前記比較電位作成動作と前記電位比較動作とは、前記システムクロックの１周期の間に複数回実行され、前記システムクロックの周期よりも短く、前記システムクロックに同期したＡＤＣクロックを生成するクロック生成器を備え、前記比較電位作成動作と前記電位比較動作とは、前記ＡＤＣクロックに同期して実行され、前記クロック生成器は、前記システムクロックの１周期の間に前記ＡＤＣクロックをｎ発（ｎは２以上の自然数）生成させ、前記各々のＡＤＣは、前記ＡＤＣクロックによって前記比較電位作成動作と前記電位比較動作とをｎ回行なった後に変換動作を停止し、前記システムクロックの次の立ち上がりで次の変換動作を再開し、各々任意の前記システムクロック立ち上がり時刻でサンプリングをホールドして変換動作を開始し、他のＡＤＣの干渉を受けないことを特徴とする。

本発明のＡ／Ｄ変換回路によれば、各ＡＤＣが任意のタイミングでサンプリング・ホールドできるＡ／Ｄ変換回路を提供できる。

本発明の実施例１に係るＡ／Ｄ変換回路の構成ブロック図である。 実施例１に係るＡ／Ｄ変換回路のＡＤＣの比較電位作成動作と電位比較動作の様子を示す（ａ）図とノイズ発生するタイミングを示す（ｂ）図である。 実施例１に係るＡ／Ｄ変換回路のＡＤＣの比較電位作成動作による電源ノイズにより誤った電位でホールドした様子を示す（ａ）図とノイズの影響がない場合にホールドした様子を示す（ｂ）図である。 実施例１に係るＡ／Ｄ変換回路の複数のＡＤＣが同期して同じタイミングで動作したときの様子を示す図である。 実施例１に係るＡ／Ｄ変換回路のＡＤＣクロック生成器において比較電位作成動作の時間と電位比較動作の時間を制御する複数のＡＤＣ用クロックを示す図である。 実施例１に係るＡ／Ｄ変換回路のＡＤＣクロック生成器において比較電位作成動作の時間＋電位比較動作の時間＜ディレイ回路の遅延時間の関係を満足するクロックを示す図である。 実施例１に係るＡ／Ｄ変換回路においてシステムクロックが１周期の間に３ビットの変換動作を行う様子を示す図である。 実施例１に係るＡ／Ｄ変換回路においてシステムクロックに同期してホールド動作をＡＤＣに実行させる様子を示す図である。 実施例１に係るＡ／Ｄ変換回路の各部の動作図である。

以下、本発明の実施の形態のＡ／Ｄ変換回路について、図面を参照しながら詳細に説明する。図１は、本発明の実施例１に係るＡ／Ｄ変換回路の構成ブロック図である。

Ａ／Ｄ変換回路は、ＡＤＣクロック生成器１と、入力電位をサンプリングするＡＤＣ２ａ，２ｂ（以下、ＡＤＣ）と、ＡＤＣクロック生成器１と、フリップフロップ（ＦＦ）３ａ，３ｂを備える。この例では、ＡＤＣを２つとしたが、３つ以上のＡＤＣを設けてもよい。

ＡＤＣ２ａ，２ｂは、スイッチ２１ａ，２１ｂ、サンプリング容量２２ａ，２２ｂ、比較器２３ａ，２３ｂ、デジタル／アナログ変換器（ＤＡＣ）２４ａ，２４ｂ、逐次型比較データ生成器２５ａ，２５ｂを備える。電源Ｖｃｃは、ＡＤＣ２ａ，２ｂに電力を供給する。

ＡＤＣ２ａ，２ｂは、入力されるアナログ電位をサンプリング容量２２ａ，２２ｂに蓄えた（サンプリング）後に、入力とサンプリング容量２２ａ，２２ｂをスイッチ２１ａ，２１ｂで切り離し（ホールド）、サンプリング容量２２ａ，２２ｂに蓄えた電位を比較器２３ａ，２３ｂでデジタル値に変換（変換動作）する。スイッチ２１ａ，２１ｂとサンプリング容量２２ａ，２２ｂとは、本発明のサンプリング・ホールド回路（ＳＨ回路）に対応する。ＡＤＣ２ａ，２ｂにおけるホールド動作は、後述されるシステムクロックに同期するタイミングで実行される。

デジタル／アナログ変換器（ＤＡＣ）２４ａ，２４ｂは、本発明の比較電位作成回路に対応し、ＳＨ回路のサンプリング電位に対して予測したアナログの予測電位をデジタル値に基づいて作成する比較電位作成動作を行う。

比較器２３ａ，２３ｂは、ＳＨ回路のサンプリング電位と予測電位を比較する電位比較動作を行い、サンプリング電位をデジタル値に変換する。逐次型比較データ生成器２５ａ，２５ｂは、逐次型比較レジスタで構成され、比較器２３ａ，２３ｂのデジタル値を各ビット毎に記憶するとともに、記憶されたデジタル値をデジタル／アナログ変換器（ＤＡＣ）２４ａ，２４ｂに出力する。

ＡＤＣ２ａ，２ｂは、一般に分解能ビット数回の比較動作を行なうことでアナログ電位をデジタル数値に変換する。例えば、１２ビット分解能のＡＤＣの場合、１２回の比較動作が必要である。この比較動作をクロックで制御すれば、１２ビット分解能のＡＤＣの変換動作は１２サイクルのクロックが必要である。

ここで、システムクロックよりもＡＤＣ２ａ，２ｂの比較動作時間が十分に速い場合、例えばシステムクロックの２倍の周波数のクロックをＡＤＣ２ａ，２ｂに適用することで、ＡＤＣ２ａ，２ｂをシステムクロックで動作させた時と比較して１／２の時間で変換値を得ることができる。

ＡＤＣクロック生成器１は、ＡＤＣクロックを生成する。ＡＤＣ２ａ，２ｂは、ＡＤＣクロック生成器１で生成されたＡＤＣクロックで動作する。ＡＤＣクロックは、ＬＳＩ全体を制御するシステムクロックよりも高周波である。即ち、ＡＤＣクロックの周期は、システムクロックの周期よりも短い。

ＡＤＣクロックは、例えば、システムクロックの立ち上がりエッジタイミングと、それをディレイ回路により遅らせたタイミングにより生成する。ＡＤＣクロックは、システムクロック１サイクルごとに固定された複数サイクルのクロックパルスを生成する。

ＡＤＣクロック生成器１は、システムクロックを遅延させるディレイ回路１１（第１ディレイ回路に対応）と、ディレイ回路１１で遅延されたシステムクロックを反転させる反転回路１２と、反転回路１２の出力とシステムクロックとの論理積をディレイ回路１４ａに出力する論理積回路１３と、複数のディレイ回路１４ａ～１４ｆの内の奇数番目のディレイ回路１４ａ，１４ｃ，１４ｅの出力の論理和をＤＡＣ２４ａ，２４ｂに出力する第１論理和回路１６と、複数のディレイ回路１４ａ～１４ｆの内の偶数番目のディレイ回路１４ｂ，１４ｄ，１４ｆの出力の論理和を比較器２３ａ，２３ｂに出力する第２論理和回路１５を備える。ＡＤＣクロック生成器１は、システムクロックよりも周波数が高く、システムクロックに同期したＡＤＣクロックを生成する。

フリップフロップ（ＦＦ）３ａ，３ｂは、システムクロックに同期して変換開始信号ＣＳ１，ＣＳ２を生成し、変換開始信号ＣＳ１，ＣＳ２をスイッチ２１ａ，２１ｂ、逐次型比較データ生成器２５ａ，２５ｂに出力し、サンプリング、ホールド、変換動作を開始する時刻をシステムクロックに同期して制御する。

次に、ＡＤＣ２ａ，２ｂは変換動作の過程でノイズを発生させるが、ノイズを発生させる動作について説明する。ＡＤＣ２ａ，２ｂは、サンプリング容量２２ａ，２２ｂに蓄えた電位をデジタル値に変換する「変換動作」を行う。「変換動作」は、図２（ａ）に示すように、サンプリングされたサンプリング電位に対して予測した予測電位を作成する比較電位作成動作と、予測電位とサンプリング電位との比較を行なう電位比較動作の２つの動作に分けられる。

ＡＤＣ２ａ，２ｂは、比較電位作成動作と電位比較動作を分解能ビット数繰り返す。電源Ｖｃｃへのノイズは、図２（ｂ）に示すように、比較電位作成動作の時に発生する。

次に、ホールド時刻について説明する。図３（ａ）に示すように、あるＡＤＣが比較電位作成動作中に、他のＡＤＣがホールドを行なうと、他のＡＤＣは、比較電位作成動作による電源ノイズにより誤ったサンプリング電位でホールドし、ＡＤＣは正しい変換結果を得ることができない。

図３（ｂ）に示すように、あるＡＤＣが比較電位作成動作以外の場合に、すなわち、停止中、サンプリング中、または、電位比較動作中に、他のＡＤＣがホールドを行なった場合、電源ノイズレベルが低いので、ＡＤＣは正しい変換結果を得ることができる。また、図４に示すように、複数のＡＤＣが同期して同じタイミングで動作する場合も、ＡＤＣは正しい変換結果を得ることができる。

次に、ＡＤＣクロック生成器１で生成されるＡＤＣクロックについて説明する。ＡＤＣクロック生成器１は、図５に示すように、例えば、直列に接続された複数のディレイ回路１４ａ～１４ｆを有し、複数のディレイ回路１４ａ～１４ｆでシステムクロックを順次遅延させて複数のＡＤＣクロックを生成し、ＤＡＣ動作クロックと比較動作クロックにより比較電位作成動作（ＤＡＣ動作）と電位比較動作のタイミングを制御する。このクロックの周期は、比較電位作成動作の時間、電位比較動作の時間の和を満足する限りにおいて、高速であることが望ましい。

比較電位作成動作の時間＋電位比較動作の時間＜ＡＤＣ用クロックの周期に設定する必要がある。

ＡＤＣクロック生成器１を設け、ＡＤＣの高速クロックを作成すれば、ＬＳＩのシステムクロックの周波数が遅い場合でも高速なＡＤＣ回路が実現できる。ＡＤＣクロック生成器１は例えば図１に示すディレイ回路１１，１４ａ～１４ｆと簡単な論理回路１２，１３，１５，１６で実現できる。なお、ＡＤＣクロック生成器１は、システムクロックのタイミングに同期して、前記の特徴を持つＡＤＣクロックが得られるならば、他のクロック生成回路方式を用いてもかまわない。

比較電位作成動作の時間、電位比較動作の時間は、ＬＳＩのデバイスのばらつきにより、また、ＬＳＩの使用条件（電源電圧、温度）により変動する。安定した動作を得るためには、比較電位作成動作の時間と、電位比較動作の時間と、ディレイ回路の遅延時間は、条件に対して等しくなるように設計することが望ましい。

図６に示すように、比較電位作成動作の時間、電位比較動作の時間と、例えばディレイ回路１４ａの遅延時間の依存性が正確に合わせられない場合は、比較電位作成動作の時間＋電位比較動作の時間＜ディレイ回路の遅延時間の関係を満足するようにクロックを設計する必要がある。

ディレイ回路の遅延時間は、例えば、ディレイ回路１４ｂとディレイ回路１４ｃとの合計遅延時間であり、ＡＤＣクロックの周期である。ＡＤＣクロックの周期は、ＤＡＣ動作クロックの周期又は比較動作クロックの周期である。

次に、ＡＤＣクロックがシステムクロックに対して非同期である場合の問題点について説明する。ＡＤＣクロックは、システムクロックに対して非同期である。 システムはシステムクロックで動作しており、ＡＤＣはＡＤＣクロックで動作している。システムクロックとＡＤＣクロックとが非同期であれば、システムは変換動作中のＡＤＣの動作状態（比較電位作成動作中なのか／電位比較動作中なのか）を知ることができない。

システムから任意の時刻にＡＤＣがホールドできることが望ましい。しかし、システムが他のＡＤＣの動作状態を知ることができない場合、正しいタイミングでＡＤＣがホールドできない。

この問題を解決するために、システムがＡＤＣにホールド動作を行なわせる時に他のＡＤＣが比較電位作成動作中ではないことを保証するために、ＡＤＣクロックに対する規則を以下のように設ける。

比較電位作成動作の時間＋電位比較動作の時間＜ディレイ回路の遅延時間であり、ディレイ回路の遅延時間×ｎ＜システムクロックの周期を満足する２以上の整数をｎとするディレイ回路を備えるＡＤＣクロック生成器１は、システムクロック１周期の間にｎ発のＡＤＣクロックを生成する。

ＡＤＣ２ａ，２ｂは、ｎ発のＡＤＣクロックに同期するタイミングでてｎ回の比較電位作成動作と電位比較動作を行なう。即ち、比較電位作成動作と電位比較動作とは、システムクロックの１周期の間に複数回路実行される。従って、ＡＤＣ２ａ，２ｂは、システムクロックが１周期の間にｎビット分の変換動作を行なって停止する。

この変換動作を図７に示す。図７ではシステムクロックが１周期の間に３ビット分の変換動作を行なう例を示した。ＡＤＣ２ａ，２ｂの変換動作は、システムクロックの立ち上がりによって開始し、３ビット分の変換動作を行なって停止する。システムクロックの次の立ち上がりによって、次の３ビット分の変換動作を再開する。

Ａ／Ｄ変換回路によれば、図８に示すように、システムクロックが立ち上がる瞬間では、ＡＤＣの変換動作が必ず停止しており、この時刻ではノイズが発生していないことが担保される。よって、システムクロックで動作しているシステムは、任意のシステムクロックが立ち上がった時刻にホールド動作をＡＤＣに実行させることができる。即ち、他のＡＤＣの動作状態を考慮する必要がなく、また、他のＡＤＣを制御する必要もない。

また、従来では、ＡＤＣがホールドするにあたって変換動作中の他のＡＤＣの動作を停止する処理を行なう必要があったが、本発明では、システムクロックで動作しているシステムから見て任意のサイクルでＡＤＣがホールドすることができる。

また、本発明によれば、あるＡＤＣがホールドする行為に対して、他のＡＤＣの動作状態を考慮する必要がなく、また他のＡＤＣを制御する必要もないので、ＡＤＣ制御の仕組みが簡単である。

また、他のＡＤＣ動作によってＡＤＣ動作が途中停止することがないので、ＡＤＣの変換動作時間は動作開始時刻から期待できる決まった時刻に終了することができ、処理のスケジュールが狂うことがない。

図９に実施例１に係るＡ／Ｄ変換回路の各部の動作図を示した。図９に参照しながら図１に示すＡＤＣ２ａ，２ｂの変換動作を説明する。まず、時刻ｔ０に、システムクロックが立ち上がると、フリップフロップ３ａ，３ｂは、システムクロックに同期して変換開始信号ＣＳ１，ＣＳ２をスイッチ２１ａ，２１ｂと逐次型比較データ生成器２５ａ，２５ｂに出力する。

端子Ｔｍ１，Ｔｍ２にアナログ入力１，２が入力され、スイッチ２１ａ，２１ｂとサンプリング容量２２ａ，２２ｂとでサンプリングが行われる。

時刻ｔ１０に、ＡＤＣ２ａは、サンプリング電位をホールドし、変換動作を開始する。時刻ｔ１１に、システムクロックをディレイ回路１４ａで遅延させて論理和回路１６を介した比較電位作成動作クロック（ＤＡＣ動作クロック）がＤＡＣ２４ａに出力される。ＤＡＣ２４ａは、ＤＡＣ動作（比較電位作成動作）を行う。このとき、電源ノイズが発生する。

次に、時刻ｔ１２～時刻ｔ１３に、システムクロックをディレイ回路１４ｂで遅延させて論理和回路１５を介した電位比較動作クロック（比較動作クロック）が比較器２３に出力される。比較器２３は、比較動作を行う。このとき、電源ノイズは発生しない。

時刻ｔ１４に、システムクロックをディレイ回路１４ｃで遅延させて論理和回路１６を介したＤＡＣ動作クロックがＤＡＣ２４ａに出力される。ＤＡＣ２４ａは、ＤＡＣ動作を行う。このとき、電源ノイズが発生する。

次に、時刻ｔ１５～時刻ｔ１６に、システムクロックをディレイ回路１４ｄで遅延させて論理和回路１５を介した比較動作クロックが比較器２３に出力される。比較器２３は、比較動作を行う。このとき、電源ノイズは発生しない。

時刻ｔ１７に、システムクロックをディレイ回路１４ｅで遅延させて論理和回路１６を介したＤＡＣ動作クロックがＤＡＣ２４ａに出力される。ＤＡＣ２４ａは、ＤＡＣ動作を行う。このとき、電源ノイズが発生する。

次に、時刻ｔ１８～時刻ｔ１９に、システムクロックをディレイ回路１４ｆで遅延させて論理和回路１５を介した比較動作クロックが比較器２３に出力される。比較器２３は、比較動作を行う。このとき、電源ノイズは発生しない。

ここで、ＤＡＣ動作の時間と比較動作の合計時間よりもディレイ回路の遅延時間（例えば時刻ｔ１１－ｔ１４）が大きい。また、ディレイ回路の遅延時間×３＜システムクロックの周期（例えば時刻ｔ１０－ｔ２０）を満足する。

さらに、システムクロックの立ち上がりのタイミング（時刻ｔ２０）で、ＡＤＣ２ｂのサンプリング電位をホールドしている。

このように実施例１のＡ／Ｄ変換回路によれば、ＡＤＣクロックの周期は、比較電位作成動作の時間と電位比較動作の時間との合計時間よりも長く、システムクロックの１周期に対してｎ発（ｎ≧２）のＡＤＣクロックが生成され、ＳＨ回路２１ａ，２１ｂ，２２ａ，２２ｂは、システムクロックの立ち上がりでアナログ電位をサンプリング・ホールドするので、各ＡＤＣが任意のタイミングでサンプリング・ホールドできる。また、ＡＤＣのサンプリング・ホールド時にＡＤＣ変換動作による電源ノイズの影響を受けず正確な値を確定できる。

ＬＳＩのデバイスのばらつきや使用条件により、比較電位作成動作(ＤＡＣ動作)速度は変動する。ＤＡＣ動作が速いと、それに伴う電流の大きさと立ち上がり速度が増し、電源へのノイズ重畳が増す。ＤＡＣ動作が遅いと、電流の大きさと立ち上がりスピードも遅くなるので、ノイズの重畳は減少する。本発明では、ＤＡＣ動作が速い時、ＡＤＣクロックも速くなり、ＤＡＣ動作が遅くなると、ＡＤＣクロックも遅くなる。

言い換えれば、ＡＤＣクロックの周波数は、ＤＡＣ動作時にＤＡＣに流れる電流に比例する。したがって、ＤＡＣ動作が速くなりノイズが大きくなる場合は、ＡＤＣクロックもシステムクロックの周期内においては、少ない場合に比べて、時間的に早いタイミングで発生する。

このため、ノイズが制定する時間に余裕ができ、ノイズの影響が受けにくい動作原理となる。また、逆にＤＡＣ動作が遅い場合は、電流も減り、ノイズも減るので、システムクロックに対しＡＤＣクロックの生成条件を満たせば、ノイズの影響を受けにくくなる。

なお、本実施例では、動作説明をわかりやすくするために、ＡＤＣクロックは、前記比較電位作成動作を制御する比較電位作成動作クロック（ＤＡＣ動作クロック）と、前記電位比較動作を制御する電位比較動作クロック（比較動作クロック）という２つのクロック信号である例を説明しているが、ＡＤＣクロックは、個々の動作それぞれのために用意した複数のクロック信号でもかまわないし、１つのクロック信号で前記比較電位作成動作と前記電位比較動作とを制御してもかまわない。

１ ＡＤＣクロック生成器
２ａ，２ｂ ＡＤＣ
３ａ，３ｂ フリップフロップ回路（ＦＦ）
１１，１４ａ～１４ｆ ディレイ回路
１２ 反転回路
１３ 論理積回路
１５，１６ 論理和回路
２１ａ，２１ｂ スイッチ
２２ａ，２２ｂ サンプリング容量
２３ａ，２３ｂ 比較器
２４ａ，２４ｂ デジタル／アナログ変換器（ＤＡＣ）
２５ａ，２５ｂ 逐次型比較データ生成器
Ｖｃｃ 電源

Claims (4)

1. アナログ電位をサンプリング・ホールドするサンプリング・ホールド回路（以下、ＳＨ回路）、前記ＳＨ回路のサンプリング電位に対して予測したアナログの予測電位をデジタル値に基づいて作成する比較電位作成動作を行う比較電位作成回路、前記サンプリング電位と前記予測電位を比較する電位比較動作を行い前記サンプリング電位を前記デジタル値に変換する比較器、前記比較器で変換された前記デジタル値を記憶するとともに記憶された前記デジタル値を前記比較電位作成回路に出力する逐次型比較データ生成器を備える複数のＡ／Ｄ変換器（以下、ＡＤＣ）を備え、
   前記複数のＡＤＣにおけるホールド動作は、システムクロックの立ち上がりに同期するタイミングで、少なくとも前記比較電位作成動作が実行されない期間に実行され、
   前記複数のＡＤＣのそれぞれにおいて、前記比較電位作成動作と前記電位比較動作とは、前記システムクロックの１周期の間に複数回実行され、
   前記システムクロックの周期よりも短く、前記システムクロックに同期したＡＤＣクロックを生成するクロック生成器を備え、
   前記比較電位作成動作と前記電位比較動作とは、前記ＡＤＣクロックに同期して実行され、
   前記クロック生成器は、前記システムクロックの１周期の間に前記ＡＤＣクロックをｎ発（ｎは２以上の自然数）生成させ、
   前記各々のＡＤＣは、前記ＡＤＣクロックによって前記比較電位作成動作と前記電位比較動作とをｎ回行なった後に変換動作を停止し、前記システムクロックの次の立ち上がりで次の変換動作を再開し、各々任意の前記システムクロック立ち上がり時刻でサンプリングをホールドして変換動作を開始し、他のＡＤＣの干渉を受けないことを特徴とするＡ／Ｄ変換回路。
2. 前記ホールド動作は、前記システムクロックと同期するタイミングに同期して実行されることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
3. 前記ＡＤＣクロックの周期は、前記比較電位作成動作の時間と前記電位比較動作の時間との合計時間よりも長いことを特徴とする請求項１に記載のＡ／Ｄ変換回路。
4. システムクロックの周期は、前記ＡＤＣクロックのｎ発の合計時間よりも長いことを特徴とする請求項１に記載のＡ／Ｄ変換回路。

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