JPWO2016203522A1 - 逐次比較型ａ／ｄ変換装置 - Google Patents

Abstract

容量回路の容量が変動しても、デジタル信号のフルスケールレンジを確保することができる逐次比較型Ａ／Ｄ変換回路を提供する。逐次比較型Ａ／Ｄ変換装置は、差動入力信号を構成する１対のアナログ信号をサンプリングするサンプリング回路（１１０）と、減衰容量部（ＣＨＰ,ＣＨＮ）およびバイナリ容量部（Ｃ０Ｐ〜Ｃ７Ｐ，Ｃ０Ｎ〜Ｃ７Ｎ）を有し、前記減衰容量部（ＣＨＰ,ＣＨＮ）およびバイナリ容量部（Ｃ０Ｐ〜Ｃ７Ｐ，Ｃ０Ｎ〜Ｃ７Ｎ）を介して前記１対のアナログ信号に基準信号の信号レベルを反映させることにより１対の電圧信号を発生させる容量回路（１２１）とを備える。前記減衰容量部（ＣＨＰ,ＣＨＮ）は、前記サンプリングされたアナログ信号が保持される信号ノードと所定電位ノードとの間に接続された固定容量部と、前記固定容量部と並列接続された可変容量部とを備える。

Description

本発明は、逐次比較型Ａ／Ｄ変換装置に関する。

消費電力の低いＡ／Ｄ変換装置として、例えば非特許文献１に開示された差動入力非同期方式の逐次比較型Ａ／Ｄ変換装置が知られている。この種の逐次比較型Ａ／Ｄ変換装置では、差動入力信号として入力されたアナログ信号はサンプルホールド回路で保持される。上記保持されたアナログ信号に容量回路を通じて基準信号を反映させることにより比較電圧信号が発生される。この比較電圧信号に基づいて、逐次比較論理回路が２分探索アルゴリズムに従って上記差動入力信号に対応するデジタル信号のＭＳＢからＬＳＢまでの各ビットの値（０または１）を決定すると共に、決定された各ビットの値を上記基準信号にフィードバックする。

逐次比較型Ａ／Ｄ変換装置は、オペアンプ等のアナログ回路を使用することなく、その大部分をデジタル回路で構成することができる。このため、微細ＣＭＯＳ(Complementary
Metal Oxide Semiconductor)プロセスを用いて逐次比較型Ａ／Ｄ変換装置を小型に実現することができ、また消費電力を低減させることができる。このような低消費電力化および小型化を可能とする観点から、逐次比較型Ａ／Ｄ変換装置は、例えば携帯機器などのシステムＬＳＩ(Large Scale Integration)に用いられている。

"A 26 W 8 bit 10 MS/s Asynchronous SAR ADC for Low Energy Radios", IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol46, No7 JULY 2011 pp1585-1595

上述の差動入力非同期方式の逐次比較型Ａ／Ｄ変換装置では、容量回路に備えられた複数の容量間で電荷再配分を行うことにより、上記基準信号をアナログ信号に反映させている。容量回路に備えられた容量は、充放電電流による消費電力を低減させるために、逐次比較型Ａ／Ｄ変換回路が形成される半導体基板上の微小な配線間容量を利用して実現される。

しかし、半導体基板上の配線間容量は、半導体プロセスの変動の影響を受けやすく、配線間容量が変動すると、上記基準信号が変動する。上記基準信号が変動すると、上記比較電圧信号の電圧範囲として、逐次比較型Ａ／Ｄ変換装置に供給される電源電圧に相当する電圧範囲を確保できなくなる場合が起こり得る。その結果、差動入力のアナログ信号に対応したデジタル信号のフルスケールレンジを確保することが困難になる。

本発明は、容量回路の容量が変動しても、デジタル信号のフルスケールレンジを確保することができる逐次比較型Ａ／Ｄ変換装置を提供する。

本発明の第１の態様に係る逐次比較型Ａ／Ｄ変換装置は、差動入力信号を構成する１対のアナログ信号をトラック・ホールドしてサンプリングするサンプリング回路と、前記サンプリング回路によりサンプリングされた１対のアナログ信号が保持された信号ノードに接続された減衰容量部およびバイナリ容量部を有し、前記減衰容量部およびバイナリ容量部を介して前記１対のアナログ信号に基準信号の信号レベルを反映させることにより１対の電圧信号を発生させる容量回路と、前記１対の電圧信号をなす一方の信号と他方の信号とを比較する比較回路と、前記比較回路による比較の結果に基づき、前記バイナリ容量部に対応するデジタル信号の各ビットの値を２分探索法により逐次的に判定し、前記デジタル信号の各ビットの値を前記基準信号に反映させる制御回路と、を備え、前記減衰容量部は、前記サンプリング回路によりサンプリングされたアナログ信号が保持される信号ノードと所定電位ノードとの間に接続された固定容量部と、前記固定容量部と並列接続された可変容量部と、を備えている。

本発明の第２の態様によれば、上記第１の態様の前記逐次比較型Ａ／Ｄ変換装置において、前記固定容量部と前記可変容量部との合成容量の可変範囲の中央値が、前記電圧信号のフルスケールレンジの中央値と対応するように設定されていてもよい。
本発明の第３の態様によれば、上記第１または第２の態様の前記逐次比較型Ａ／Ｄ変換装置において、前記バイナリ容量部は、２進数で重みづけされた複数の容量と、前記複数の容量にそれぞれ直列接続された複数のスイッチと、を備えてもよい。
本発明の第４の態様によれば、上記第３の態様の前記逐次比較型Ａ／Ｄ変換装置において、前記電圧信号のフルスケールレンジが前記デジタル信号のフルスケールレンジと対応するように、前記複数のスイッチのオン・オフを選択的に制御して前記可変容量部の容量値を制御する制御回路を更に備えてもよい。
本発明の第５の態様によれば、上記第１から第４の態様の前記逐次比較型Ａ／Ｄ変換装置において、前記減衰容量部を構成する単位容量の形状および構造は、前記バイナリ容量部を構成する単位容量の形状および構造に合わせて設定されていてもよい。

上記各態様の逐次比較型Ａ／Ｄ変換装置によれば、容量回路の容量が変動しても、デジタル信号のフルスケールレンジを確保することができる。

本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換装置の構成例を示すブロック図である。 本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換装置が備えるサンプリング回路および容量性ＤＡＣ回路の構成例を示す回路図である。 本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換装置が備える容量回路を構成する単位容量の一例を示す図であり、（Ａ）は、単位容量のパターンレイアウト図であり、（Ｂ）は、単位容量の斜視図である。 本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換装置が備える減衰容量の構成例を示す図であり、（Ａ）は概略図であり、（Ｂ）は詳細図である。 本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換装置が備える比較回路の構成例を示す回路図である。 本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換装置の動作例を示すタイミングチャートである。 本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換装置の減衰容量を構成する可変容量の容量値の調整原理を説明するための図である。 本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換装置の動作例を説明するためのフローチャートである。 本発明の第２の実施形態による逐次比較型Ａ／Ｄ変換装置の動作例を説明するためのフローチャートである。

以下、図面を参照し、本発明の第１の実施形態を説明する。
図１は、本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換装置１００の構成例を示す図である。
第１の実施形態による逐次比較型Ａ／Ｄ変換装置１００は、８ビット出力のＡ／Ｄ変換装置であるが、この例に限定されず、逐次比較型Ａ／Ｄ変換装置１００の出力ビット数は任意に設定し得る。

逐次比較型Ａ／Ｄ変換装置１００は、サンプリング回路１１０、容量性ＤＡＣ回路１２０、比較回路１３０、制御回路１４０を備えている。
サンプリング回路１１０は、差動入力信号ＶＡを構成する１対のアナログ信号ＶＡＰ，ＶＡＮのトラック・ホールドを行い、アナログ信号ＶＡＰ，ＶＡＮをサンプリングして当該逐次比較型Ａ／Ｄ変換装置１００に取り込むための要素である。サンプリング回路１１０の動作は、クロック信号ＣＬＫに基づいて制御される。

容量性ＤＡＣ回路１２０は、制御回路１４０によって生成されるデジタル信号（Ｄ０〜Ｄ７）に基づいた基準信号を生成し、サンプリング回路１１０によりホールドされ、サンプリングされたアナログ信号ＶＡＰ，ＶＡＮのそれぞれから基準信号を減算することにより、差動入力信号ＶＡと８ビットのデジタル信号Ｄ０〜Ｄ７との間の累積残差を取得するための要素である。容量性ＤＡＣ回路１２０は、アナログ信号ＶＡＰ，ＶＡＮのそれぞれから基準信号を減算した減算結果を、累積残差が反映されたアナログ信号ＶＣＰ，ＶＣＮ（電圧信号）として、比較回路１３０に出力する。

比較回路１３０は、容量性ＤＡＣ回路１２０から入力されるアナログ信号ＶＣＰとアナログ信号ＶＣＮとを比較するための要素であり、その大小関係に応じた比較結果を示すデジタル信号ＶＯＰ，ＶＯＮを出力する。具体的には、比較回路１３０は、アナログ信号ＶＣＰの信号レベルがアナログ信号ＶＣＮの信号レベルよりも高い場合、デジタル信号ＶＯＰとしてハイレベルの信号を出力し、デジタル信号ＶＯＮとしてローレベルの信号を出力する。逆に、比較回路１３０は、アナログ信号ＶＣＰの信号レベルがアナログ信号ＶＣＮの信号レベルよりも低い場合、デジタル信号ＶＯＰとしてローレベルの信号を出力し、デジタル信号ＶＯＮとしてハイレベルの信号を出力する。比較回路１３０の動作は、後述の制御回路１４０で生成される内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂに基づいて制御される。

制御回路１４０は、ＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）ロジック回路として機能する要素であり、２分探索アルゴリズム（２分探索法）に従って、比較回路１３０による比較の結果を示すデジタル信号ＶＯＰ，ＶＯＮに対応するデジタル信号ＤＰ０〜ＤＰ７，ＤＮ０〜ＤＮ７の各ビットの値を逐次的に判定する。制御回路１４０は、デジタル信号ＶＯＰ，ＶＯＮに対応するデジタル信号ＤＰ０〜ＤＰ７，ＤＮ０〜ＤＮ７を容量性ＤＡＣ回路１２０に供給する。これによって、制御回路１４０は、デジタル信号ＤＰ０〜ＤＰ７，ＤＮ０〜ＤＮ７の各ビットの値を基準信号に反映させる。制御回路１４０は、デジタル信号ＤＰ０〜ＤＰ７を、Ａ／Ｄ変換の結果を表すデジタル信号Ｄ０〜Ｄ７として出力する。また、制御回路１４０は比較回路１３０を制御する内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂを生成し、比較回路１３０に供給する。制御回路１４０の動作は、クロック信号ＣＬＫに基づいて制御される。制御回路１４０は、クロック信号ＣＬＫがハイレベルの期間において、内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂを発生させる。

容量性ＤＡＣ回路１２０は、容量回路１２１、駆動回路１２２、減衰容量制御部１２３を備えている。ここで、容量回路１２１は、複数の容量間の電荷再配分を利用することにより、アナログ信号ＶＡＰ，ＶＡＮから基準信号を減算して上記累積残差を示すアナログ信号ＶＣＰ，ＶＣＮを得るための要素である。駆動回路１２２は、制御回路１４０から入力されるデジタル信号ＤＰ０〜ＤＰ７，ＤＮ０〜ＤＮ７に基づいて上記基準信号を発生させて容量回路１２１を駆動するための要素である。減衰容量制御部１２３は、容量回路１２１に備えられた後述の減衰容量ＣＨＰ，ＣＨＮの容量値を制御するための要素である。

逐次比較型Ａ／Ｄ変換装置１００は、デジタル信号Ｄ０〜Ｄ７の最上位ビット（Ｄ７）から最下位ビット（Ｄ０）に向かって、１ビットずつ順にＡ／Ｄ変換結果を得る。このＡ／Ｄ変換の過程で、比較回路１３０は、容量性ＤＡＣ回路１２０の容量回路１２１によって上記減算が行われる都度、それまでの累積残差が反映されたアナログ信号ＶＣＰの電圧とアナログ信号ＶＣＮの電圧とを比較する。

図２は、サンプリング回路１１０および容量性ＤＡＣ回路１２０の構成例を示している。ただし、図２では、容量性ＤＡＣ回路１２０の構成要素である図１に示す減衰容量制御部１２３は省略されている。

サンプリング回路１１０は、スイッチ１１０Ｐ，１１０Ｎを備えている。スイッチ１１０Ｐは、オンであるときに第１の端子Ｅ１Ｐと第２の端子Ｅ２Ｐとの間を導通させ、オフであるときに第１の端子Ｅ１Ｐと第２の端子Ｅ２Ｐとの間を高インピーダンス状態にする。スイッチ１１０Ｐの第１の端子Ｅ１Ｐには、非反転入力端子ＩＮＰを介してアナログ信号ＶＡＰが入力される。スイッチ１１０Ｐは、オンからオフに切り替わる瞬間に後述する容量部１２１Ｐにアナログ信号ＶＡＰをホールドしてサンプリングする。スイッチ１１０Ｐのオンとオフとは、クロック信号ＣＬＫに基づいて切り替わる。

スイッチ１１０Ｎは、オンであるときに第１の端子Ｅ１Ｎと第２の端子Ｅ２Ｎとの間を導通させ、オフであるときに第１の端子Ｅ１Ｎと第２の端子Ｅ２Ｎとの間を高インピーダンス状態にする。スイッチ１１０Ｎの第１の端子Ｅ１Ｎには、反転入力端子ＩＮＮを介してアナログ信号ＶＡＮが入力される。スイッチ１１０Ｎは、オンからオフに切り替わる瞬間に後述する容量部１２１Ｎにアナログ信号ＶＡＮをホールドしてサンプリングする。スイッチ１１０Ｎのオンとオフとは、クロック信号ＣＬＫに基づいて切り替わる。

容量性ＤＡＣ回路１２０を構成する容量回路１２１は、容量部１２１Ｐ，１２１Ｎから構成される。このうち、容量部１２１Ｐは、減衰容量ＣＨＰ（減衰容量部）とバイナリ容量Ｃ０Ｐ〜Ｃ７Ｐ（バイナリ容量部）とを備えている。減衰容量ＣＨＰは、スイッチ１１０Ｐの第２の端子Ｅ２Ｐに接続された配線に相当する信号ノードＮＰとグランドＧＮＤとの間に接続されている。また、バイナリ容量Ｃ０Ｐ〜Ｃ７Ｐのそれぞれは、上記信号ノードＮＰと駆動回路１２２を構成する駆動部１２２Ｐの出力部との間に接続されている。即ち、バイナリ容量Ｃ０Ｐ〜Ｃ７Ｐのそれぞれの一方の電極は信号ノードＮＰに共通接続されている。また、バイナリ容量Ｃ０Ｐ〜Ｃ７Ｐの他方の電極は、それぞれ、駆動部１２２Ｐを構成するインバータＱ０Ｐ〜Ｑ７Ｐの出力部に個別に接続されている。

ここで、バイナリ容量Ｃ０Ｐ〜Ｃ７Ｐは、制御回路１４０によって生成されるデジタル信号ＤＰ０〜ＤＰ７に対応して配置されている。バイナリ容量Ｃ０Ｐ〜Ｃ７Ｐのそれぞれの容量値は異なる。例えば、デジタル信号ＤＰ（ｎ＋１）に対応する容量Ｃ（ｎ＋１）Ｐの容量値は、デジタル信号ＤＰｎに対応する容量ＣｎＰの容量値の２倍である（ｎは、０から６までの整数）。即ち、バイナリ容量Ｃ０Ｐ〜Ｃ７Ｐのそれぞれの容量値は、デジタル信号ＤＰ０〜ＤＰ７の各ビットの位に応じた２進数で重み付けされている。

同様に、容量部１２１Ｎは、減衰容量ＣＨＮとバイナリ容量Ｃ０Ｎ〜Ｃ７Ｎとを備えている。減衰容量ＣＨＮは、スイッチ１１０Ｎの第２の端子Ｅ２Ｎに接続された配線に相当する信号ノードＮＮとグランドＧＮＤとの間に接続されている。また、バイナリ容量Ｃ０Ｎ〜Ｃ７Ｎのそれぞれは、上記信号ノードＮＮと駆動回路１２２を構成する駆動部１２２Ｎの出力部との間に接続されている。即ち、バイナリ容量Ｃ０Ｎ〜Ｃ７Ｎのそれぞれの一方の電極は信号ノードＮＮに共通接続されている。また、バイナリ容量Ｃ０Ｎ〜Ｃ７Ｎの他方の電極は、それぞれ、駆動部１２２Ｎを構成するインバータＱ０Ｎ〜Ｑ７Ｎの出力部に個別に接続されている。
なお、バイナリ容量Ｃ０Ｎ〜Ｃ７Ｎの容量値についても、バイナリ容量Ｃ０Ｐ〜Ｃ７Ｐと同様に２進数で重み付けされている。
また、容量部１２１Ｎを構成するバイナリ容量Ｃ０Ｎ〜Ｃ７Ｎの各容量値は、それぞれ、容量部１２１Ｐを構成するバイナリ容量Ｃ０Ｐ〜Ｃ７Ｐの各容量値と同じに設定されている。

容量性ＤＡＣ回路１２０を構成する駆動回路１２２は、駆動部１２２Ｐ，１２２Ｎを備えている。駆動部１２２Ｐは、インバータＱ０Ｐ〜Ｑ７Ｐを備えている。インバータＱ０Ｐ〜Ｑ７Ｐには、電源電圧として第１の電源電圧ＶＤＤ１が供給されている。このことは、インバータＱ０Ｐ〜Ｑ７Ｐのそれぞれから出力される基準信号Ｄ０Ｐ〜Ｄ７Ｐの振幅が第１の電源電圧ＶＤＤ１に等しいことを意味する。インバータＱ０Ｐ〜Ｑ７Ｐは、制御回路１４０によって生成されるデジタル信号ＤＰ０〜ＤＰ７に対応して配置されている。インバータＱ０Ｐ〜Ｑ７Ｐには、それぞれ、制御回路１４０から、デジタル信号ＤＰ０〜ＤＰ７の各ビットが入力される。また、インバータＱＰ０〜ＱＰ７の出力部は、それぞれ、バイナリ容量Ｃ０Ｐ〜Ｃ７Ｐの他方の電極に接続されている。

インバータＱＰ０〜ＱＰ７は、制御回路１４０から入力されるデジタル信号ＤＰ０〜ＤＰ７を反転することによって基準信号Ｄ０Ｐ〜Ｄ７Ｐを生成する。容量部１２１Ｐが有する複数のバイナリ容量Ｃ０Ｐ〜Ｃ７Ｐは、電荷再配分により、減衰容量ＣＨＰに保持されているアナログ信号ＶＡＰに基づく電荷から、基準信号Ｄ０Ｐ〜Ｄ７Ｐに基づく電荷を引き抜くことによって、アナログ信号ＶＡＰから基準信号Ｄ０Ｐ〜Ｄ７Ｐを減算する。容量部１２１Ｐは、減算結果であるアナログ信号ＶＣＰを出力する。

同様に、駆動部１２２Ｎは、インバータＱ０Ｎ〜Ｑ７Ｎを備えている。インバータＱ０Ｎ〜Ｑ７Ｎには、電源電圧として第１の電源電圧ＶＤＤ１が供給されている。このことは、インバータＱ０Ｎ〜Ｑ７Ｎのそれぞれから出力される基準信号Ｄ０Ｎ〜Ｄ７Ｎの振幅が第１の電源電圧ＶＤＤ１に等しいことを意味する。インバータＱ０Ｎ〜Ｑ７Ｎは、制御回路１４０によって生成されるデジタル信号ＤＮ０〜ＤＮ７に対応して配置されている。インバータＱ０Ｎ〜Ｑ７Ｐには、それぞれ、制御回路１４０から、デジタル信号ＤＮ０〜ＤＮ７の各ビットが入力される。また、インバータＱ０Ｎ〜Ｑ７Ｎの出力部は、それぞれ、バイナリ容量Ｃ０Ｎ〜Ｃ７Ｎの他方の電極に接続されている。

インバータＱＮ０〜ＱＮ７は、制御回路１４０から入力されるデジタル信号ＤＮ０〜ＤＮ７を反転することによって基準信号Ｄ０Ｎ〜Ｄ７Ｎを生成する。容量部１２１Ｎが有する複数のバイナリ容量Ｃ０Ｎ〜Ｃ７Ｎは、電荷再配分により、減衰容量ＣＨＮに保持されているアナログ信号ＶＡＮに基づく電荷から、基準信号Ｄ０Ｎ〜Ｄ７Ｎに基づく電荷を引き抜くことによって、アナログ信号ＶＡＮから基準信号Ｄ０Ｎ〜Ｄ７Ｎを減算する。容量部１２１Ｎは、減算結果であるアナログ信号ＶＣＮを出力する。

図３は、本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換装置１００が備える容量回路１２１の各容量を構成する単位容量の一例を示す図である。ここで、図３（Ａ）は、単位容量のパターンレイアウト図であり、図３（Ｂ）は、単位容量の斜視図である。
容量回路１２１に備えられた後述の固定容量Ｃｈ１（固定容量部）および可変容量Ｃｈ２（Ｃｈ２１〜Ｃｈ２４）（可変容量部）、並びに、バイナリ容量Ｃ０Ｐ〜Ｃ７Ｐ，Ｃ０Ｎ〜Ｃ７Ｎは、それぞれ、同一の形状および構造を有する単位容量を集積して構成されている。

図３（Ａ），（Ｂ）に示すように、容量回路１２１の各容量を構成する単位容量は、ＭＯＭ（Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｍｅｔａｌ）容量と呼ばれる同一配線層の横方向に形成される配線間容量により実現されている。図３（Ａ），（Ｂ）に示す例では、所定間隔だけ離間して半導体基板（図示なし）上に形成された金属配線Ｋ１と金属配線Ｋ２との間に形成される配線間容量により単位容量が実現される。図３（Ａ），（Ｂ）の例では、単位容量は、金属配線Ｋ１と金属配線Ｋ２とから構成される櫛形電極の電極間の容量である。容量回路１２１の各容量は、その容量値に応じた個数だけ単位容量を並列接続することにより形成される。

ここで、ＭＯＭ容量は、縦方向の積層構造を有するＭＩＭ（Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ）容量と異なり、半導体プロセスの微細化により、微小な容量を形成することができる。例えば、ＭＯＭ容量は、単位容量の容量値として０．５ｆＦを実現することができる。容量回路１２１で消費される電力（充放電電力）は、バイナリ容量Ｃ０Ｐ〜Ｃ７Ｐ，Ｃ０Ｎ〜Ｃ７Ｎの容量値に比例するので、バイナリ容量Ｃ０Ｐ〜Ｃ７Ｐ，Ｃ０Ｎ〜Ｃ７Ｎの容量値を小さく設定すれば、容量回路１２１における消費電力を抑えることができる。

図４は、本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換装置１００が備える減衰容量ＣＨＰの構成例を示す図である。ここで、図４（Ａ）は減衰容量ＣＨＰの概略図であり、図４（Ｂ）は減衰容量ＣＨＰの詳細図である。減衰容量ＣＨＮも減衰容量ＣＨＰと同様であり、ここではその説明を省略する。

図４（Ａ）に示すように、減衰容量ＣＨＰは、固定容量Ｃｈ１と可変容量Ｃｈ２とを備えている。固定容量Ｃｈ１の第１の電極は信号ノードＮＰに接続され、固定容量Ｃｈ１の第２の電極はグランドＧＮＤ（所定電位ノード）に接続されている。また、可変容量Ｃｈ２の第１の電極は信号ノードＮＰに接続され、可変容量Ｃｈ２の第２の電極はグランドＧＮＤに接続されている。即ち、固定容量Ｃｈ１および可変容量Ｃｈ２は、信号ノードＮＰとグランドＧＮＤとの間に並列接続されている。

図４（Ｂ）に示すように、可変容量Ｃｈ２は、容量Ｃｈ２１，Ｃｈ２２，Ｃｈ２３，Ｃｈ２４と、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４とを備えている。ここで、容量Ｃｈ２１は、信号ノードＮＰとグランドＧＮＤとの間にスイッチＳＷ１と直列接続されている。具体的には、容量Ｃｈ２１の第１の電極は信号ノードＮＰに接続され、容量Ｃｈ２１の第２の電極は、スイッチＳＷ１の第１の端子に接続されている。スイッチＳＷ１の第２の端子はグランドＧＮＤに接続されている。

同様に、容量Ｃｈ２２は、信号ノードＮＰとグランドＧＮＤとの間にスイッチＳＷ２と直列接続されている。容量Ｃｈ２３は、信号ノードＮＰとグランドＧＮＤとの間にとスイッチＳＷ３と直列接続されている。容量Ｃｈ２４は、信号ノードＮＰとグランドＧＮＤとの間にとスイッチＳＷ４と直列接続されている。
なお、容量Ｃｈ２１〜Ｃｈ２４とスイッチＳＷ１〜ＳＷ４との間の接続関係は、直列であればよく、容量Ｃｈ２１〜Ｃｈ２４とスイッチＳＷ１〜ＳＷ４との位置を入れ替えてもよい。

スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４のオン・オフは、それぞれ、減衰容量制御部１２３により個別に制御される。スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４のオンとオフの組み合わせに応じて、可変容量Ｃｈ２の容量値が定まる。図４（Ａ）に示すように、可変容量Ｃｈ２は、固定容量Ｃｈ１と並列接続されているから、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４のオン・オフを制御することにより、固定容量Ｃｈ１および可変容量Ｃｈ２から構成される減衰容量ＣＨＰの合成容量値を調整することができる。減衰容量ＣＨＰの合成容量の調整の詳細については後述する。

図５は、比較回路１３０の構成例を示している。
図５に示すように、比較回路１３０は、差動増幅回路１３１とラッチ回路１３２とを備えている。差動増幅回路１３１は、トランジスタＭ１と、トランジスタＭ２と、トランジスタＭ３と、トランジスタＭ４と、トランジスタＭ５と、トランジスタＭ６と、を有する。トランジスタＭ１と、トランジスタＭ２と、トランジスタＭ５と、トランジスタＭ６とは、Ｎチャネル型の電界効果トランジスタである。また、トランジスタＭ３と、トランジスタＭ４とは、Ｐチャネル型の電界効果トランジスタである。なお、差動増幅回路１３１の増幅機能を得ることができることを限度として、差動増幅回路１３１を構成する各トランジスタの種類は任意に選択し得る。

トランジスタＭ１のゲート端子は第１の入力端子に接続されている。トランジスタＭ２のゲート端子は第２の入力端子に接続されている。第１の入力端子と第２の入力端子とは、差動入力信号であるアナログ信号ＶＡＰとアナログ信号ＶＡＮとが入力される差動入力端子である。容量性ＤＡＣ回路１２０からアナログ信号ＶＣＰが第１の入力端子を介してトランジスタＭ１のゲート端子に入力される。また、容量性ＤＡＣ回路１２０からアナログ信号ＶＣＮが第２の入力端子を介してトランジスタＭ２のゲート端子に入力される。

トランジスタＭ３のソース端子は第２の電源電圧ＶＤＤ２に接続されている。トランジスタＭ３のドレイン端子はトランジスタＭ１のドレイン端子に接続されている。トランジスタＭ４のソース端子は第２の電源電圧ＶＤＤ２に接続されている。トランジスタＭ４のドレイン端子はトランジスタＭ２のドレイン端子に接続されている。トランジスタＭ４のゲート端子はトランジスタＭ３のゲート端子に接続されている。内部クロック信号ＢＩＴ＿ＣＬＫがトランジスタＭ３のゲート端子とトランジスタＭ４のゲート端子とに入力される。なお、比較回路１３０の入力電圧範囲の制約により、好ましくは、第２の電源電圧ＶＤＤ２は、容量性ＤＡＣ回路１２０に備えられた駆動部１２２Ｐ，１２２Ｎに供給される第１の電源電圧ＶＤＤ１以上の電圧に設定される（ＶＤＤ２≧ＶＤＤ１）。

トランジスタＭ５のソース端子は最低電圧を与えるグランドＧＮＤに接続されている。トランジスタＭ５のドレイン端子はトランジスタＭ１のソース端子とトランジスタＭ２のソース端子とに接続されている。内部クロック信号ＢＩＴ＿ＣＬＫがトランジスタＭ５のゲート端子に入力される。

ラッチ回路１３２は、トランジスタＭ７と、トランジスタＭ８と、トランジスタＭ９と、トランジスタＭ１０と、トランジスタＭ１１と、トランジスタＭ１２と、トランジスタＭ１３と、トランジスタＭ１４と、を有する。トランジスタＭ１１と、トランジスタＭ１２と、トランジスタＭ１３と、トランジスタＭ１４とは、Ｎチャネル型の電界効果トランジスタである。トランジスタＭ７と、トランジスタＭ８と、トランジスタＭ９と、トランジスタＭ１０とは、Ｐチャネル型の電界効果トランジスタである。なお、ラッチ回路１３２のラッチ機能を得ることができることを限度として、ラッチ回路１３２を構成する各トランジスタの種類は任意に選択し得る。

トランジスタＭ７のゲート端子は、トランジスタＭ２のドレイン端子に接続されている。差動増幅回路１３１から出力されたアナログ信号ＡＰがトランジスタＭ７のゲート端子に入力される。トランジスタＭ８のゲート端子は、トランジスタＭ１のドレイン端子に接続されている。差動増幅回路１３１から出力されたアナログ信号ＡＮがトランジスタＭ８のゲート端子に入力される。

トランジスタＭ９のソース端子は、第２の電源電圧ＶＤＤ２に接続されている。トランジスタＭ９のドレイン端子は、トランジスタＭ７のソース端子に接続されている。トランジスタＭ１０のソース端子は、第２の電源電圧ＶＤＤ２に接続されている。トランジスタＭ１０のドレイン端子は、トランジスタＭ８のソース端子に接続されている。

トランジスタＭ１１のソース端子は、最低電圧を与えるグランドＧＮＤに接続されている。トランジスタＭ１１のドレイン端子は、トランジスタＭ７のドレイン端子に接続されている。トランジスタＭ１１のゲート端子は、トランジスタＭ９のゲート端子とトランジスタＭ８のドレイン端子とに接続されている。トランジスタＭ１２のソース端子は、最低電圧を与えるグランドＧＮＤに接続されている。トランジスタＭ１２のドレイン端子は、トランジスタＭ８のドレイン端子に接続されている。トランジスタＭ１２のゲート端子は、トランジスタＭ１０のゲート端子とトランジスタＭ７のドレイン端子とに接続されている。

トランジスタＭ１３のソース端子は、最低電圧を与えるグランドＧＮＤに接続されている。トランジスタＭ１３のドレイン端子は、トランジスタＭ１１のドレイン端子に接続されている。内部クロック信号ＢＩＴ＿ＣＬＫを反転させた反転内部クロック信号ＢＩＴ＿ＣＬＫｂがトランジスタＭ１３のゲート端子に入力される。トランジスタＭ１４のソース端子は、最低電圧を与えるグランドＧＮＤに接続されている。トランジスタＭ１４のドレイン端子は、トランジスタＭ１２のドレイン端子に接続されている。反転内部クロック信号ＢＩＴ＿ＣＬＫｂがトランジスタＭ１４のゲート端子に入力される。

トランジスタＭ１４のドレイン端子は、第１の出力端子に接続されている。また、トランジスタＭ１３のドレイン端子は、第２の出力端子に接続されている。第１の出力端子と第２の出力端子とは、アナログ信号ＡＰの電圧とアナログ信号ＡＮの電圧とを比較した結果を示すデジタル信号ＶＯＰとデジタル信号ＶＯＮとを出力する端子である。デジタル信号ＶＯＰが第１の出力端子から出力される。また、デジタル信号ＶＯＮが第２の出力端子から出力される。

次に、比較回路１３０の基本動作について説明する。
先ず、内部クロック信号ＢＩＴ＿ＣＬＫがローレベルの場合について説明する。
内部クロック信号ＢＩＴ＿ＣＬＫがローレベルのとき、反転内部クロック信号ＢＩＴ＿ＣＬＫｂはハイレベルであるので、差動増幅回路１３１のトランジスタＭ５はオフ状態となり、トランジスタＭ３及びトランジスタＭ４はオン状態となる。また、ラッチ回路１３２のトランジスタＭ１３及びトランジスタＭ１４はオン状態となる。

この場合、アナログ信号ＡＮおよびアナログ信号ＡＰは共に第２の電源電圧ＶＤＤ２に引き上げられ、これらアナログ信号ＡＮおよびアナログ信号ＡＰがゲートに入力されるトランジスタＭ７及びトランジスタＭ８はオフ状態となる。これに対し、トランジスタＭ１３及びトランジスタＭ１４はオン状態になり、これらトランジスタＭ１３及びトランジスタＭ１４を通じてデジタル信号ＶＯＰおよびデジタル信号ＶＯＮは共にグランドＧＮＤに引き下げられる。

次に、アナログ信号ＶＣＰがアナログ信号ＶＣＮよりも大きい（ＶＣＰ＞ＶＣＮ）状態で、内部クロック信号ＢＩＴ＿ＣＬＫがローレベルからハイレベルに切り替わった場合について説明する。
内部クロック信号ＢＩＴ＿ＣＬＫがローレベルからハイレベルに切り替わると、差動増幅回路１３１において、トランジスタＭ５はオン状態となり、トランジスタＭ５にドレイン電流が流れる。また、トランジスタＭ３及びトランジスタＭ４はオフ状態になり、トランジスタＭ１及びトランジスタＭ２は、トランジスタＭ１のドレイン端子のノードＮＡＮ及びトランジスタＭ２のドレイン端子のノードＮＡＰにそれぞれ結合している寄生容量（図示なし）から電荷を引き抜く。

トランジスタＭ１及びトランジスタＭ２が上記寄生容量から電荷を引き抜く過程で、アナログ信号ＶＣＰとアナログ信号ＶＣＮの電位の違いによりトランジスタＭ１のドレイン端子のノードＮＡＮ及びトランジスタＭ２のドレイン端子の信号ノードＮＰにそれぞれ結合している寄生容量から電荷を引き抜く速度に違いが生じる。ここで、アナログ信号ＶＣＰがアナログ信号ＶＣＮよりも大きいので（ＶＣＰ＞ＶＣＮ）、トランジスタＭ１に流れる電流は、トランジスタＭ２に流れる電流よりも大きくなり、アナログ信号ＡＮの電位は、アナログ信号ＡＰの電位よりも速く低下する。このため、相対的にアナログ信号ＡＮの電位がアナログ信号ＡＰの電位より先に低くなる。

また、ラッチ回路１３２では、内部クロック信号ＢＩＴ＿ＣＬＫがローレベルからハイレベルに変化し、反転内部クロック信号ＢＩＴ＿ＣＬＫｂがハイレベルからローレベルに変化すると、デジタル信号ＶＯＰ及びデジタル信号ＶＯＮの電位は共に第２の電源電圧ＶＤＤ２に向かって上昇する。この場合、アナログ信号ＶＰの電位よりもアナログ信号ＶＮの電位の方が先に低下するため、トランジスタＭ７よりもトランジスタＭ８の方が先にオン状態になる。このため、デジタル信号ＶＯＮよりもデジタル信号ＶＯＰの上昇速度が大きくなり、デジタル信号ＶＯＰは第２の電源電圧ＶＤＤ２に向かって引き上げられる。

この場合、トランジスタＭ７，Ｍ９，Ｍ１１によって形成されるインバータと、トランジスタＭ８，Ｍ１０，Ｍ１２によって形成されるインバータとがクロスカップル接続されているため、デジタル信号ＶＯＰがゲートに印加されるトランジスタＭ９がオフ状態となる。このため、デジタル信号ＶＯＮはグランドＧＮＤに向かって引き下げられる。従って、比較回路１３０から、アナログ信号ＶＣＰとアナログ信号ＶＣＮとの間の大小関係に応じた電位関係を有するデジタル信号ＶＯＰ，ＶＯＮが出力される。

具体的には、アナログ信号ＶＣＰがアナログ信号ＶＣＮよりも大きければ（ＶＣＰ＞ＶＣＮ）、デジタル信号ＶＯＰの電位は、第２の電源電圧ＶＤＤ２の電位となり、デジタル信号ＶＯＮの電位は、グランドＧＮＤの電位となる。逆に、アナログ信号ＶＣＮがアナログ信号ＶＣＰよりも大きければ（ＶＣＮ＞ＶＣＰ）、デジタル信号ＶＯＮの電位は、第２の電源電圧ＶＤＤ２の電位となり、デジタル信号ＶＯＰの電位は、グランドＧＮＤの電位となる。このように、比較回路１３０は、アナログ信号ＶＣＰとアナログ信号ＶＣＮとの間の大小関係を示す２値のデジタル信号ＶＯＰ，ＶＯＮを出力する。

上述した比較回路１３０はダイナミック型の比較器である。ダイナミック型の比較回路１３０では、動作電流として、ＣＭＯＳロジックと同様に動作時の貫通電流のみが流れる。即ち、ダイナミック型の比較回路１３０では、内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂの信号レベルがハイレベルからローレベル、若しくはローレベルからハイレベルに遷移するときのみに過渡的に電流が流れ、定常電流（アイドリング電流）が発生しない。このため、ダイナミック型の比較回路１３０は、低消費電力化に適している。

次に、逐次比較型Ａ／Ｄ変換装置１００の動作（Ａ／Ｄ変換）について、図６のタイミングチャートを参照しながら説明する。
逐次比較型Ａ／Ｄ変換装置１００に備えられたサンプリング回路１１０は、クロック信号ＣＬＫがローレベルの場合、差動入力信号ＶＡとして入力されるアナログ信号ＶＡＰとアナログ信号ＶＡＮとをトラックしてサンプリングし、クロック信号ＣＬＫがローレベルからハイレベルに遷移するタイミングでアナログ信号ＶＡＰとアナログ信号ＶＡＮとをホールドする。

以下では、クロック信号ＣＬＫがローレベルの期間でアナログ信号ＶＡＰとアナログ信号ＶＡＮとをトラックしてサンプリングすることから、クロック信号ＣＬＫがローレベルの期間をサンプル期間と称す。また、クロック信号ＣＬＫがハイレベルの期間でアナログ信号ＶＡＰとアナログ信号ＶＡＮとをホールドすることから、クロック信号ＣＬＫがハイレベルの期間をホールド期間と称す。

逐次比較型Ａ／Ｄ変換装置１００は、次に説明するように、サンプル期間においてサンプリング回路１１０にサンプリングされたアナログ信号ＶＡＰ，ＶＡＮのＡ／Ｄ変換をホールド期間において実施する。概略的には、逐次比較型Ａ／Ｄ変換装置１００は、ホールド期間において制御回路１４０から入力される内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂのクロックタイミングに合わせて、デジタル信号Ｄ０〜Ｄ７の最上位ビット（Ｄ７）から最下位ビット（Ｄ０）に向かって、デジタル信号Ｄ０〜Ｄ７の各ビットの値を逐次決定する。これにより、逐次比較型Ａ／Ｄ変換装置１００は、サンプリング回路１１０にホールドされたアナログ信号ＶＡＰ，ＶＡＮのＡ／Ｄ変換を実施してデジタル信号Ｄ０〜Ｄ７を生成する。

逐次比較型Ａ／Ｄ変換装置１００によるＡ／Ｄ変換を詳細に説明する。
図６のタイミングチャートの時刻ｔ０より前のサンプル期間において、クロック信号ＣＬＫはローレベルである。このため、サンプリング回路１１０のスイッチ１１０Ｐと１１０Ｎはオン状態である。この場合、アナログ信号ＶＡＰ及びＶＡＮはサンプリング回路１１０によりサンプリング（トラック）されて容量性ＤＡＣ回路１２０に供給される。容量性ＤＡＣ回路１２０の減衰容量ＣＨＰ，ＣＨＮおよびバイナリ容量Ｃ０Ｐ〜Ｃ７Ｐ，Ｃ０Ｎ〜Ｃ７Ｎには、サンプリング回路１１０から供給されるアナログ信号ＶＡＰ及びアナログ信号ＶＡＮの電位に対応する電荷が充電される。

なお、サンプル期間においては制御回路１４０から出力されるデジタル信号ＤＰ０〜ＤＰ７，ＤＮ０〜ＤＮ７の各ビットは「０」に設定（初期化）されている。

時刻ｔ０において、クロック信号ＣＬＫがローレベルからハイレベルに遷移し、ホールド期間が開始すると、サンプリング回路１１０のスイッチ１１０Ｐとスイッチ１１０Ｎとがオフ状態となる。このため、クロック信号ＣＬＫがローレベルからハイレベルに遷移する直前のアナログ信号ＶＡＰ，ＶＡＮが、容量性ＤＡＣ回路１２０に備えられた容量回路１２１の減衰容量ＣＨＰ，ＣＨＮおよびバイナリ容量Ｃ０Ｐ〜Ｃ７Ｐ，Ｃ０Ｎ〜Ｃ７Ｎにホールドされる。上記ホールドされたアナログ信号ＶＡＰ，ＶＡＮは、各々、アナログ信号ＶＣＰ，ＶＣＮとして容量性ＤＡＣ回路１２０から比較回路１３０に供給される。

比較回路１３０は、次に説明するように、制御回路１４０の制御の下、容量性ＤＡＣ回路１２０から供給されるアナログ信号ＶＣＰとアナログ信号ＶＣＮとを逐次比較する。
先ず、時刻ｔ０の後の内部クロック信号ＢＩＴ＿ＣＬＫの最初のサイクルに相当する時刻ｔ１からｔ２までの期間Ｔ１における動作について説明する。
アナログ信号ＶＡＰ，ＶＡＮがサンプリング回路１１０にホールドされてアナログ信号ＶＣＰ，ＶＣＮとして容量性ＤＡＣ回路１２０から出力された状態で、時刻ｔ１において内部クロック信号ＢＩＴ＿ＣＬＫがローレベルからハイレベルになると、比較回路１３０のラッチ回路１３２がアクティブとなり、比較回路１３０は、アナログ信号ＶＣＰとアナログ信号ＶＣＮとの比較動作を開始する。

図６の例では、時刻ｔ１ではアナログ信号ＶＣＰの信号レベルがアナログ信号ＶＣＮの信号レベルよりも大きいので（ＶＣＰ＞ＶＣＮ）、比較回路１３０は、比較結果として、ハイレベルのデジタル信号ＶＯＰを出力すると共に、ローレベルのデジタル信号ＶＯＮを出力する。制御回路１４０は、比較回路１３０の上記比較結果を受けて、ハイレベルのデジタル信号ＤＰ７とローレベルのデジタル信号ＤＮ７とを出力する。これにより、Ａ／Ｄ変換により得られるデジタル信号Ｄ０〜Ｄ７の各ビットのうち、デジタル信号ＤＰ７，ＤＮ７によって与えられる最上位ビット（Ｄ７）の値が決定される。

ここで、デジタル信号ＤＰ７がローレベルからハイレベルになると、デジタル信号ＤＰ７が入力される駆動部１２２Ｐ（図２）のインバータＱ７Ｐの出力信号（基準信号）はハイレベルからローレベルに遷移し、インバータＱ７Ｐの出力信号が印加されるバイナリ容量Ｃ７Ｐの電極間の電圧が変化する。このため、バイナリ容量Ｃ７Ｐの電極間の電圧の変化量に応じて、バイナリ容量Ｃ７Ｐに蓄えられている電荷が引き抜かれて電荷再配分が行われる。その結果、減衰容量ＣＨＰとバイナリ容量Ｃ０Ｐ〜Ｃ７Ｐが共通接続されている容量性ＤＡＣ回路１２０の内部の信号ノードＮＰ（図２）の電位は、電荷再配分によりバイナリ容量Ｃ７Ｐから引き抜かれた電荷に対応した電位に低下する。このため、信号ノードＮＰの電位によって与えられるアナログ信号ＶＣＰの信号レベルが低下する。

一方、デジタル信号ＤＮ７はローレベルに維持されているので、デジタル信号ＤＮ７が入力される駆動部１２２ＮのインバータＱ７Ｎの出力信号（基準信号）はハイレベルに維持される。このため、インバータＱ７Ｎの出力信号が印加されるバイナリ容量Ｃ７Ｎの電荷の移動はないので、減衰容量ＣＨＮおよびバイナリ容量Ｃ０Ｎ〜Ｃ７Ｎが共通接続されている容量性ＤＡＣ回路１２０の内部の信号ノードＮＮ（図２）の電位は変化しない。このため、信号ノードＮＮの電位によって与えられるアナログ信号ＶＣＮの信号レベルは変化しない。

時刻ｔ１ａにおいて、内部クロック信号ＢＩＴ＿ＣＬＫがローレベルになり、反転内部クロック信号ＢＩＴ＿ＣＬＫｂがハイレベルになると、比較回路１３０のラッチ回路１３２はインアクティブとなる。この場合、比較回路１３０は、デジタル信号ＶＯＰ，ＶＯＮとして共にローレベルを出力する。

次に、内部クロック信号ＢＩＴ＿ＣＬＫの２番目のサイクルに相当する時刻ｔ２からｔ３までの期間Ｔ２における動作について説明する。
アナログ信号ＶＡＰ，ＶＡＮがサンプリング回路１１０にホールドされてアナログ信号ＶＣＰ，ＶＣＮとして容量性ＤＡＣ回路１２０から出力された状態で、時刻ｔ２において内部クロック信号ＢＩＴ＿ＣＬＫがローレベルからハイレベルになり、反転内部クロック信号ＢＩＴ＿ＣＬＫｂがローレベルになると、比較回路１３０のラッチ回路１３２がアクティブとなり、比較回路１３０は、容量性ＤＡＣ回路１２０から供給されるアナログ信号ＶＣＰとアナログ信号ＶＣＮとの比較動作を開始する。

図６の例では、時刻ｔ２でアナログ信号ＶＣＰの信号レベルがアナログ信号ＶＣＮの信号レベルよりも小さいので（ＶＣＰ＜ＶＣＮ）、比較回路１３０は、比較結果として、ローレベルのデジタル信号ＶＯＰを出力すると共に、ハイレベルのデジタル信号ＶＯＮを出力する。制御回路１４０は、比較回路１３０の上記比較結果を受けて、ローレベルのデジタル信号ＤＰ６とハイレベルのデジタル信号ＤＮ６とを出力する。これにより、Ａ／Ｄ変換により得られるデジタル信号Ｄ０〜Ｄ７の各ビットのうち、デジタル信号ＤＰ６，ＤＮ６によって与えられる最上位から２番目のビット（Ｄ６）の値が決定される。

ここで、デジタル信号ＤＰ６はローレベルに維持されているので、デジタル信号ＤＰ６が入力される駆動部１２２ＰのインバータＱ６Ｐの出力信号（基準信号）はハイレベルに維持される。このため、インバータＱ６Ｐの出力信号が印加されるバイナリ容量Ｃ６Ｐの電荷の移動はないので、減衰容量ＣＨＰおよびバイナリ容量Ｃ０Ｐ〜Ｃ７Ｐが共通接続されている容量性ＤＡＣ回路１２０の内部の信号ノードＮＰ（図２）の電位は変化しない。このため、信号ノードＮＰの電位によって与えられるアナログ信号ＶＣＰの信号レベルは変化しない。

一方、デジタル信号ＤＮ６がローレベルからハイレベルになると、デジタル信号ＤＮ６が入力される駆動部１２２Ｎ（図２）のインバータＱ６Ｎの出力信号（基準信号）はハイレベルからローレベルに遷移し、インバータＱ６Ｎの出力信号が印加されるバイナリ容量Ｃ６Ｎの電極間の電圧が変化する。このため、バイナリ容量Ｃ６Ｎの電極間の電圧の変化量に応じて、バイナリ容量Ｃ６Ｎに蓄えられている電荷が引き抜かれて電荷再配分が行われる。その結果、減衰容量ＣＨＮとバイナリ容量Ｃ０Ｎ〜Ｃ７Ｎが共通接続されている容量性ＤＡＣ回路１２０の内部の信号ノードＮＮ（図２）の電位は、電荷再配分によりバイナリ容量Ｃ６Ｎから引き抜かれた電荷に対応した電位に低下する。このため、信号ノードＮＮの電位によって与えられるアナログ信号ＶＣＮの信号レベルが低下する。

続いて、時刻ｔ２ａにおいて、内部クロック信号ＢＩＴ＿ＣＬＫがローレベルになり、反転内部クロック信号ＢＩＴ＿ＣＬＫｂがハイレベルになると、比較回路１３０のラッチ回路１３２はインアクティブとなる。これにより、比較回路１３０は、デジタル信号ＶＯＰ，ＶＯＮとして共にローレベルを出力する。

続いて、時刻ｔ３以降の期間Ｔ３〜Ｔ８において、上記期間Ｔ１，Ｔ２のそれぞれにおける比較動作と同様の比較動作が順次繰り返され（即ち、逐次比較が実施され）、デジタル信号Ｄ０〜Ｄ７の３番目のビット（Ｄ５）から最下位ビット（Ｄ０）の各値が決定される。これにより、Ａ／Ｄ変換により全ビットの値が決定されたデジタル信号Ｄ０〜Ｄ７が得られる。
続いて、期間Ｔ９において、逐次比較型Ａ／Ｄ変換装置１００の制御回路１４０は、上記Ａ／Ｄ変換により最終的に得られたデジタル信号Ｄ０〜Ｄ７を出力端子より出力する。

続いて、時刻ｔ１０において、クロック信号ＣＬＫがハイレベルからローレベルに遷移すると、サンプリング回路１１０のスイッチ１１０Ｐとスイッチ１１０Ｎとがオン状態になる。これにより、クロック信号ＣＬＫがローレベルに維持される時刻ｔ１０から時刻ｔ１１までのサンプル期間において、サンプリング回路１１０により、新たにアナログ信号ＶＡＰ及びアナログ信号ＶＡＮのサンプル（トラック）が実施される。

そして、新たにサンプルされたアナログ信号ＶＡＰ及びＶＡＮに対応する電荷が、容量性ＤＡＣ回路１２０の減衰容量ＣＨＰ，ＣＨＮおよびバイナリ容量Ｃ０Ｐ〜Ｃ７Ｐ，Ｃ０Ｎ〜Ｃ７Ｎに充電される。また、制御回路１４０において、デジタル信号ＤＰ０〜ＤＰ７，ＤＮ０〜ＤＮ７の各ビットは「０」に設定（初期化）される。この後、上述した図６の時刻ｔ１から時刻ｔ１０までのホールド期間におけるＡ／Ｄ変換と同様に、時刻ｔ１１以降のホールド期間において逐次比較によるＡ／Ｄ変換が実施される。

次に、本実施形態の特徴であるデジタル信号ＶＰ０〜ＶＰ７のフルスケールレンジを確保するための手法について詳細に説明する。
ここでは、理解の容易化のため、第１の電源電圧ＶＤＤ１＝第２の電源電圧ＶＤＤ２＝電源電圧ＶＤＤとする。
本実施形態では、上述のＡ／Ｄ変換により得られるデジタル信号ＶＰ０〜ＶＰ７のフルスケールレンジは、次に説明するように、減衰容量ＣＨＰ，ＣＨＮによって調整可能となっている。

理解の容易化のため、先に、図２から図４に示す減衰容量ＣＨＰ，ＣＨＮとデジタル信号ＶＰ０〜ＶＰ７、ＶＮ０〜ＶＮ７のフルスケールレンジとの間の関係について説明し、その後、フルスケールレンジを確保するための手法を説明する。
ここでは、容量部１２１Ｐを構成する減衰容量ＣＨＰとバイナリ容量Ｃ０Ｐ〜Ｃ７Ｐに着目して説明するが、容量部１２１Ｎを構成する減衰容量ＣＨＮとバイナリ容量Ｃ０Ｎ〜Ｃ７Ｎに着目した説明も同様である。

図２に示す容量部１２１Ｐのバイナリ容量Ｃ０Ｐ〜Ｃ７Ｐの各容量値は２進数で重み付けされている。つまり、上述の図３に示す単位容量の容量値をＣｕとすると、バイナリ容量Ｃ０Ｐ〜Ｃ７Ｐの各容量値は、次式（１）のように表される。

ここで、バイナリ容量Ｃ０Ｐ〜Ｃ７Ｐの総量をＣｄａｃとすると、総量Ｃｄａｃは、次式（２）により表される。次式（２）において、Ｃｉ（ｉ＝０，１，…，７）は、バイナリ容量Ｃ０Ｐ〜Ｃ７Ｐの各容量値である。

逐次比較型Ａ／Ｄ変換装置１００の差動入力ダイナミックレンジＶｆｓ，ｐｐは、寄生容量等が存在しない理想的な状況では、次式（３）で与えられる。次式（３）において、Ｃｈは減衰容量ＣＨＰの容量値であり、ＶＤＤは、基準信号の振幅を与える駆動回路１２２の電源電圧であり、ｋは、係数である。

ここで、減衰容量ＣＨＰの容量値Ｃｈがバイナリ容量Ｃ０Ｐ〜Ｃ７Ｐの総量Ｃｄａｃに等しくなるように、減衰容量ＣＨＰの容量値Ｃｈを設定すると、次式（４）が得られる。次式（４）が成立する場合、即ち、係数ｋが１となり、減衰容量ＣＨＰがバイナリ容量Ｃ０Ｐ〜Ｃ７Ｐの総量Ｃｄａｃに等しくなる場合、差動入力信号に対するダイナミックレンジが、駆動回路１２２の電源電圧ＶＤＤに相当するフルスケールレンジとなる。

しかしながら、半導体基板上に上述の配線間容量を用いて容量回路１２１の各容量を形成した場合、減衰容量ＣＨＰおよびバイナリ容量Ｃ０Ｐ〜Ｃ７Ｐの他、寄生容量が形成される。この寄生容量を考慮すると、差動入力ダイナミックレンジＶｆｓ，ｐｐは、次式（５）により表される。

ここで、Ｃｓｔ１は、金属配線に生じる寄生容量であり、Ｃｓｔ２は、比較回路１３０の入力容量（例えば、ＭＯＳトランジスタのゲート容量）である。
式（５）において、減衰容量ＣＨＰの容量値Ｃｈがバイナリ容量Ｃ０Ｐ〜Ｃ７Ｐの総量Ｃｄａｃに等しいとすると（即ち、Ｃｈ＝Ｃｄａｃ）、式（５）は、次式（６）のように変形される。

式（６）から理解されるように、寄生容量が存在すると、係数ｋが１よりも小さくなり、差動入力ダイナミックレンジＶｆｓ，ｐｐとして、電源電圧ＶＤＤによって与えられるフルスケールレンジを確保できなくなり、Ａ／Ｄ変換の出力値に誤差が生じる。そこで、第１の実施形態では、容量回路１２１の減衰容量ＣＨＰの一部を可変にし、減衰容量ＣＨＰを固定容量Ｃｈ１と可変容量Ｃｈ２とから構成することにより、寄生容量Ｃｓｔ１，Ｃｓｔ２が存在しても、減衰容量ＣＨＰの容量値Ｃｈがバイナリ容量Ｃ０Ｐ〜Ｃ７Ｐの総量Ｃｄａｃと略一致するように、減衰容量ＣＨＰの容量値Ｃｈを調整することを可能にしている。

具体的には、図４に示したように、減衰容量ＣＨＰは、容量値が固定された固定容量Ｃｈ１と、容量値が可変な可変容量Ｃｈ２とから構成される。固定容量Ｃｈ１の第２の電極は、グランドＧＮＤに直接接続されているのに対し、可変容量Ｃｈ２の第２の電極はスイッチを介してグランドＧＮＤに接続されている。また、可変容量Ｃｈ２の容量値は、２進数で重み付けされており、その２進数による重み付けは、単位容量の個数を調整することにより実現されている。

ここで可変容量Ｃｈ２の総量は、次式（７）により表される。次式（７）において、Ｃｈ２ｊ（ｉ＝１，…，ｊ）は、図４（Ｂ）に示す可変容量Ｃｈ２を構成する容量Ｃｈ２１，Ｃｈ２２，Ｃｈ２３，Ｃｈ２４のそれぞれを表している。図４（Ｂ）の例では、ｊは４である。

設計段階で、可変容量Ｃｈ２の総量は、プロセス変動により変化する寄生容量の変動量の最大値よりも大きくなるように設定される。具体的には、固定容量Ｃｈ１と可変容量Ｃｈ２の総量Ｃｄａｃとが、Ｃｈ１＜Ｃｄａｃ、且つ、Ｃｄａｃ＋Ｃｓｔ１＋Ｃｓｔ２＜Ｃｈ１+Ｃｈ２なる関係を満たすように、固定容量Ｃｈ１と可変容量Ｃｈ２とが設定される。
減衰容量ＣＨＰの調整時に、Ｖｆｓ，ｐｐ＝ＶＤＤ（ｋ=１）なる条件が満たされるように、スイッチＳＷ１〜Ｓ４のオン・オフを切換えることにより、可変容量Ｃｈ２の容量値を調整する。

次に、図７の特性図を参照しながら、可変容量Ｃｈ２の容量値の調整原理を説明する。
図７は、本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換装置１００の減衰容量ＣＨＰを構成する可変容量Ｃｈ２の容量値の調整原理を説明するための図であり、逐次比較型Ａ／Ｄ変換装置１００の入出力特性を示す図である。

逐次比較型Ａ／Ｄ変換装置１００は全差動型の装置であり、反転入力端子ＩＮＮと非反転入力端子ＩＮＰに入力される差動入力信号ＶＡを構成するアナログ信号ＶＡＰのＡＣ成分の位相と、アナログ信号ＶＡＮのＡＣ成分の位相は、相互に反転した位相関係にあり、１８０度だけ位相がずれた関係にある。このため、差動入力信号ＶＡが０Ｖである場合、即ち、アナログ信号ＶＡＰとアナログ信号ＶＡＮとの間の差電圧が０Ｖである場合のアナログ信号ＶＡＰ，ＶＡＮの各電圧が、Ａ／Ｄ変換動作における入力電圧の基準点（中心点）になる。

従って、８ビットの逐次比較型Ａ／Ｄ変換装置１００が理想的な動作をする場合、即ち、減衰容量ＣＨＰの容量値が正しく調整されている場合（ｋ＝１）には、図７に実線で例示するように、逐次比較型Ａ／Ｄ変換装置１００の入出力特性は、座標（−ＶＤＤ／２，０）、座標（０Ｖ，１２７ｄ）、座標（＋ＶＤＤ／２，２５５ｄ）を通る直線によって表され、この場合、フルスケールレンジが得られる。このことは、差動入力信号ＶＡの全範囲（−ＶＤＤ／２〜＋ＶＤＤ／２）に対し、Ａ／Ｄ変換により得られるデジタル信号として、フルスケールの出力コード（０ｄ〜２５５ｄ）が得られることを意味する。

従って、図７に実線で例示される理想的な特性の場合（ｋ＝１）、差動入力信号ＶＡと出力コード（変換後のデジタル信号）との間には、次の関係が成り立つ。
（１）差動入力信号ＶＡが０Ｖの場合、出力コードは、１２７ｄ（中間値）になる。
（２）差動入力信号ＶＡが−ＶＤＤ／２Ｖの場合、出力コードは０ｄになる。
（３）差動入力信号ＶＡが＋ＶＤＤ／２Ｖの場合、出力コードは２５５ｄになる。

これに対し、減衰容量ＣＨＰの容量値が正しく調整されていない場合（ｋが１でない場合）には、逐次比較型Ａ／Ｄ変換装置１００の入出力特性を示す直線の傾きは、基準点に対応する座標（０Ｖ，１２７ｄ）を軸にして変動する。図７の例では、一点鎖線で示すように、ｋが１よりも大きい場合（ｋ＞１）には、ｋ＝１の場合に比較して逐次比較型Ａ／Ｄ変換装置１００の入出力特性を示す直線の傾きが増加する傾向を示す。逆に、ｋが１よりも小さい場合（ｋ＜１）には、破線で示すように、ｋ＝１の場合に比較して逐次比較型Ａ／Ｄ変換装置１００の入出力特性を示す直線の傾きが減少する傾向を示す。

上述の特性を利用すれば、差動入力信号ＶＡとして、基準点を与える０Ｖ以外の既知の電圧のアナログ信号ＶＡＰ，ＶＡＮを逐次比較型Ａ／Ｄ変換装置１００に入力し、この場合に得られる出力コードの値と、図７に実線で示す特性によって表される目標コードとの大小関係を参照することにより、ｋ＝１を満たすように減衰容量ＣＨＰの可変容量Ｃｈ２の容量値を調整し、可変容量Ｃｈ２を正しく調整することが可能になる。

次に、図８のフローチャート沿って、上述の調整原理に基づく可変容量Ｃｈ２の容量値の調整手順を説明する。
図８は、本発明の第１の実施形態による逐次比較型Ａ／Ｄ変換装置１００の動作例を説明するためのフローチャートであり、減衰容量ＣＨＰを構成する可変容量Ｃｈ２の容量値の調整手順を説明するための図である。
可変容量Ｃｈ２の容量値の調整手順に関する制御は、主として、減衰容量制御部１２３が担う。

減衰容量制御部１２３は、逐次比較型Ａ／Ｄ変換装置１００の起動後、可変容量Ｃｈ２の容量値の調整手順を開始する。
この場合、作業者（例えば、逐次比較型Ａ／Ｄ変換装置１００のユーザ、製造担当者など）は、逐次比較型Ａ／Ｄ変換装置１００に差動入力信号ＶＡとして入力する検査信号ＶＣの値として、基準点に対応する０Ｖ以外の電圧を設定する（ステップＳ１）。例えば、作業者は、検査信号ＶＣとして「−ＶＤＤ／４」の差動電圧を設定する。

続いて、作業者は、例えば、可変容量Ｃｈ２の容量値を可変容量Ｃｈ２の総量の１／２に相当する容量コード「０１１１ｂ」（中央値）を減衰容量制御部１２３に設定する（ステップＳ２）。減衰容量制御部１２３は、固定容量Ｃｈ１と可変容量Ｃｈ２の合成容量が、減衰容量ＣＨＰの可変範囲の中央値付近になるように、容量コード「０１１１ｂ」に基づいてスイッチＳＷ１〜Ｓ４のオン・オフを制御する。ただし、上記容量コードは、「０１１１ｂ」（中央値）に限らず、任意に設定し得る。

続いて、作業者は、検査信号ＶＣとして「−ＶＤＤ／４」の差動電圧を逐次比較型Ａ／Ｄ変換装置１００に入力する（ステップＳ３）。逐次比較型Ａ／Ｄ変換装置１００は、差動入力信号ＶＡとして入力された検査信号（擬似信号）ＶＣをサンプリングし、検査信号ＶＣのＡ／Ｄ変換を実行し、逐次比較型Ａ／Ｄ変換装置１００の制御回路１４０は、検査信号ＶＣをＡ／Ｄ変換して得られたデジタル信号の出力コードを検出する（ステップＳ４）。この場合、検査信号ＶＣとして「−ＶＤＤ／４」の差動電圧が入力されているので、期待されるデジタル信号の出力コードは、理想的な中央値を示す「６３ｄ」である。

減衰容量制御部１２３は、検出した出力コードと、目標とする信号コード（ｋ＝１となる理想的な出力コード）とを比較し、出力コードが目標とする信号コードと一致するか否かを判定する（ステップＳ５）。例えば、検査信号ＶＣとして「−ＶＤＤ／４」の差動電圧を入力した場合には、理想的な出力信号コード（目標コード）「６３ｄ」と、実際に検出された出力コードとを比較する。ここで、理想的な出力コード（目標コード）「６３ｄ」と、実際に検出された出力信号コードとが一致した場合（ステップＳ５：ＹＥＳ）、減衰容量ＣＨＰの調整手順は終了する。

これに対し、理想的な出力信号コード（目標コード）「６３ｄ」と、実際に検出された出力信号コードとが一致しなければ（ステップＳ５：ＮＯ）、実際に検出された出力信号コードが理想的な出力コード（目標コード）「６３ｄ」よりも大きいか否かが判定される（ステップＳ６）。ここで、実際に検出された出力コードが理想的な出力コード（目標コード）「６３ｄ」よりも大きい場合（ステップＳ６：ＹＥＳ）、可変容量Ｃｈ２の容量コードをデクリメントし、可変容量Ｃｈ２を減少させる（ステップＳ７）。そして、処理を上述のステップＳ３に戻し、ステップＳ５において、理想的な出力信号コード（目標コード）「６３ｄ」と、実際に検出された出力信号コードとが一致する旨の判定が得られるまで、同様の処理を繰り返す。

また、ステップＳ６において、実際に検出された出力コードが理想的な出力信号コード（目標コード）「６３ｄ」よりも小さい場合（ステップＳ６：ＮＯ）、可変容量Ｃｈ２の容量コードをインクリメントし、可変容量Ｃｈ２を増加させる（ステップＳ８）。そして、処理を上述のステップＳ３に戻し、ステップＳ５において、理想的な出力信号コード（目標コード）「６３ｄ」と、実際に検出された出力コードとが一致する旨の判定が得られるまで、同様の処理を繰り返す。

上述の一連の処理により、理想的な出力信号コード（目標コード）「６３ｄ」と、実際に検出された出力信号コードとが略一致すると、そのときに設定されている可変容量Ｃｈ２の容量コードが、最適な可変容量Ｃｈ２を与える容量コードとして確定される。これにより、ｋ＝１、即ち、Ｖｆｓ，ｐｐ＝ＶＤＤとなるように、可変容量Ｃｈ２の容量値が調整された状態になる。減衰容量制御部１２３は、上記確定された容量コードによって与えられる可変容量Ｃｈ２の容量値を調整値として設定し（ステップＳ９）、可変容量Ｃｈ２の調整を終了する。

上述の調整手順では、検査信号ＶＣとして負電圧である「−ＶＤＤ／４」の差動電圧を設定しているが、図７の特性から理解されるように、検査信号ＶＣとして正電圧を設定してもよい。また、検査信号ＶＣの電圧の絶対値は「ＶＤＤ／４」に限る必要はなく、基準点に対応する０Ｖ以外の電圧であればよい。

次に、上述の調整手順に関する処理のポイントを一般化する。
（１）検査信号ＶＣが０Ｖを上回り、且つ、出力コードが目標とする信号コードより大きい場合、または、検査信号ＶＣが０Ｖを下回り、且つ、出力コードが目標とする信号コードより小さい場合には、減衰容量制御部１２３は、ｋ＞１（図７の一点鎖線で示される特性）と判断する。この場合、減衰容量制御部１２３は、可変容量Ｃｈ２の容量コードをデクリメントし（ステップＳ７）、可変容量Ｃｈ２の容量値を減少させ、再度、Ａ／Ｄ変換を実施させる（ステップＳ４）。

（２）検査信号ＶＣが０Ｖを上回り、且つ、出力コードが目標とする信号コードより小さい場合、または、検査信号ＶＣが０Ｖを下回り、且つ、出力コードが目標とする信号コードより大きい場合には、減衰容量制御部１２３は、ｋ＜１（図７の破線で示される特性）と判断する。この場合、減衰容量制御部１２３は、可変容量Ｃｈ２の容量コードをインクリメントし（ステップＳ８）、可変容量Ｃｈ２の容量値を増加させ、再度、Ａ／Ｄ変換を実施させる（ステップＳ４）。

（３）出力コードが目標コードと一致すれば、減衰容量制御部１２３は、ｋ＝１なる条件が満たされ、Ｖｆｓ，ｐｐ＝ＶＤＤとなるように可変容量Ｃｈ２の容量値が調整されたと判断し（図７の実線で示される特性）、可変容量Ｃｈ２の容量値を調整値として設定し（ステップＳ９）、可変容量Ｃｈ２の調整手順を終了する。

上述した第１の実施形態によれば、プロセス変動及び温度変動に対応して寄生容量の影響を低減するように減衰容量値を最適な値に調整することができる。従って、フルスケールレンジが確保され、最適な入力ダイナミックレンジで動作する変換誤差の少ない逐次比較型Ａ／Ｄ変換装置を提供することができる。

（第２の実施形態）
次に、本発明の第２の実施形態を説明する。
上述の第１の実施形態では、検査信号ＶＣとして、１種類の差動電圧「−ＶＤＤ／４」を設定したが、第２の実施形態では、複数種類の検査信号ＶＣ（例えば、−３ＶＤＤ／８，−ＶＤＤ／８，＋ＶＤＤ／８，＋３ＶＤＤ／８）を設定する。これらの複数種類の検査信号ＶＣに対して得られる出力コードと目標コードとの比較を行い、複数の判定結果の多数決をとって可変容量Ｃｈ２の容量値の増減を決定する。

第２の実施形態では、第１の実施形態による逐次比較型Ａ／Ｄ変換装置１００の構成を流用するが、複数種類の検査信号ＶＣを用いた可変容量Ｃｈ２の調整手順のみが異なる。その他は、第１の実施形態と同様である。

図９に示すフローチャートに沿って、前述の調整原理に基づく第２の実施形態による可変容量Ｃｈ２の容量値の調整手順を説明する。
図９は、本発明の第２の実施形態による逐次比較型Ａ／Ｄ変換装置の動作例を説明するためのフローチャートであり、可変容量Ｃｈ２の容量値の調整手順を説明するための図である。

作業者は、逐次比較型Ａ／Ｄ変換装置の起動後、次の調整作業を開始する。
先ず、作業者は、逐次比較型Ａ／Ｄ変換装置に入力する複数の検査信号ＶＣ（１）〜ＶＣ（ｊ）（ｊは自然数）の値を設定する。例えば、検査信号ＶＣの種類の数を４（ｊ＝４）とし、検査信号ＶＣ（１）〜ＶＣ（４）の値として、例えば、差動電圧「−３ＶＤＤ／８」，「−ＶＤＤ／８」，「＋ＶＤＤ／８」，「＋３ＶＤＤ／８」を設定する（ステップＳ１）。

最初に、「−３ＶＤＤ／８」の差動電圧が割り当てられた検査信号ＶＣ（１）（ｊ＝１）を用いて調整作業を行う（ステップＳ２）。
続いて、可変容量Ｃｈ２の容量値を、例えば可変容量Ｃｈ２の総量の１／２に設定する。即ち、可変容量Ｃｈ２の容量コードを、中央値を示す「０１１１ｂ」に設定する（ステップＳ３）。

続いて、検査信号（擬似信号）ＶＣ（１）を逐次比較型Ａ／Ｄ変換装置に入力する（ステップＳ４）。
続いて、逐次比較型Ａ／Ｄ変換装置がＡ／Ｄ変換を実行し、この時の出力コードを検出する（ステップＳ５）。

続いて、実際に検出した出力コードと、目標とする信号コード（ｋ＝１となる理想的な出力コード）とを比較して、大小関係を判定する（ステップＳ７）。この場合、「−３ＶＤＤ／８」の差動電圧が割り当てられた検査信号ＶＣ（１）に対して期待される出力コード、つまり、理想的な出力コードは、「３１ｄ」である。

ここで、検査信号ＶＣ（１）が０Ｖを上回り、且つ、出力コードが目標とする信号コードより大きい場合、または、検査信号ＶＣ（１）が０Ｖを下回り、且つ、出力コードが目標とする信号コードより小さい場合には、ｋ＞１と判断し（図７の一点鎖線の特性）、可変容量Ｃｈ２の容量コードをデクリメントし（ステップＳ８）、可変容量Ｃｈ２の容量値を減少させる。そして、再度、検査信号ＶＣ（１）のＡ／Ｄ変換を実施する（ステップＳ５）。

また、検査信号ＶＣ（１）が０Ｖを上回り、且つ、出力コードが目標とする信号コードより小さい場合、または、検査信号ＶＣ（１）が０Ｖを下回り、且つ、出力コードが目標とする信号コードより大きい場合には、ｋ＜１と判断し（図７の破線の特性）、可変容量Ｃｈ２の容量コードをインクリメントし（ステップＳ９）、可変容量Ｃｈ２の容量値を増加させる。そして、再度、検査信号ＶＣ（１）のＡ／Ｄ変換を実施する（ステップＳ５）。

出力コードが目標コードと一致すれば、ｋ＝１なる条件が満たされ、Ｖｆｓ，ｐｐ＝ＶＤＤとなるように可変容量Ｃｈ２が調整されたと判断し（図７の実線の特性）、この時の可変容量Ｃｈ２の容量コード「CODE（ｊ）」（ｊ＝１）を保管する（ステップＳ１０）。

続いて、変数ｊがＮ（＝４）に達したか否かを判定する（ステップＳ１１）。変数ｊがＮに達していなければ（ステップＳ１１：Ｎｏ）、変数ｊをインクリメントし（ステップＳ１２）、残りの検査信号ＶＣ（２）〜ＶＣ（４）（ｊ＝２〜４）について同様の処理（ステップＳ３〜Ｓ１２）を繰り返し実施する。これにより、可変容量Ｃｈ２の容量コード「CODE（２）」、「CODE（３）」、「CODE（４）」が取得され、保管される。

続いて、変数ｊがＮに達し（ステップＳ１１：Ｙｅｓ）、検査信号ＶＣ（１）〜ＶＣ（４）に対する容量コード「CODE（１）〜CODE（４）」が取得されれば、取得した容量コード「CODE（１）」〜「CODE（４）」の多数決値を、可変容量Ｃｈ２の容量値を調整する容量コードとして設定し（ステップＳ１３）、可変容量Ｃｈ２の調整を終了する。

第２の実施形態によれば、Ａ／Ｄ変換時の量子ビットエラーの影響が低減され、精度の高い減衰容量の調整を行なうことができる。従って、精度よくフルスケールレンジが確保され、最適な入力ダイナミックレンジで動作する変換誤差の少ない逐次比較型Ａ／Ｄ変換装置を提供することができる。

次に、本発明の第３の実施形態を説明する。
第３の実施形態では、逐次比較型Ａ／Ｄ変換装置は、１つの検査信号ＶＣについて複数回のＡ／Ｄ変換を実施し、複数回のＡ／Ｄ変換で得られた複数の出力コードと目標コードとの比較を行うことにより、複数の容量コードを取得する。そして、多数決による判定を行い、最も個数の多い容量コードを用いて、可変容量Ｃｈ２の容量値の増減を決定する。その他は、第１の実施形態または第２の実施形態と同様である。

第３の実施形態によれば、Ａ／Ｄ変換時の量子ビットエラーの影響が更に低減されて精度の高い減衰容量の調整を行なうことができる。従って、更に精度よくフルスケールレンジが確保され、最適な入力ダイナミックレンジで動作する変換誤差の少ない逐次比較型Ａ／Ｄ変換装置を提供することができる。

次に、本発明の第４の実施形態を説明する。
第４の実施形態による逐次比較型Ａ／Ｄ変換装置は、複数の検査信号ＶＣを設け、各々の検査信号ＶＣに対して複数回のＡ／Ｄ変換を実施し、複数回のＡ／Ｄ変換で得られた複数の出力コードと目標コードとの比較を行うことにより、複数の容量コードを取得する。そして、多数決による判定を行い、最も個数の多い容量コードを用いて、可変容量Ｃｈ２の容量値の増減を決定する。その他は、第１の実施形態または第２の実施形態または第３の実施形態と同様である。
第４の実施形態によれば、Ａ／Ｄ変換時の量子ビットエラーの影響が殊に低減されて精度の高い減衰容量の調整を行なうことができる。従って、殊に精度よくフルスケールレンジが確保され、最適な入力ダイナミックレンジで動作する変換誤差の少ない逐次比較型Ａ／Ｄ変換装置を提供することができる。

次に、本発明の第５の実施形態を説明する。
第５の実施形態では、上述した第１の実施形態から第４の実施形態における可変容量Ｃｈ２の調整作業が、逐次比較型Ａ／Ｄ変換装置の工場出荷の際に実施される。即ち、工場出荷時にＶｆｓ，ｐｐ＝ＶＤＤ（ｋ＝１）なる条件を満たすように、可変容量Ｃｈ２の容量値の調整が行われる。その他は、第１の実施形態から第４の実施形態と同様である。

第５の実施形態によれば、工場出荷時に、プロセス変動に対応して寄生容量の影響を低減するように減衰容量値を最適な値に調整するので、ユーザが可変容量Ｃｈ２の容量値を調整するための作業を実施する必要がない。従って、逐次比較型Ａ／Ｄ変換装置がユーザに納入された段階で、フルスケールレンジが確保されており、最適な入力ダイナミックレンジで動作する変換誤差の少ない逐次比較型Ａ／Ｄ変換装置を提供することができる。

次に、参考まで、上述した本発明の各実施形態の効果を補足するため、従来技術による減衰容量の調整作業の一例を説明する。
減衰容量を調整するための一般的な手法として、レイアウト設計において調整する手法が挙げられる。この手法によれば、レイアウト設計時に金属配線による寄生容量の影響を予め考慮に入れて減衰容量ＣＨＰの容量値を設定することにより、見かけ上、差動入力ダイナミックレンジＶｆｓ，ｐｐが電源電圧ＶＤＤに等しくなるように、即ち、係数ｋが１になるようにすることが可能である。しかし、プロセス変動による単位容量および金属配線間の寄生容量の変動量の温度特性と、トランジスタの寄生容量の変動量の温度特性は異なるため、これらの変動量が相殺されることはない。このため、レイアウト設計により、差動入力ダイナミックレンジＶｆｓ，ｐｐを電源電圧ＶＤＤに等しく設定することは困難である。

これに対し、上述した本発明の実施形態によれば、レイアウト設計によらず、スイッチＳＷ１〜ＳＷ４のオン・オフを切り替えることにより、減衰容量ＣＨＰの容量値を調整することにより、差動入力ダイナミックレンジＶｆｓ，ｐｐを電源電圧ＶＤＤに合わせることができる。このため、フルスケールレンジを確保することができ、最適な入力ダイナミックレンジで動作する変換誤差の少ない逐次比較型Ａ／Ｄ変換装置を提供することができる。
また、逐次比較型Ａ／Ｄ変換装置にダイナミック型の比較回路１３０を導入し、バイナリ容量Ｃ０Ｐ〜Ｃ７Ｐ，Ｃ０Ｎ〜Ｃ７ＮとしてＭＯＭ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ）容量を用いることにより、消費電力の少ない逐次比較型Ａ／Ｄ変換装置を実現することができる。

以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。

上記各態様の逐次比較型Ａ／Ｄ変換装置によれば、容量回路の容量が変動しても、デジタル信号のフルスケールレンジを確保することができる。

１００ 逐次比較型Ａ／Ｄ変換装置
１１０ サンプリング回路
１２０ 容量性ＤＡＣ回路
１２１ 容量回路
１２２ 駆動回路
１２３ 減衰容量制御部
１３０ 比較回路
１３１ 差動増幅回路
１３２ ラッチ回路
１４０ 制御回路
ＳＷ１〜ＳＷ４ スイッチ

Claims (5)

1. 差動入力信号を構成する１対のアナログ信号をサンプリングするサンプリング回路と、
   前記サンプリング回路によりサンプリングされた１対のアナログ信号が保持された信号ノードに接続された減衰容量部およびバイナリ容量部を有し、前記減衰容量部およびバイナリ容量部を介して前記１対のアナログ信号に基準信号の信号レベルを反映させることにより１対の電圧信号を発生させる容量回路と、
   前記１対の電圧信号をなす一方の信号と他方の信号とを比較する比較回路と、
   前記比較回路による比較の結果に基づき、前記バイナリ容量部に対応するデジタル信号の各ビットの値を２分探索法により逐次的に判定し、前記デジタル信号の各ビットの値を前記基準信号に反映させる制御回路と、
   を備え、
   前記減衰容量部は、
   前記サンプリング回路によりサンプリングされたアナログ信号が保持される信号ノードと所定電位ノードとの間に接続された固定容量部と、
   前記固定容量部と並列接続された可変容量部と、
   を備えた、逐次比較型Ａ／Ｄ変換装置。
2. 前記固定容量部と前記可変容量部との合成容量の可変範囲の中央値が、前記電圧信号のフルスケールレンジの中央値と対応するように設定された、請求項１に記載の逐次比較型Ａ／Ｄ変換装置。
3. 前記バイナリ容量部は、
   ２進数で重みづけされた複数の容量と、
   前記複数の容量にそれぞれ直列接続された複数のスイッチと、
   を備えた、請求項１または２に記載の逐次比較型Ａ／Ｄ変換装置。
4. 前記電圧信号のフルスケールレンジが前記デジタル信号のフルスケールレンジと対応するように、前記複数のスイッチのオン・オフを選択的に制御して前記可変容量部の容量値を制御する制御回路
   を更に備えた、請求項３に記載の逐次比較型Ａ／Ｄ変換装置。
5. 前記減衰容量部を構成する単位容量の形状および構造は、前記バイナリ容量部を構成する単位容量の形状および構造に合わせて設定された、請求項１から４の何れか１項に記載の逐次比較型Ａ／Ｄ変換装置。

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