JP5427663B2 - Ａ／ｄ変換器 - Google Patents

Description

本発明は、Ａ／Ｄ変換器（アナログ／デジタル変換器：Analog-to-Digital Converter）に関する。

逐次比較型Ａ／Ｄ変換器は、比較的単純な回路構成で実現することができ、ＣＭＯＳプロセスとの整合性が高く、比較的安価に製造可能であり、さらに、比較的高速な変換時間を達成できるという特徴を有するため様々な用途で広く適用することが可能である。具体的に、逐次比較型Ａ／Ｄ変換器は、例えば、マイクロコントローラ（ＭＣＵ）に内蔵されるＡ／Ｄ変換回路として用いられている。

ところで、ＣＭＯＳプロセスの半導体集積回路において、逐次比較型Ａ／Ｄ変換器を作成する場合、スイッチドキャパシタ技術に基づいた電荷再分配型と呼ばれる方式が主流である。これは、ＣＭＯＳプロセスにおいては理想に近いスイッチを実現することが比較的容易なためである。

逐次比較型Ａ／Ｄ変換器は、アナログ電圧をサンプリングし、内部のＤＡＣ（Ｄ／Ａ変換器：デジタル／アナログ変換器：Digital-to-Analog Converter）の出力電圧との比較を行い、最終的に両者が最も近くなるＤＡＣ出力を検索することによってＡ／Ｄ変換を行う。基本的な逐次比較型Ａ／Ｄ変換器は、検索を行う際に、解を含む区間の中間点を求める操作を繰り返す手順（二分探索）を使用する。

トリミング無しで製造される電荷再分配型逐次比較型Ａ／Ｄ変換器の分解能は、製造時に生じる容量素子のミスマッチが障害となり、一般的に、１２ビット分解能が限度である。それ以上の分解能、例えば、１４ビット以上の分解能は、自己補正技術によって達成できることが知られている。

ところで、従来、逐次比較型Ａ／Ｄ変換器，或いは，電荷再分配型逐次比較型Ａ／Ｄ変換器といったＡ／Ｄ変換器としては、様々なものが提案されている。

特開２００９−２３２２８１号公報 特開昭５９−８３４１８号公報 特開２００４−０３２０８９号公報 特開２００７−１４２８６３号公報 米国特許第４１２９８６３号明細書 米国特許第４２００８６３号明細書 米国特許第６９８５１０１号明細書 特開平０６−０８５５６２号公報 特開平０９−０６９７６１号公報 特開２００１−１４４５５６号公報

塚田敏郎、高木克明、喜田祐三、永田穣、「自己校正形高精度ＭＯＳ・Ａ／Ｄ変換器」、電子通信学会論文誌（Ｃ）、６６巻、１１号、１９８３ T. Tsukada, K. Takagi, Y. Kita, M. Nagata, "An automatic error cancellation technique for higher accuracy A/D converters", IEEE J. Solid-State Circuits, vol. SC-19, no. 2, 1984 H. S. Lee, D. A. Hodges, "Self-Calibration technique for A/D converters", IEEE Transactions on Circuits and Systems, Vol. CAS-30, No. 3, March ,1983 H. S. Lee, D. A. Hodges, P. R. Gray, "A Self-Calibrating 15 Bit CMOS A/D Converter", IEEE Journal of Solid-State Circuits Vol. SC-19, No. 6, December 1984 THEODORE L. TEWKSBURY, HAE=SEUNG LEE, GERALD A. MILLER, "The Effects of Oxide Traps on the Large-Signal Transient Response of Analog MOS Circuits", IEEE Journal of Solid-State Circuits, Vol. 24, No. 2, April 1989 Ka Y. Leung, Kafai Leung, Douglas R. Holberg, "A Dual Low Power 1/2LSB INL 16b/1Msample/s SAR A/D Converter with on-chip Microcontroller", Asian Solid-State Circuits Conference, Digest of Technical papers, 2006 Jiren Yuan, Christer Svensson, "A 10-bit 5-MS/s Successive Approximation ADC Cell Used in a 70-MS/s ADC Array in 1.2um CMOS", IEEE Journal of Solid-State Circuits, Vol. 29, No. 8, August 1994 佐藤項一、辻和宏、佐保田昌之、飯田哲也、「１２ビット、１ＭＨｚ、低消費電力１ｍＷ ＣＭＯＳ Ａ／Ｄ コンバータ」、電子情報通信学会技術研究報告、ＩＣＤ９４−４６、ｐｐ.９−１６、１９９４年 Kouichi Satou, Kazuhiro Tsuji, Masayuki Sahoda, Hiroshi Otsuka, Kyoko Mori, Tetsuya Iida, "A 12b 1MHz ADC with 1mW Power Consumption", IEEE 1994 Custom Integrated Circuits Conference, 1994

まず、シングルエンド構造あるいは差動構造の逐次比較Ａ／Ｄ変換器のうち高分解能のものは、例えば、自己補正技術を使用することによって実現されている。

シングルエンドＡ／Ｄ変換器では、主にスイッチの電荷注入の影響によって、コンパレータのオフセットを完全に除去することができない。電荷注入によるオフセット誤差は、Ａ／Ｄ変換器の変換特性を一方へシフトするように見えるだけなので、アプリケーションによっては問題にならない可能性がある。

しかしながら、電荷注入の量がどのような場合にどの程度生じるかは予想が難しいため、回路の不確定要素の一つとなる課題があった。

これは、Ａ／Ｄ変換の過程における問題であるが、自己補正技術を採用したＡ／Ｄ変換器の場合には、容量素子の誤差測定の段階で、コンパレータオフセットが別の問題を引き起こす。

すなわち、誤差測定の段階で生じたコンパレータオフセットは、容量ミスマッチをオフセット分シフトするように働くため、正確な誤差を測定することができない。結果的に、自己補正が正常になされず、Ａ／Ｄ変換器の精度を制限する問題が生じることになる。

一方、差動構造のＡ／Ｄ変換器は、シングルエンド構造のＡ／Ｄ変換器に比べて、Ａ／Ｄ変換時にサンプリングを終了する際のスイッチの電荷注入の影響を低減することができ、コンパレータオフセットを低減できる利点を有する。

しかしながら、自己補正機能を備えたＡ／Ｄ変換器における容量ミスマッチ測定の段階でコンパレータオフセットを最小化するために取るべき回路構造は明らかにされていない。自己補正逐次比較型Ａ／Ｄ変換器では、コンパレータのオフセットによる誤差は、Ａ／Ｄ変換の段階よりも、容量ミスマッチ測定の段階の方が大きな問題となっている。

ところで、電荷再分配型Ａ／Ｄ変換器を半導体チップ（集積回路）上に実現するためには、論理ゲートの機能を実現するＭＯＳＦＥＴに加えて、例えば、容量主ＤＡＣとコンパレータに使われる容量素子を集積回路上に実現しなければならない。

例えば、１４ビット以上の高分解能Ａ／Ｄ変換器を実現するには、容量主ＤＡＣを構成する容量素子の電圧依存性が１４ビット分解能を達成するために十分な水準まで小さい必要があり、例えば、ＰＩＰ容量或いはＭＩＭ容量を使用しなければならない。

しかしながら、ＰＩＰ容量やＭＩＭ容量を使用すると、これらの容量を形成するための追加的な製造工程等が必要となって製造コストが増大していた。

また、コンパレータにおいても、差動回路を結合するための容量素子（結合容量）が用いられる。この結合容量は、寄生容量を小さくする必要があり、特に、１段目と２段目の差動回路間に設ける結合容量の寄生容量は、十分に小さくなければならない。なぜなら、コンパレータは微小な電位差を高速に判定することが望ましいが、寄生容量は速度を制限する主たる要因となるためである。

すなわち、コンパレータの結合容量は、例えば、寄生容量が小さく高速動作が可能なＭＩＭ容量が好ましいが、上述したように、そのためには追加的な製造工程等が必要となって製造コストが増大することになる。なお、これらの問題は、図１〜図８を参照して、後に詳述する。

本実施例によれば、相補的に動作する正側容量主ＤＡＣおよび負側容量主ＤＡＣを有し、差動信号を受け取って上位ビットの変換を担う容量主ＤＡＣと、下位ビットの変換を担う抵抗副ＤＡＣと、抵抗補正ＤＡＣと、比較器と、を有するＡ／Ｄ変換器が提供される。

前記抵抗補正ＤＡＣは、前記容量主ＤＡＣを補正し、また、前記比較器は、複数の差動回路を有し、前記正側容量主ＤＡＣおよび前記負側容量主ＤＡＣの出力電位を比較する。

前記正側容量主ＤＡＣおよび前記負側容量主ＤＡＣは、それぞれ最上位の配線層を除く配線層により形成される第１容量素子を有する。また、前記比較器は、隣接する前記差動回路の間に設けられ、前記最上位の配線層を含めた配線層により形成される第２容量素子を有する。

開示のＡ／Ｄ変換器は、追加的な製造工程の必要な容量素子を用いることなく、高精度で高速のＡ／Ｄ変換を行うことができるという効果を奏する。

自己補正逐次比較型Ａ／Ｄ変換器の一例を示す回路図である。 容量誤差の測定シーケンスを説明するための図である。 差動Ａ／Ｄ変換器の一例を示す回路図である。 コンパレータの一例を示す回路図である。 図４のコンパレータにおける差動回路の一例を示す回路図である。 図４のコンパレータにおける差動回路の他の例を示す回路図である。 コンパレータの他の例を示す回路図である。 図７のコンパレータの動作を説明するための図である。 一実施例のＡ／Ｄ変換器をコンパレータに注目して示すブロック図である。 図９のＡ／Ｄ変換器における第１容量素子の構造を示す図である。 図９のＡ／Ｄ変換器における第２容量素子の構造を示す図である。 一実施例のＡ／Ｄ変換器を容量主ＤＡＣと抵抗補正ＤＡＣに注目して示すブロック図である。 図１２のＡ／Ｄ変換器におけるコンパレータの一例を示す回路図である。 図１２のＡ／Ｄ変換器におけるコンパレータの他の例を示す回路図である。 図１４のコンパレータの動作を説明するための図である。 １４ビット自己補正逐次比較型Ａ／Ｄ変換器の一例における誤差補正制御を説明するための図である。 Ａ／Ｄ変換器における補正データレジスタファイルの一例を示す回路図である。 図１７の補正データレジスタファイルから補正データを読み出す読み出し回路の一例を示すブロック図である。 図１８の読み出し回路の動作を説明するための図である。 Ａ／Ｄ変換器におけるＳＡＲ制御ロジック回路の一例を示す回路図である。

まず、Ａ／Ｄ変換器の実施例を詳述する前に、自己補正逐次比較型Ａ／Ｄ変換器およびそのＡ／Ｄ変換器が有する課題を図１〜図８を参照して詳述する。

図１は、自己補正逐次比較型Ａ／Ｄ変換器の一例を示す回路図である。自己補正技術を適用するような分解能は、例えば、１４ビット以上といった高分解能の領域であるが、説明を簡略化するために、図面中のＡ／Ｄ変換の分解能は６ビットに省略している。

図１において、参照符号１０１は容量主ＤＡＣを、１０２は抵抗副ＤＡＣを、そして、１０３は補正ＤＡＣを示す。また、参照符号ＣＣＡＬ，Ｃ０’，Ｃ０，Ｃ１，Ｃ２，Ｃ３は、容量素子を示し、さらに、各容量素子に添えられた１Ｃ，２Ｃ，４Ｃ，８Ｃなどの表記は、その容量の相対的な大きさを示している。

さらに、参照符号Ｒ０，Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７は、抵抗素子を示し、また、各抵抗素子に添えられた１Ｒの表記は、その抵抗の相対的な大きさを示している。

また、参照符号ＳＭ０’，ＳＭ０，ＳＭ１，ＳＭ２，ＳＭ３；ＳＳ０，ＳＳ１，ＳＳ２，ＳＳ３；ＳＣ０，ＳＣ１，ＳＣ２，ＳＣ３，ＳＣ４，ＳＣ５，ＳＣ６，ＳＣ７は、それぞれスイッチを示し、さらに、ＶＲＥＦは基準電圧を示す。

また、参照符号ＶＩＮはアナログ入力電圧を、ＶＳＵＢは副ＤＡＣの出力電圧を、ＶＣＡＬは補正ＤＡＣの出力電圧を、ＴＯＰは容量アレイのトッププレートのノードを、ＳＷはスイッチを、そして、ＣＭＰはコンパレータ（比較器）を示す。

ここで、容量素子Ｃ０’，Ｃ０，Ｃ１，Ｃ２，Ｃ３と、スイッチＳＭ０’，ＳＭ０，ＳＭ１，ＳＭ２，ＳＭ３は、４ビットの容量主ＤＡＣ１０１を構成している。なお、スイッチＳＭ０’，ＳＭ０，ＳＭ１，ＳＭ２，ＳＭ３は、各容量のボトムプレートにＶＩＮを接続することができ、また、４ビットの容量主ＤＡＣ１０１は、サンプルホールドの機能を兼ねている。

１つの抵抗ストリング（Ｒ０〜Ｒ７）は、基準電圧を均等に分圧する。抵抗ストリングには、スイッチＳＳ０〜ＳＳ３が２Ｒごとに接続されており、これが２ビットの抵抗副ＤＡＣ１０２として機能し、ＶＳＵＢの電圧を出力する。

抵抗副ＤＡＣ１０２の出力は、スイッチＳＭ０’の一端に接続されており、容量値１Ｃの容量素子Ｃ０’を介してＴＯＰに結合できるよう構成されている。そして、容量主ＤＡＣ１０１と抵抗副ＤＡＣ１０２をあわせて、６ビットのＤＡＣ（Ｄ／Ａ変換器）として動作させることができる。

抵抗ストリング（Ｒ０〜Ｒ７）には、さらに、１ＲごとにスイッチＳＣ０〜ＳＣ７が設けられており、これにより、３ビットの補正ＤＡＣ１０３として機能し、ＶＣＡＬの電圧を出力する。

補正ＤＡＣ１０３の出力電圧ＶＣＡＬは、容量値１ＣのＣＣＡＬを介してＴＯＰに印加され、抵抗副ＤＡＣ１０２とは別にＴＯＰ電位を制御できるようになっている。補正ＤＡＣ１０３は、容量ミスマッチによる容量主ＤＡＣの誤差を補正すること、並びに、容量ミスマッチを測定することに用いられる。

まず、図１の回路の動作を説明する。ここでは、説明を簡略化するために、補正ＤＡＣ１０３は動作させず、ＶＣＡＬは常に固定の電位を保っているものとする。図１の回路において、１回のＡ／Ｄ変換を行う場合には、まず、サンプリングを行う。

サンプリングを行うために、スイッチＳＳ０を接続（オン）し、ＳＳ１，ＳＳ２，ＳＳ３を開放（オフ）し、ＳＭ０’，ＳＭ０，ＳＭ１，ＳＭ２，ＳＭ３をＶＩＮ側に接続し、容量素子Ｃ０’，Ｃ０，Ｃ１，Ｃ２，Ｃ３のボトムプレートにＶＩＮを印加する。

それと同時に、スイッチＳＷを接続して、ＴＯＰノードの電位をコンパレータＣＭＰのしきい値の電圧付近にバイアスする。そして、必要な時間が経過した後、ＳＷを開放する。これにより、ＴＯＰはＣＭＰのしきい値の電圧となったままフローティング状態となるため、Ｃ０’，Ｃ０，Ｃ１，Ｃ２，Ｃ３にはＶＩＮに応じた電荷が蓄えられたまま逃げることができない。以上がサンプリングといわれる動作である。

サンプリングを行った後、スイッチＳＭ３をＶＲＥＦ側に、ＳＭ２，ＳＭ１，ＳＭ０を接地側に、ＳＭ０’をＶＳＵＢに接続する。これにより、ＴＯＰの電位は、ＣＭＰのしきい値電圧から増加或いは減少する。

そして、増加したか減少したかをＣＭＰによって判定する。増加したと判定された場合には、ＳＭ３を接地側に接続し、また、減少したと判定された場合には、ＳＭ３をＶＲＥＦ側に接続する。

さらに、スイッチＳＭ２をＶＲＥＦ側に接続し、ＴＯＰの電位がＣＭＰのしきい値電圧から増加したか減少したかを判定する。増加したと判定された場合には、ＳＭ２を接地側に接続し、また、減少したと判定された場合には、ＳＭ２をＶＲＥＦ側に接続する。以下、同様に、スイッチＳＭ０まで判定を行う。

次に、スイッチＳＳ０を開いてＳＳ２を閉じ、ＶＳＵＢをＶＲＥＦ／２の電圧とする。そして、ＴＯＰの電位がＣＭＰのしきい値電圧から増加したか減少したかを判定し、増加したと判定された場合にはＳＳ２を開放してＳＳ１を接続し、また、減少したと判定された場合にはＳＳ２を開放してＳＳ３を接続する。

以上の手順で最下位ビットまで判定を行うと、アナログ入力電圧ＶＩＮに応じたデジタルコードが、スイッチＳＭ３，ＳＭ２，ＳＭ１，ＳＭ０と、スイッチＳＳ０，ＳＳ１，ＳＳ２，ＳＳ３の設定から読み取ることができる。

具体的に、６ビットのデジタルコードのうち、上位４ビットは、ＳＭ３〜ＳＭ０がＶＲＥＦ側に接続されているか、或いは、接地側に接続されているかによって読み取ることができる。すなわち、ＶＲＥＦとなっているものは『１』であり、また、接地側となっているものは『０』である。

また、６ビットのデジタルコードのうち、下位２ビットは、ＳＳ０が接続されていれば『００』、ＳＳ１が接続されていれば『０１』、ＳＳ２が接続されていれば『１０』、そして、ＳＳ３が接続されていれば『１１』と読み取る。

ここで説明したスイッチの操作の手順は、二分探索とよばれる方法である。サンプリングされたアナログ信号とＤＡＣの出力を比較して、両者の最も近づく場合のＤＡＣ入力コードを二分探索によって探し、Ａ／Ｄ変換を行う。

なお、以上では、自己補正を行わない場合のＡ／Ｄ変換の動作を、図１を参照して説明したが、自己補正の機構自体が設けられていないＡ／Ｄ変換器の場合も同様である。このようなＡ／Ｄ変換器では、変換精度は主に容量主ＤＡＣのミスマッチによって制限されることが知られている。

図１の容量主ＤＡＣ１０１を構成する容量素子は、二進加重されることが期待される。しかしながら、製造上の誤差やレイアウトに起因するシステマティックな誤差によって、Ａ／Ｄ変換特性は、容量主ＤＡＣ１０１の切り替わりにおいて飛びが生じる。容量主ＤＡＣ１０１は変換の上位ビットを担うため、容量主ＤＡＣ１０１のミスマッチが変換特性に与える影響度は大きい。

一般的に、集積回路上に作成した自己補正を行わないＡ／Ｄ変換器は、１２ビット程度の分解能が限度であることが知られている。それ以上の分解能、例えば、１４ビットのＡ／Ｄ変換器は、自己補正技術を用いて実現されている。

自己補正逐次比較型Ａ／Ｄ変換器は、Ａ／Ｄ変換の１ＬＳＢよりも細かい分解能の補正ＤＡＣを設け、その補正ＤＡＣによって予め容量主ＤＡＣのミスマッチを測定しておく。その後、Ａ／Ｄ変換時の容量主ＤＡＣの誤差を打ち消すように補正ＤＡＣを動作させ、Ａ／Ｄ変換特性を改善する。図１では、補正ＤＡＣ１０３は、スイッチＳＣ０〜ＳＣ７によって構成されており、その補正ＤＡＣ１０３の出力は、ＶＣＡＬとなっている。

図１の場合は、抵抗副ＤＡＣ１０２や抵抗補正ＤＡＣ１０３は単一の結合容量を介してＴＯＰに接続していたが、複数の結合容量を用いる方法もある。

複数の結合容量を用いる方法によれば、抵抗ＤＡＣの出力ノードの時定数を削減することができるため、抵抗ＤＡＣをより高速に動作させることができ、結果としてより高速なＡ／Ｄ変換を達成することが可能になる。また、抵抗ＤＡＣのスイッチ数を削減できることから、面積を低減する効果も得られる。この効果は、図１の回路では、抵抗副ＤＡＣ１０２と抵抗補正ＤＡＣ１０３の両者に適用することができる。

自己補正逐次比較型Ａ／Ｄ変換器は、予め容量ミスマッチを測定（誤差測定）しておく必要がある。図２は、容量誤差の測定シーケンスを説明するための図である。

図２において、参照符号ＣＣＡＬ，Ｃ０’，Ｃ０，Ｃ１，Ｃ２，Ｃ３は、容量素子を示し、また、各容量素子に添えられた１Ｃ，２Ｃ，４Ｃ，８Ｃなどの表記は、その容量の相対的な大きさを示している。

さらに、参照符号ＶＲＥＦは基準電圧を、ＴＯＰは容量アレイのトッププレートノードを、ＳＷはスイッチを、ＣＭＰはコンパレータを、そして、ＣＡＬＤＡＣは補正ＤＡＣを示している。

また、参照符号ＳＭ０’，ＳＭ０，ＳＭ１，ＳＭ２，ＳＭ３は、スイッチを示す。なお、これらスイッチは、接地側に接続した状態を『０』とし、また、ＶＲＥＦ側に接続した状態を『１』とする。

容量ミスマッチの測定は、釣り合うべき容量対どうしの容量差を測定することによって行う。図２は、Ｃ２と（Ｃ１＋Ｃ０＋Ｃ０’）の比較を行って容量ミスマッチを測定する場合を図示している。容量素子Ｃ２の容量は４Ｃであり、容量素子Ｃ１とＣ０とＣ０’の容量の合計も４Ｃとなることが期待される。そかしながら、実際には、製造時のばらつきなどが原因でズレが生じており、このズレを測定することになる。

まず、容量素子のボトムプレートのスイッチＳＭ３，ＳＭ２，ＳＭ１，ＳＭ０，ＳＭ０’を、『０１０００』にセットし、スイッチＳＷを閉じる（図２の上方の図を参照）。これにより、ＴＯＰは、コンパレータＣＭＰのしきい値にバイアスされる。

次に、ＳＷを開き、容量素子のボトムプレートのスイッチを『００１１１』にセットする（図２の下方の図を参照）。これにより、Ｃ２と（Ｃ１＋Ｃ０＋Ｃ０’）の差に応じた電位差がＴＯＰノードに現れる。コンパレータＣＭＰは、この電位変化が正ならば『０』を出力し、負ならば『１』を出力する。

コンパレータの判定結果に従って、電位変化が最も小さくなるようにＣＡＬＤＡＣ（補正ＤＡＣ）を操作する。最終的に得られたＣＡＬＤＡＣ制御コードが、誤差値として得られる。以上の操作を、全ての釣り合うべき容量対に対して行う。

Ａ／Ｄ変換を行う際には、先に求めておいた誤差値を用いて容量ＤＡＣを補正する。以上説明した自己補正技術によって、容量ＤＡＣの製造ばらつきをキャンセルすることができ、１４ビット以上の高分解能のＡ／Ｄ変換器を実現することが可能となっている。

ところで、Ａ／Ｄ変換器は、差動入力の構成とすることによって、シングルエンド入力に対して精度を向上させられる場合がある。例えば、センサが抵抗ブリッジ回路に組み込まれているとき、差動入力のＡ／Ｄ変換器の場合には、２つの接点間の電位差を直接計測できるので、高精度の測定が可能となる。差動Ａ／Ｄ変換器を採用することにより、シングルエンドの場合に比べて、同相モード雑音に強くなる利点もある。なお、差動のＡ／Ｄ変換器は、一般的に、差動入力を備えると共に、内部の構造も差動に構成されている。

図３は、差動Ａ／Ｄ変換器の一例を示す回路図である。なお、図３では、説明を簡略かするために、Ａ／Ｄ変換の分解能を４ビットに省略している。

図３において、参照符号２０１は正側デジタル／アナログ変換器（＋側ＤＡＣ）を示し、また、２０２は負側デジタル／アナログ変換器（−側ＤＡＣ）を示す。また、参照符号ＣＮ０’，ＣＮ０，ＣＮ１，ＣＮ２，ＣＮ３；ＣＰ０’，ＣＰ０，ＣＰ１，ＣＰ２，ＣＰ３は、容量素子を示し、さらに、各容量素子に添えられた１Ｃ，２Ｃ，４Ｃ，８Ｃなどの表記は、その容量の相対的な大きさを示している。

また、参照符号ＳＭＮ０’，ＳＭＮ０，ＳＭＮ１，ＳＭＮ２，ＳＭＮ３；ＳＭＰ０’，ＳＭＰ０，ＳＭＰ１，ＳＭＰ２，ＳＭＰ３、並びに、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８，ＳＷ９は、スイッチを示す。

さらに、参照符号ＶＲＥＦ＋は＋側（正側）基準電圧を、ＶＲＥＦ−は−側（負側）基準電圧を、ＶＩＮ＋は＋側アナログ入力電圧を、ＶＩＮ−は−側アナログ入力電圧を、そして、ＣＭＰはコンパレータを示す。

図３に示されるように、差動型Ａ／Ｄ変換器は、＋側ＤＡＣ２０１と−側ＤＡＣ２０２を有する。＋側ＤＡＣ２０１は、容量ＣＰ０’〜ＣＰ３およびスイッチＳＭＰ０’〜ＳＭＰ３を有し、また、−側ＤＡＣは、容量ＣＮ０’〜ＣＮ３およびスイッチＳＭＮ０’〜ＳＭＮ３を有する。

図３を参照して、差動Ａ／Ｄ変換器の１回のＡ／Ｄ変換の動作を説明する。図３では、Ａ／Ｄ変換の分解能を４ビットに単純化し、４ビット全てを容量ＤＡＣが変換するように構成されている。

図３の回路では、サンプリングに先立ってサンプリング容量のディスチャージを行い、サンプリング容量に蓄えられる電荷をゼロにする。すなわち、ディスチャージを行うために、スイッチＳＷ８とＳＷ９を開き、ＳＷ５を閉じ、ＳＷ３とＳＷ４を開き、そして、ＳＷ１とＳＷ２を閉じる。

さらに、スイッチＳＭＰ０’，ＳＭＰ０，ＳＭＰ１，ＳＭＰ２，ＳＭＰ３をＶＩＮ＋側に、また、ＳＭＮ０’，ＳＭＮ０，ＳＭＮ１，ＳＭＮ２，ＳＭＮ３をＶＩＮ−側に接続し、ＳＷ６とＳＷ７を閉じる。

これら操作によって、ＣＰ０’，ＣＰ０，ＣＰ１，ＣＰ２，ＣＰ３およびＣＮ０’，ＣＮ０，ＣＮ１，ＣＮ２，ＣＮ３の各容量素子の２つの端子間はショートされ、容量に存在していた電荷は全て放出される。

次に、サンプリングを行う。ディスチャージを行った状態から、ＳＷ６とＳＷ７を開き、ＳＷ８とＳＷ９を閉じる。この操作によって、ＣＰ０’，ＣＰ０，ＣＰ１，ＣＰ２，ＣＰ３の一方のノードにはＶＩＮ＋が印加され、また、ＣＮ０’，ＣＮ０，ＣＮ１，ＣＮ２，ＣＮ３の一方のノードにはＶＩＮ−が印加される。

このとき、ＴＯＰＮとＴＯＰＰのノードは、｛（ＶＩＮ＋）−（ＶＩＮ−）｝／２の電位に定まる。所定の時間が経過した後、ＳＷ５を開放し、その少し後に、ＳＷ８とＳＷ９を開放する。これにより、ＴＯＰＮとＴＯＰＰのノードはフローティング状態になり、｛（ＶＩＮ＋）−（ＶＩＮ−）｝の電位差に応じた電荷が各容量素子に保持される。

上述したサンプリングの後、ＳＷ１およびＳＷ２を開放し、ＳＷ３およびＳＷ４を閉じる。さらに、逐次変換を行うために、＋側ＤＡＣ２０１において、ＳＭＰ３をＶＲＥＦ＋側に、また、ＳＭＰ２，ＳＭＰ１，ＳＭＰ０，ＳＭＰ０’をＶＲＥＦ−側に倒す。一方、−側ＤＡＣ２０２において、ＳＭＮ３はＶＲＥＦ−側に、また、ＳＭＮ２，ＳＭＮ１，ＳＭＮ０，ＳＭＮ０’はＶＲＥＦ＋側に倒す。

これにより、ＴＯＰＰとＴＯＰＮの間に電位差が生じるので、電位差が正か負かをＣＭＰによって判定し、出力デジタルコードの最上位ビットを決定する。その後、シングルエンドの場合と同様に、上位から順にデジタルコードのビットを判定する。

ここで、ＳＭＰ０’とＳＭＮ０’，ＳＭＰ０とＳＭＮ０，ＳＭＰ１とＳＭＮ１，ＳＭＰ２とＳＭＮ２，ＳＭＰ３とＳＭＮ３は、それぞれ相補的に動作する。そして、最終的に決定されたスイッチの状態が、Ａ／Ｄ変換の結果に対応することになる。

図３の回路では、４ビットの変換分解能の全てを容量主ＤＡＣ（２０１，２０２）に担わせていたが、図１のシングルエンドの場合と同様に、例えば、下位の変換を抵抗ＤＡＣ（抵抗副ＤＡＣ）に担わせることもできる。このように、下位の変換に抵抗ＤＡＣを使うことによって、全ての変換を容量ＤＡＣによって実現する場合に比べて、より小さい面積のＡ／Ｄ変換器を作成できる。

なお、下位の変換を抵抗ＤＡＣに担わせる場合には、抵抗ＤＡＣを分割して複数出力とし、複数の結合容量を用いて容量主ＤＡＣに結合する手法も適用可能である。抵抗ＤＡＣを分割すると、スイッチの数が減るため寄生容量が減少し、より高速なＡ／Ｄ変換を実現することができる。さらに、必要なスイッチが削減され、シリコン面積を小さくできる。このことは、先に説明したシングルエンドのＡ／Ｄ変換器の場合と同様である。

ここまで、シングルエンド構成のＡ／Ｄ変換回路について説明し、また、より高分解能のＡ／Ｄ変換器を実現するために自己補正技術が使われることを説明し、さらに、差動Ａ／Ｄ変換回路について説明した。

次に、これらのＡ／Ｄ変換器で用いられるコンパレータＣＭＰについての説明を進める。まず、コンパレータＣＭＰは、サンプリングしたアナログ電圧と内部のＤＡＣの電圧とを比較し、両者のうちのどちらが大きいか小さいかを判定する目的で使われる。この判定に掛かる時間が短ければ、結果的にＡ／Ｄ変換の速度を早くすることができる。

ここで、Ａ／Ｄ変換器の変換速度は、その分解能とも関係している。分解能が高くなるほど、判定すべき電位差が小さくなる。例えば、分解能が２ビット増加すると、判定すべき電位差は１／４に減少し、その結果、判定に掛かる時間が増加する。

図４は、コンパレータ回路の一例を示す回路図である。図４の回路は、差動回路ＣＭＰ１およびＣＭＰ２が有するオフセットをキャンセルしつつ、ＶＩＮ＋とＶＩＮ−を比較する機能を有する。

図４において、参照符号ＣＭＰ１，ＣＭＰ２は、コンパレータＣＭＰを構成する差動回路を、ＳＷａ，ＳＷｂ，ＳＷｃ，ＳＷｄはスイッチを、そして、Ｃ０１，Ｃ０２，Ｃ０３，Ｃ０４は容量素子を示す。

また、参照符号Ｎ１ＩＰは１段目の差動回路の＋入力ノードを、Ｎ１ＩＭは１段目の差動回路の−入力ノードを、Ｎ１ＯＰは１段目の差動回路の＋出力ノードを、そして、Ｎ１ＯＭは１段目の差動回路の−出力ノードを示す。

さらに、参照符号Ｎ２ＩＰは２段目の差動回路の＋入力ノードを、Ｎ２ＩＭは２段目の差動回路の−入力ノードを、Ｎ２ＯＰは２段目の差動回路の＋出力ノードを、そして、Ｎ２ＯＭは２段目の差動回路の−出力ノードを示す。

また、参照符号ＶＩＮ＋はコンパレータの＋入力ノードに入力される電圧を、ＶＩＮ−はコンパレータの−入力ノードに入力される電圧を、そして、ＶＲは電源電圧の中間付近の電位を示す。

まず、比較を開始する前の段階で、予めスイッチＳＷａ，ＳＷｂ，ＳＷｃ，ＳＷｄを閉じる。これにより、容量Ｃ０１およびＣ０２には差動回路ＣＭＰ１の出力オフセットが加わり、また、Ｃ０３およびＣ０４にはＣＭＰ２の出力オフセットが加わる。

次に、ＳＷａ〜ＳＷｄを全て開くと、ノードＮ１ＩＰ，Ｎ１ＩＭ，Ｎ２ＩＰ，Ｎ２ＩＭはフローティングになり、Ｃ０１およびＣ０２にはＣＭＰ１の出力オフセットが記憶され、また、Ｃ３およびＣ４にはＣＭＰ２の出力オフセットが記憶される。

このオフセットを記憶した状態で、ＶＩＮ＋とＶＩＮ−に電位差が生じると、それがＣＭＰ１の利得倍されてＮ１ＯＭとＮ１ＯＰに現れる。これは、さらに、ＣＭＰ２によって利得倍され、Ｎ２ＯＭとＮ２ＯＰの電位差として現れる。

このとき、ＣＭＰ１とＣＭＰ２のオフセット電圧は、Ｃ１〜Ｃ４にそれぞれ記憶されており、比較のしきい値に影響しないことになる。なお、図４の回路は、回路を省略して差動回路２段分のみ描いてあるが、実際には、Ａ／Ｄ変換に必要な利得を得られるだけ段数が用意されることになる。

図４の回路では、差動回路ＣＭＰ１およびＣＭＰ２は、ブロックとして省略して描いてあるが、この差動回路は、例えば、図５または図６のトランジスタレベルの回路により実現することができる。

図５は、図４のコンパレータにおける差動回路ＣＭＰ１（ＣＭＰ２）の一例を示す回路図である。図５において、参照符号ＩＰは差動回路の＋入力ノードを、ＩＭは差動回路の−入力ノードを、ＯＰは差動回路の＋出力ノードを、ＯＭは差動回路の−出力ノードを、そして、ＶＤＤは電源電圧を供給するノードを示す。

また、参照符号Ｍ１１およびＭ１２はｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）を示し、また、Ｍ１３，Ｍ１４およびＭ１５はｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）を示す。

図５の回路は、ｎＭＯＳトランジスタ対Ｍ１３，Ｍ１４を入力差動対とし、ダイオード接続されたｐＭＯＳトランジスタＭ１１，Ｍ１２を負荷とする差動回路である。なお、ｎＭＯＳトランジスタＭ１５は、バイアス電流を供給する働きをする。

Ｍ１３およびＭ１４は、ソースが共通接続され、ＩＰとＩＭの電位差に応じてバイアス電流をそれぞれで分担するように働く。また、Ｍ１１とＭ１２はダイオード接続されており、抵抗と同じような負荷として機能する。

ところで、ｎＭＯＳトランジスタには、チャネル電荷が酸化膜にトラップされ、しきい値電圧が変化する現象が存在することが知られている。この効果は、ゲート・ソース間に加わる過渡電圧によって、しきい値が変動し、ヒステリシスを持っているように見える。なお、このしきい値電圧が変化する現象は、ｎＭＯＳトランジスタに比べてｐＭＯＳトランジスタ方がその効果（影響）が小さいことも知られている。

図５の差動回路ＣＭＰ１（ＣＭＰ２）において、しきい値変動の影響は、ｎＭＯＳ差動対のしきい値電圧に変動を引き起こし、コンパレータＣＭＰのしきい値電圧の変化として現れる。

また、Ａ／Ｄ変換の逐次比較の過程では、比較的大きなストレスがｎＭＯＳ差動対に印加されるため、比較しているビットによってコンパレータのしきい値が変化し、Ａ／Ｄ変換の結果に誤りを生じる虞がある。このような現象は、図５のｐＭＯＳトランジスタとｎＭＯＳトランジスタを反転させて回路を構成することで緩和することが可能である。

図６は、図４のコンパレータにおける差動回路ＣＭＰ１（ＣＭＰ２）の他の例を示す回路図である。なお、図５の回路では、負荷としてダイオード接続されたｐＭＯＳトランジスタＭ１１，Ｍ１２が用いられているが、図６の回路では、負荷を抵抗Ｒａ，Ｒｂとした構成を示している。

図６において、参照符号ＩＰは差動回路の＋入力ノードを、ＩＭは差動回路の−入力ノードを、ＯＰは差動回路の＋出力ノードを、ＯＭは差動回路の−出力ノードを、そして、ＶＤＤは電源電圧を供給するノードを示す。さらに、参照符号Ｍ２１，Ｍ２２およびＭ２３はｐＭＯＳトランジスタを示し、そして、ＲａおよびＲｂは抵抗素子を示す。

すなわち、図６に示す差動回路は、図５の差動回路のｐＭＯＳトランジスタとｎＭＯＳトランジスタを逆転し、負荷を抵抗としたものと考えることもできる。この図６の回路は、差動対がｐＭＯＳトランジスタによって構成されていることから、ストレスが加わってしきい値が変動する可能性が小さい。また、負荷となる抵抗素子Ｒａ，Ｒｂとして、寄生容量の小さな構造の素子を選ぶことによって、図５の回路に比べて速度を早くできる可能性がある。

コンパレータＣＭＰの速度を高速化する差動回路として、他に、イコライズスイッチを用いるものが知られている。図７はコンパレータのさらなる他の例を示す回路図であり、また、図８は図７のコンパレータの動作を説明するための図である。

図７において、参照符号ＣＭＰ１，ＣＭＰ２は、コンパレータＣＭＰを構成する差動回路を、ＳＷａ，ＳＷｂ，ＳＷｃ，ＳＷｄ，ＳＷｅはスイッチを、そして、Ｃ０１，Ｃ０２は容量素子を示す。ここで、スイッチＳＷｅは、イコライズのためのスイッチとして機能する。

また、参照符号Ｎ１ＩＰは１段目の差動回路の＋入力ノードを、Ｎ１ＩＭは１段目の差動回路の−入力ノードを、Ｎ１ＯＰは１段目の差動回路の＋出力ノードを、そして、Ｎ１ＯＭは１段目の差動回路の−出力ノードを示す。

また、参照符号Ｎ２ＩＰは２段目の差動回路の＋入力ノードを、Ｎ２ＩＭは２段目の差動回路の−入力ノードを、Ｎ２ＯＰは２段目の差動回路の＋出力ノードを、そして、Ｎ２ＯＭは２段目の差動回路の−出力ノードを示す。

さらに、参照符号ＶＩＮ＋は差動回路ＣＭＰ１の＋入力ノードの電位を、ＶＩＮ−は差動回路ＣＭＰ１の−入力ノードの電位を、Ｖｏｕｔ＋は差動回路ＣＭＰ１の＋出力ノードの電位を、そして、Ｖｏｕｔ−は差動回路ＣＭＰ１の−出力ノードの電位を示す。

ところで、Ａ／Ｄ変換の逐次比較の過程において、あるビットの比較期間に注目すると、比較期間の最初の時点は、上位ビットの比較が行われた直後であるため、Ｖｏｕｔ＋とＶｏｕｔ−の電位差は大きい。

このように、Ｖｏｕｔ＋とＶｏｕｔ−が大きく離れた状態を比較期間の初期値として判定を行うと、判定するまでに時間を要し、動作が遅くなる。そのため、比較期間の最初にスイッチＳＷｅを閉じ、Ｖｏｕｔ＋とＶｏｕｔ−の電位差を高速に減少させることが有効である。

図８に示す波形は、差動回路ＣＭＰ１の入力電圧波形（ＶＩＮ＋，ＶＩＮ−）と、スイッチＳＷｅを制御するための信号と、ＣＭＰ１の出力電圧波形（Ｖｏｕｔ＋，Ｖｏｕｔ−）を示している。また、図８では、Ａ／Ｄ変換の例として、『０１００００００００００００』の１４ビットを判定する場合が示されている。

図７および図８に示されるように、Ｖｏｕｔ＋とＶｏｕｔ−は、比較期間の最初にＳＷｅによって電位差がゼロにされる。これにより、ＳＷｅを開いた後には、初期値ゼロの状態から入力電位の大小を判定するだけで済むため、ＳＷｅを設けない場合に比べて高速に比較（判定）動作が終了する。

以上のように、イコライズスイッチを用いることによって、コンパレータが比較に要する時間を短縮し、結果的にＡ／Ｄ変換を高速に実行する方法が提案されていた。

ここまでは、高分解能Ａ／Ｄ変換器を実現するための回路技術の観点から背景技術を説明したが、次に、回路を実現するための容量素子について話を進める。

まず、半導体集積回路で使用される容量素子には、いくつかの構造がある。すなわち、容量素子としては、例えば、ＭＯＳ容量，Poly-Diffusion容量（ポリ拡散容量），ＰＩＰ（Poly Insulator Poly）容量およびＭＩＭ（Metal Insulator Metal）容量等が知られている。

ＭＯＳ容量は、ＭＯＳトランジスタを容量素子として使うもので、ゲートを上部電極とし、また、チャネル領域とソース・ドレイン領域を下部電極とした構造を有している。また、ＭＯＳ容量は、ＭＯＳトランジスタを形成する場合と同じ工程で形成できるため、どのようなＭＯＳプロセスでも使用することができる。

しかしながら、ＭＯＳ容量は、下部電極部分の不純物濃度が低いため、印加電圧を変えるとチャネル領域の電位分布が変化して、容量の電圧依存性が大きいという欠点がある。

ＭＯＳ容量の電圧依存性を改善するために、下部電極部分の不純物濃度を高くして容量素子を形成する場合もある。この容量も、ＭＯＳ（Metal Oxide Semiconductor）構造ではあるが、本明細では、上記のＭＯＳ容量と区別して、Poly-Diffusion容量と称する。このPoly-Diffusion容量は、上部電極にポリシリコンの層を使用し、また、下部電極に拡散層を使用する構造からこの名が付されている。

また、Poly-Diffusion容量は、ＭＯＳ容量に比べて電圧依存性が改善され、典型的な製造プロセスでは、容量の一次電圧係数が０．５％［１／Ｖ］程度で、ＭＯＳ容量よりも改善されたものとなっている。しかしながら、Poly-Diffusion容量も、依然として電圧係数は比較的大きく、用途によっては問題となる。

具体的に、例えば、ＭＯＳ容量やPoly-Diffusion容量を用いてＡ／Ｄ変換器の容量主ＤＡＣを構成すると、電圧係数が原因で変換特性が湾曲してしまう。特に、分解能の高いＡ／Ｄ変換器では、影響の度合いが大きい。そして、シングルエンドＡ／Ｄ変換器の容量主ＤＡＣの場合には、容量の電圧依存曲線がそのままＡ／Ｄ変換の伝達特性として現れる。

一方、差動Ａ／Ｄ変換器の場合には、＋側ＤＡＣと−側ＤＡＣのサンプリング時に印加される電圧が等しくなるように構成することにより、一次電圧係数をキャンセルすることができる。しかしながら、二次以降の効果は依然として伝達特性に現れるため、高分解能のＡ／Ｄ変換器では使用することができない。

さらに、ＭＯＳ容量やPoly-Diffusion容量は、下部電極にｐｎ接合が存在するため、比較的大きな寄生容量が存在する。

また、Poly-Diffusion容量を形成する場合には、ゲート下の領域に不純物を注入するための追加的なマスクや製造工程が必要となる。これは、一般的なシリコンゲートプロセスでは、ソース・ドレインのイオン打ち込み，或いは，拡散の前にポリシリコンの層を形成するためである。

次に、ＰＩＰ容量は、上部電極と下部電極にポリシリコン層を用いた構造の容量を言う。ＰＩＰ容量の電極は、理想的な導体ではなくて高濃度の半導体であるため、端子間に電位差が生じると電極の表面電位が変化する。

このＰＩＰ容量は、電極の不純物濃度は比較的高いので、表面電位の変化は小さく、電圧依存性も非常に小さい。例えば、典型的な製造プロセスでは、容量の一次電圧係数が０．００５％［１／Ｖ］程度で、ほとんどの用途で無視することができる。

しかしながら、ＰＩＰ容量の下部電極とシリコン基板との層間膜は比較的薄く、下部電極の対地の寄生容量が大きい。ＰＩＰ容量における寄生容量の割合は、ＭＯＳ容量やPoly-Diffusion容量よりは小さいものの、比較的大きい。

そして、ＭＩＭ容量は、上部電極と下部電極にアルミニウムまたは銅などの金属を用いる構造の容量を言う。このＭＩＭ容量は、電極が金属であることから、ＰＩＰ容量よりもさらに電圧依存性が小さい利点がある。また、一般的に、下部電極の対地容量は、ＰＩＰ容量に比べて小さい。

このように、集積回路上には、一般的に、上述したような容量素子を形成することができることが知られており、Ａ／Ｄ変換器を作成する場合には、分解能や速度に応じて容量の素子構造が選択される。

図１および図２を参照して説明したように、高分解能のシングルエンドＡ／Ｄ変換器は、例えば、自己補正技術を使用することによって実現されている。また、差動構造のＡ／Ｄ変換器としては、例えば、図３に示した回路が知られており、実用に供されている。さらに、図４〜図８を参照して説明したように、Ａ／Ｄ変換器を構成するコンパレータとしては、様々なものが適用されている。

しかしながら、上述のシングルエンドＡ／Ｄ変換器では、コンパレータのオフセットを完全に除去することができないといった課題がある。このことを、図１に示す従来の自己補正逐次比較型Ａ／Ｄ変換器を用いて説明する。

前述したように、図１のシングルエンドＡ／Ｄ変換器では、サンプリングを終了するためにスイッチＳＷを開放（オフ）する必要がある。このＳＷはＭＯＳトランジスタによって実現されるが、ＭＯＳトランジスタが開放した際にＴＯＰノードに電荷注入が生じ、ＴＯＰ電位がＣＭＰのしきい値とずれてコンパレータＣＭＰのオフセットになるという問題がある。

ところで、電荷注入によるオフセット電圧は、Ａ／Ｄ変換器の最小分解能よりも十分小さければ精度への影響の度合いが小さい。しかしながら、高分解能のＡ／Ｄ変換器の場合には、オフセット電圧による誤差が顕在化する。

オフセット電圧による誤差は、Ａ／Ｄ変換の変換特性を一方へシフトさせるように見えるだけなので、アプリケーションによっては問題にならない可能性がある。しかしながら、電荷注入の量がどのような場合にどの程度生じるかを予想するのは難しく、回路の不確定要素の１つになってしまう。

シングルエンド逐次比較型Ａ／Ｄ変換器では、コンパレータにオフセットが残留する問題があることを説明したが、このことは、Ａ／Ｄ変換の過程における問題である。しかしながら、自己補正技術を採用したＡ／Ｄ変換器の場合には、容量素子の誤差測定の段階で、コンパレータにオフセットが存在すると大きな問題となる。

図２を参照して説明した自己補正技術における容量誤差の測定シーケンスは、Ｃ２とＣ１＋Ｃ０＋Ｃ０’の容量対の誤差を測定する例で、最初に、容量主ＤＡＣを『０１０００』と設定し、ＳＷを接続しておく。このＳＷの接続により、ＴＯＰの電位はＣＭＰのしきい値にバイアスされる。

次に、ＳＷを開いて容量主ＤＡＣを『００１１１』に変化させる。これにより、Ｃ２とＣ１＋Ｃ２＋Ｃ０＋Ｃ０’の釣り合いの程度に応じた電位変化がＴＯＰノードに生じ、この電位変化分をＣＡＬＤＡＣによって計測するというものである。

しかしながら、図２を参照して説明した方法を適用した場合、ＳＷを開いた際に、ＳＷからＴＯＰノードへ電荷の注入が生じる。この現象によって、ＴＯＰは、本来、ＣＭＰのしきい値となるべきものが、わずかにずれ、結果的にＣＭＰのオフセットとして残留することになる。

このように、コンパレータにオフセットが残留すると、容量ミスマッチがオフセット分シフトされ、正確な誤差を測定することができない。その結果、Ａ／Ｄ変換の誤差補正が正常になされず、Ａ／Ｄ変換器の精度を制限することになる。

コンパレータの残留オフセットを回避する１つの手法として、差動構成の容量主ＤＡＣとコンパレータを採用するものがある。図３を参照して説明した差動Ａ／Ｄ変換器は、図１のシングルエンドのものよりも、スイッチの電荷注入による残留オフセットの影響が小さい利点がある。

その理由は、サンプリングを終了ためにＳＷ５を開く際、ＳＷ５からの電荷注入は、ＴＯＰＮへの注入とＴＯＰＰへの注入の両者は同程度であることが期待でき、注入による電位変化の方向が同じになるからである。

また、ＳＷ１とＳＷ２を開く際にも、コンパレータの入力ノードへの電荷注入が生じるが、ＳＷ１とＳＷ２を同じ形状にしておけば、コンパレータの＋入力ノードと−入力ノードへの電荷注入は同程度になり、その結果、注入による電位変化の方向が同じになる。

同様に、ＳＷ３とＳＷ４が閉じる際にも電荷注入が生じるが、両スイッチを同じ形状で設計しておけば、＋側と−側に注入される電荷を同等にすることができる。差動構造のＡ／Ｄ変換器では、＋側入力と−側入力の電位差をＣＭＰによって比較するため、電荷注入によって＋側と−側ノードが両方とも同じ電位変化が生じたとしても、影響をキャンセルすることができる。

図３に示す差動構造のＡ／Ｄ変換器は、図１のシングルエンド構造のＡ／Ｄ変換器に比べて、Ａ／Ｄ変換時にサンプリングを終了する際のスイッチの電荷注入の影響を低減することができるという利点を有する。

このように、図３のような差動構造をとることでＡ／Ｄ変換の段階のコンパレータのオフセットを除去できることは知られている。しかしながら、容量ミスマッチ測定の段階でコンパレータのオフセットを最小化するために取るべき回路構造は明らかにされていない。

自己補正逐次比較型Ａ／Ｄ変換器では、コンパレータのオフセットによる誤差は、Ａ／Ｄ変換の段階よりも、容量ミスマッチ測定の段階の方が大きな問題となることは既に述べた通りである。

ところで、ＣＭＯＳプロセスでは、論理ゲートの機能を実現するために、Ｐ型とＮ型のＭＯＳトランジスタ（ＭＯＳＦＥＴ）を標準的に形成することができる。しかしながら、電荷再分配型Ａ／Ｄ変換器を半導体チップ（集積回路）上に実現するためには、これらＭＯＳＦＥＴに加えて、容量素子を集積回路上に実現しなければならない。すなわち、容量素子は、例えば、容量主ＤＡＣとコンパレータに使われる。なお、集積回路上に実現できる容量素子の構造や電気的な特性については、前に説明した。

具体的に、例えば、１４ビット以上の高分解能Ａ／Ｄ変換器を実現するには、容量主ＤＡＣを構成する容量素子の電圧依存性が１４ビット分解能を達成するために十分な水準まで小さい必要があり、例えば、ＰＩＰ容量或いはＭＩＭ容量を使用しなければならない。

しかしながら、ＰＩＰ容量は、ポリシリコンを２層必要とするため、製造コストが増大するといった問題がある。これは、シリコンゲートＭＯＳプロセスでは、トランジスタのゲート形成に少なくとも１層のポリシリコンは必要であるが、もう１層のポリシリコンは容量素子を形成するためにだけに必要な追加的な層であることに起因する。

一方、ＭＩＭ容量も、単位面積当たりの容量を大きくするために、容量の絶縁膜を配線層間膜よりも薄く作成しなければならず、ＭＩＭ容量を形成しない製造工程と比べると、追加的なマスクや工程が必要なため、製造コストが増大することになる。

すなわち、例えば、１４ビットの高分解能のＡ／Ｄ変換器を従来の技術で実現する場合には、容量主ＤＡＣの容量素子にはＰＩＰ容量やＭＩＭ容量が必要となり、これらの容量を形成するための追加的な製造工程等が必要となって製造コストが増大していた。

以上、容量主ＤＡＣを構成するための容量素子における課題について述べたが、Ａ／Ｄ変換器では、コンパレータにおける差動回路間の結合のためにも容量素子（結合容量）が用いられる。この結合容量は、例えば、図４におけるＣ０１，Ｃ０２，Ｃ０３，Ｃ０４、或いは、図７におけるＣ０１，Ｃ０２等である。

次に、高分解能Ａ／Ｄ変換器を実現する場合、コンパレータの容量素子に求められる特性とその課題を説明する。

高分解能Ａ／Ｄ変換回路において、内部ＤＡＣが出力する１ＬＳＢに相当する信号電圧は、非常に微小である。例えば、基準電圧が５Ｖで、符号ビット＋１４ビットの判定を行う場合を想定すると、１ＬＳＢに相当する信号電圧は、次のようになる。
５Ｖ／２¹⁵＝１５３μＶ

コンパレータは、上記の微小な電位差の大小関係を、必要な期間中に判定しなければならない。すなわち、コンパレータの速度が遅く、判定に時間が掛かると、容量素子に蓄えられた電荷が、逐次変換のサイクル中にスイッチングするＭＯＳＦＥＴのサブスレッショルドリーク或いは接合リークによって破壊され、所望の分解能を達成できないことになる。

そのため、コンパレータは、できる限り高速に判定を終えなくてはならない。特に、高分解能のＡ／Ｄ変換器では、許容される漏れ電荷はわずかなので、コンパレータの速度を高速にすることが重要である。

コンパレータの判定速度は、例えば、図７の回路では、主としてＮ１ＯＭとＮ１ＯＰのノードの寄生容量によって決まる。寄生容量が小さければ、判定速度を速くすることができ、逆に、寄生容量が大きければ大きいほど、判定速度は遅くなる。この部分の寄生容量を小さくするには、図７のＣ０１とＣ０２の１段目の差動回路ＣＭＰ１側の電極の寄生容量を小さくする必要がある。

図７のＣ０１とＣ０２の容量に、ＭＯＳ容量やPoly-Diffusion容量を用いると、Ｎ１ＯＭとＮ１ＯＰノードの寄生接合容量が大きくなる問題がある。そのため、これらの素子は、ＰＩＰ容量またはＭＩＭ容量で作成するのが望ましく、また、ＰＩＰ容量よりもＭＩＭ容量の方がより高速なコンパレータを実現することができる。

しかしながら、前に、容量主ＤＡＣの説明の課題として述べたように、ＰＩＰ容量やＭＩＭ容量は、追加的な製造工程等が必要な素子であり、製造コストが増大してしまうといった課題がある。

また、前述したように、イコライズスイッチによってコンパレータを高速化する手法もあるが、イコライズを用いる場合でも、差動回路の出力ノードの寄生容量はできる限り小さい方が、高速化の観点から有利なことに変わりは無い。

すなわち、高分解能のＡ／Ｄ変換器を実現することを考えた場合、容量主ＤＡＣに用いる容量素子は、電圧依存性が伝達特性に及ぼす影響を回避するために、ＰＩＰ容量またはＭＩＭ容量を採用する必要がある。また、コンパレータの結合容量は、判定時間を最小化するためにＰＩＰ容量或いはＭＩＭ容量を用いることが望ましい。しかしながら、それら容量を形成するためには追加的なマスクや製造工程が必要であり、その結果製造コストが増大してしまう課題がある。

以下、Ａ／Ｄ変換器の実施例を、図面を参照して詳述するが、まず、図９および図１２を参照して一実施例のＡ／Ｄ変換器の概略を説明する。

図９は、一実施例のＡ／Ｄ変換器をコンパレータ（比較器）に注目して示すブロック図であり、主に比較器の回路構造と、容量ＤＡＣを構成する容量素子（第１容量素子）および比較器を構成する容量素子（第２容量素子）の構造を説明するためのものである。なお、図９において、抵抗副ＤＡＣおよび抵抗補正ＤＡＣ等は省略されており、また、容量主ＤＡＣは抽象化して描かれている。

図１２は、一実施例のＡ／Ｄ変換器を容量主ＤＡＣと抵抗補正ＤＡＣに注目して示すブロック図であり、図９では省略されていた容量主ＤＡＣと抵抗補正ＤＡＣをより詳細に示し、かわりに比較器（コンパレータ）を抽象化して示している。なお、図１２では、１４ビットの分解能を有するＡ／Ｄ変換器の例が示されている。

図９において、参照符号ＣＭＰ１は１段目の差動回路を、ＣＭＰ２は２段目の差動回路を、ＣＭＰ３は３段目以降に挿入される差動回路を、ＩＮＶはインバータ回路を、そして、Ｌ１はラッチを示す。

参照符号ＳＷ０１，ＳＷ０２，ＳＷ０３，ＳＷ０４，ＳＷ０５，ＳＷ０６，ＳＷ０７，ＳＷ０８，ＳＷ０９，ＳＷ１０，ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４はスイッチを、また、ＳＭＮ０’，ＳＭＮ０，ＳＭＮ１，ＳＭＮ２，ＳＭＮ３もスイッチを示す。

さらに、参照符号ＣＣ１，ＣＣ２，ＣＣ３，ＣＣ４，ＣＣ５は容量素子を、また、ＣＮ０’，ＣＮ０，ＣＮ１，ＣＮ２，ＣＮ３は容量素子を示す。そして、ＤＡＣＮは−側容量ＤＡＣ（負側容量主ＤＡＣ）を、また、ＤＡＣＰは＋側容量ＤＡＣ（正側容量主ＤＡＣ）を示す。

さらに、参照符号ＶＩＮ−はアナログ入力ノードおよびその電圧を、ＶＲは電源電圧の中間付近の電圧を、Ｎ１ＩＰはＣＭＰ１の＋側入力ノードを、そして、Ｎ１ＩＭはＣＭＰ１の−側入力ノードを示す。

また、参照符号Ｎ１ＯＭはＣＭＰ１の−側出力ノードを、Ｎ１ＯＰはＣＭＰ１の＋側出力ノードを、Ｎ２ＩＰはＣＭＰ２の＋側入力ノードを、そして、Ｎ２ＩＭはＣＭＰ２の−側入力ノードを示す。

さらに、参照符号Ｎ２ＯＭはＣＭＰ２の−側出力ノードを、Ｎ２ＯＰはＣＭＰ２の＋側出力ノードを、Ｎ３ＩＰはＣＭＰ３の＋側入力ノードを、Ｎ３ＩＭはＣＭＰ３の−側入力ノードを、そして、Ｎ３ＯはＣＭＰ３の出力ノードを示す。

また、参照符号Ｎ４ＩはＩＮＶの入力ノードを、Ｎ４ＯはＩＮＶの出力ノードを、ＤＯＵＴはＬ１の出力を、そして、ＣＫはＬ１のクロック入力を示す。

なお、Ｍｅｔａｌ１，Ｍｅｔａｌ２，Ｍｅｔａｌ３，Ｍｅｔａｌ４，Ｍｅｔａｌ５の表記はそれぞれ（金属）配線層を、Ｐｏｌｙの表記はポリシリコン層を、そして、ＢＯＴは容量主ＤＡＣを構成する容量素子のスイッチ側ノード（ボトムプレートノード）を示す。

また、Ｐ＋の表記は高濃度のＰ型領域を、Ｎ−Ｗｅｌｌの表記はＮ型ウェル領域を、そして、Ｐ−ＳｕｂｓｔｒａｔｅはＰ型基板を示す。

図１２において、参照符号Ｒ２１，Ｒ２２は抵抗素子を、また、ＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４，ＳＷ２５，ＳＷ２６，ＳＷ２７，ＳＷ２８，ＳＷ２９，ＳＷ３０，ＳＷ３１はスイッチを示す。

さらに、参照符号ＣＮＡ，ＣＮＢ，ＣＮＣ，ＣＮＤは容量素子を、ＣＰＡ，ＣＰＢ，ＣＰＣ，ＣＰＤは容量素子を、ＣＮ０’，ＣＮ０，ＣＮ１，ＣＮ２，…，ＣＮ９は容量素子を、そして、ＣＰ０’，ＣＰ０，ＣＰ１，ＣＰ２，…，ＣＰ９は容量素子を示す。なお、各容量素子に添えられた１Ｃ，２Ｃ，４Ｃ，…，１２８Ｃなどの表記は、容量の相対的な大きさを示している。

また、参照符号ＳＮ０’，ＳＮ０，ＳＮ１，ＳＮ２，…，ＳＮ９は−側容量主ＤＡＣを構成するスイッチを、そして、ＳＰ０’，ＳＰ０，ＳＰ１，ＳＰ２，…，ＳＰ９は＋側容量主ＤＡＣを構成するスイッチを示す。

さらに、参照符号ＴＯＰＮは−側容量主ＤＡＣのトッププレートノードを、ＴＯＰＰは＋側容量主ＤＡＣのトッププレートノードを、ＣＩＰはコンパレータの＋入力ノードを、ＣＩＮはコンパレータの−入力ノードを、そして、ＣＰＯはコンパレータの出力を示す。

また、参照符号Ｖｒｅｆ＋は＋側基準電位を、Ｖｒｅｆ−は−側基準電位を、ＳＵＢＤＡＣＰは＋側抵抗副ＤＡＣ（正側抵抗副ＤＡＣ）を、そして、ＳＵＢＤＡＣＮは−側抵抗副ＤＡＣ（負側抵抗副ＤＡＣ）を示す。

さらに、ＳＡＲは制御回路（ＳＡＲ(Successive Approximation Register) Control Logic）を、ＲＦは補正項を格納するレジスタファイル（メモリ）を、そして、ＶＩＮ＋はアナログ信号を入力する＋側ノードを示す。

そして、参照符号ＣＡＬＤＡＣＰは＋側抵抗補正ＤＡＣ（正側抵抗補正ＤＡＣ）を、ＣＡＬＤＡＣＮは−側抵抗補正ＤＡＣ（負側抵抗補正ＤＡＣ）を、ＶＩＮ−はアナログ信号を入力する−側ノードを、そして、ＣＭＰはコンパレータを示す。

まず、一実施例のＡ／Ｄ変換器（自己補正逐次比較型Ａ／Ｄ変換器）は、コンパレータの残留オフセットにより容量ミスマッチ測定時に測定誤差を生じることなく、Ａ／Ｄ変換精度の悪化を防止せんとするものである。

そのため、図９に示されるように、サンプリングの機能を兼ねた容量ＤＡＣ回路ＤＡＣＰとＤＡＣＮを、＋側と−側のそれぞれを設け、Ａ／Ｄ変換時には、ＤＡＣＰとＤＡＣＮの対応する重みのビットを相補的に動作させるようになっている。

さらに、ＤＡＣＮとＤＡＣＰのそれぞれの出力ノードの間には、スイッチＳＷ１０が設けられている。また、−側容量主ＤＡＣ（ＤＡＣＮ）と＋側容量主ＤＡＣ（ＤＡＣＰ）の各出力ノードは、スイッチＳＷ１１とＳＷ１２を介してコンパレータＣＭＰ１の入力ノードＮ１ＩＰとＮ１ＩＭに接続されている。

ここで、Ｎ１ＩＰおよびＮ１ＩＭには、電源電圧の半分程度の電位をバイアスするためにスイッチＳＷ０１およびＳＷ０２が設けられている。また、１段目の差動回路ＣＭＰ１と２段目の差動回路ＣＭＰ２は、結合容量ＣＣ１およびＣＣ２によって接続され、そして、Ｎ１ＯＭとＮ１ＯＰの間には、スイッチＳＷ０３が設けられている。

＋側と−側容量主ＤＡＣ（ＤＡＣＰ，ＤＡＣＮ）を補正するために、＋側と−側それぞれに抵抗補正ＤＡＣを設ける（図１２のＣＡＬＤＡＣＰとＣＡＬＤＡＣＮ）。＋側抵抗補正ＤＡＣ（ＣＡＬＤＡＣＰ）は＋側容量主ＤＡＣ（ＤＡＣＰ）の誤差補正を担い、また、−側抵抗補正ＤＡＣ（ＣＡＬＤＡＣＮ）は−側容量主ＤＡＣ（ＤＡＣＮ）の誤差補正を担う。このとき、ＣＡＬＤＡＣＰとＣＡＬＤＡＣＮは、相補的には動作しない。

このように、本実施例の／Ｄ変換器によれば、誤差測定時にコンパレータに生じる残留オフセットを小さくすることが可能になる。次に、図９に示すＡ／Ｄ変換器の動作を説明する。

誤差測定時には、まず、ＤＡＣＰまたはＤＡＣＮで被測定容量対を測定するように設定し、ＳＷ１０を開放（オフ）し、ＳＷ１１とＳＷ１２を接続（オン）し、ＳＷ０１とＳＷ０２を接続し、ＳＷ０３を開放し、そして、ＳＷ０４とＳＷ０５を接続する。また、ＳＷ０６を開放し、ＳＷ０７とＳＷ０８を接続し、そして、ＳＷ０９を接続する。これにより、ＴＯＰＰとＴＯＰＮは、電位ＶＲに充電される。

次に、ＳＷ０１とＳＷ０２、ＳＷ０４とＳＷ０５、ＳＷ０７とＳＷ０８およびＳＷ０９を開放し、ＤＡＣＰ或いはＤＡＣＮの設定を反転するように制御する。このとき、ＴＯＰＰにはＳＷ０１の電荷が、ＴＯＰＮにはＳＷ０２の電荷が注入されるが、両スイッチを同一形状にしておくことにより、注入の度合いを同様にすることができ、電位変化の方向が同じになる。

そのため、ＴＯＰＰとＴＯＰＮに生じる電荷注入の影響をキャンセルすることができる。その結果、測定結果に含まれるオフセット分を、前述した従来のものに比べて非常に小さくすることができる。さらに、コンパレータの判定にオフセットの影響が含まれないので、容量の誤差測定の精度が改善され、結果として高精度なＡ／Ｄ変換を実現することができる。

また、一実施例のＡ／Ｄ変換器（自己補正逐次比較型Ａ／Ｄ変換器）は、追加的な製造工程の必要な容量素子を使用することなく、低コストで高速および高精度なＡ／Ｄ変換を実現せんとするものである。

ところで、ポリシリコン層は、ゲート抵抗を下げるために、不純物濃度を高くし、或いは、表面をシリサイド化と呼ばれるような金属化処理を施すことが一般的である。また、メタル層は、アルミニウムまたは銅のような金属であるため、容量素子は、電圧依存性を小さくできる利点があり、高分解能Ａ／Ｄ変換器に適した電気特性の素子を実現することができる。

図９に示す容量主ＤＡＣ回路（ＤＡＣＮ，ＤＡＣＰ）を構成する容量アレイは、各容量素子のトッププレートが共通（ＴＯＰＮ）で、各容量素子のボトムプレートは、それぞれスイッチに接続されている。各容量素子は、単位容量を平面的に並べて配置するため、ボトムプレートの配線は、比較的複雑となる。

これに対して、トッププレートの配線は、隣り合う容量どうしを接続するだけでよい。このように、トッププレート（ＴＯＰＮ）の配線は、ボトムプレートの配線に対して混雑度が低いという事情のもとでは、例えば、図９の上方の断面図のように構成することで、小さい面積で高精度な容量ＤＡＣとすることができる。

ＤＡＣＮおよびＤＡＣＰを構成する容量アレイは、トッププレートとボトムプレートの間に寄生容量（意図した電極対以外の静電結合）が生じると、本来は２進加重されるべき容量の相対関係が崩れ、Ａ／Ｄ変換の精度を悪化させる原因となる。

そこで、容量素子の構造は、最上位の配線層を専用の配線チャネルとして使用し、最上位を除く配線層とＰｏｌｙ層を用いて容量を形成するよう構成する。

さらに、容量素子（第１容量素子）の構造は、半導体基板の厚さ方向で、ボトムプレートをトムプレートで挟み込むと共に、半導体基板の平面方向で、トッププレートの電極の周囲四辺にシールドを配置するように構成されている。

これにより、精度劣化を防ぐ構造を保ちながら、複雑な配線を実現することができる。なお、容量ＤＡＣを構成する容量素子の詳細は、図１０を参照して後述する。

次に、コンパレータの段間結合に使う容量素子は、例えば、図９の下方の断面図のように構成することで、ＭＩＭ容量或いはＰＩＰ容量のような追加的な製造工程が必要な素子を使用せずに、容量主ＤＡＣの機能を実現できる。

また、コンパレータの判定に掛かる時間は、ほとんど１段目の差動回路ＣＭＰ１の動作速度で決定されるため、ＣＣ１とＣＣ２の寄生容量をできるだけ小さくすることが求められる。

１層目メタル配線層から最上位メタル配線層を用いてＣＣ１およびＣＣ２を形成し、Ｐｏｌｙ層を使用しないことにより、寄生容量の小さい素子を形成することができる。Ｐｏｌｙ層は、基板（P-Substrate）と近接しており、対接地に比較的大きな静電結合を有する。そこで、Ｐｏｌｙ層を使用しないことにより、コンパレータの速度低下を最小化することができる。なお、コンパレータ（比較器）を構成する容量素子（第２容量素子）の詳細は、図１１を参照して後述する。

このように、例えば、容量主ＤＡＣを構成する容量アレイ回路は、配線層の最上位層を専用の配線チャネルとしていたが、コンパレータで使用する図９のＣＣ１やＣＣ２といった結合容量素子（第２容量素子）は、２端子の構造でよいため、配線の混雑度が低い。

そのような事情から、結合容量素子は、面積当たりの容量を大きくして面積効率を高めるために、最上位階層も容量の電極として用いるようになっている。これにより、面積当たりの容量は、容量主ＤＡＣの場合とそれほど違いは無くて済むことになる。

ここで、ＤＡＣＰやＤＡＣＮの総容量（ＣＮ０’＋ＣＮ０＋ＣＮ１＋ＣＮ２＋ＣＮ３）と、ＣＣ１やＣＣ２の容量値の関係について述べておく。

Ａ／Ｄ変換の際、アナログ信号は、容量主ＤＡＣに直接サンプリングされ、ＣＣ１やＣＣ２にはＣＭＰ１の利得倍された信号が加わる。そのため、ＣＣ１やＣＣ２は、（ＣＮ０’＋ＣＮ０＋ＣＮ１＋ＣＮ２＋ＣＮ３）をＣＭＰ１の利得で除した値とするのが妥当である。

例えば、図９のＣＭＰ１の利得が１０ならば、ＣＣ１の値は（ＣＮ０’＋ＣＮ０＋ＣＮ１＋ＣＮ２＋ＣＮ３）の１／１０と設計され、その面積もほぼ同様の比となるため、コンパレータの結合容量に配線層を用いることによる面積増加は軽微なものとなる。

なお、ＣＭＰ２以降の結合容量（ＣＣ３，ＣＣ４，ＣＣ５：第３容量素子）は、Poly-Diffusion容量（ポリ拡散容量）などの容量を用いることも可能である。すなわち、コンパレータの２段目以降の差動回路の応答速度は、１段目の差動回路に比べて影響度が小さいため、Poly-Diffusion容量を用いても問題が無い。また、Poly-Diffusion容量を用いると、配線層を容量に採用した場合に比べて、面積当たりの容量が大きい利点もある。

以下、一実施例のＡ／Ｄ変換器を、添付図面を参照して詳述する。前述したように、図９は、一実施例のＡ／Ｄ変換器をコンパレータに注目して示すブロック図であり、容量主ＤＡＣとコンパレータとの接続例を示すと共に、容量主ＤＡＣとコンパレータに用いる各容量の素子構造を示している。図９では、自己補正の機能に必要となる補正ＤＡＣは省略されており、また、容量主ＤＡＣは、図面を単純にするために４ビットとされている。なお、自己補正の部分の説明は、後の図面を参照して別に行う。

まず、例えば、１４ビット以上の高分解能Ａ／Ｄ変換器を考えた場合、容量主ＤＡＣを構成する容量素子の電圧依存性は、十分に小さくなければならない。容量のミスマッチは、自己補正技術によって改善することが可能であるが、電圧依存性は、補正することができない。

ところで、電圧依存性の十分小さい容量を実現する素子構造として、ＰＩＰ容量或いはＭＩＭ容量があるが、これらの容量を形成するためには、ＭＯＳトランジスタを形成するのとは別の追加的な製造工程が必要となる。このことは、先に述べた通りである。

図９に示すＡ／Ｄ変換器では、容量ＤＡＣ回路の容量素子は、Ｐｏｌｙ，Ｍｅｔａｌ１，Ｍｅｔａｌ２，Ｍｅｔａｌ３，Ｍｅｔａｌ４の配線層を用いて形成されている。Ｐｏｌｙ層は、トランジスタのゲートとしても使用される層であり、ゲート抵抗を低減する目的で、不純物濃度を高める場合がある。或いは、表面をシリサイド化と呼ばれる金属化処理を施すように製造されることが一般的である。そのため、Ｐｏｌｙ層は、ほぼ金属と同じ特性と考えてよい。

また、Ｐｏｌｙ層以外の金属配線層は、アルミニウム或いは銅によって作成される。そこで、容量主ＤＡＣの容量素子を、Ｐｏｌｙ（ポリシリコン）層を含む容量構造とし、最上層の配線をボトムプレートの配線とすることで、追加工程なしで電圧依存性の小さい容量を実現することができる。

例えば、１４ビット以上の高分解能Ａ／Ｄ変換器では、１ＬＳＢに相当する電位差は非常に微小なため、低分解能のものと比べるとコンパレータの判定に時間が掛かり、変換速度が遅くなる。Ａ／Ｄ変換器では、サンプリングされた信号電荷がスイッチのサブスレッショルドリークや接合リークによって破壊する前に逐次変換を終えなくてはならないが、高分解能のＡ／Ｄ変換器では低分解能のものと比べて許容される信号電荷の破壊の度合いが小さい。すなわち、高速に判定を終えることが求められる。

コンパレータの結合容量（第２容量素子）ＣＣ１およびＣＣ２は、Ｍｅｔａｌ１，Ｍｅｔａｌ２，Ｍｅｔａｌ３，Ｍｅｔａｌ４，Ｍｅｔａｌ５の配線層によって形成され、容量主ＤＡＣの容量（第１容量素子）で使用されていたＰｏｌｙ層が使用されていない。

このような構造とすることで、コンパレータの１段目の寄生容量を削減でき、高速化の効果が得られる。つまり、比較期間を短くできるので、リーク電流による信号電荷の減衰をより小さくでき、変換精度を向上できる効果が得られる。

本実施例のＡ／Ｄ変換器は、Ｐｏｌｙ層を用いない結合容量ＣＣ１，ＣＣ２と、Ｐｏｌｙ層を用いた容量ＣＮ３〜ＣＮ０を組み合わせるようになっている。これにより、容量主ＤＡＣの配線の複雑さとコンパレータ部分の配線の単純さを利用して、コンパレータの高速化と容量ＤＡＣの電圧依存性の問題の両方を解決することができる。

ここで、コンパレータの結合容量は、全て上述したＰｏｌｙ層を使用しない配線層による容量素子としてもよいが、例えば、コンパレータの１段目の結合容量（１段目の差動回路ＣＭＰ１と２段目の差動回路ＣＭＰ２の間の容量）ＣＣ１，ＣＣ２のみとしてもよい。

すなわち、図９の実施例では、２段目の差動回路ＣＭＰ２と３段目の差動回路ＣＭＰ３の間の結合容量（ＣＣ３，ＣＣ４）は、１段目の結合容量ＣＣ１，ＣＣ２とは異なるPoly-Diffusion容量を用いるようになっている。これは、２段目以降の結合容量は、寄生容量が大きくても速度に及ぼす影響が小さいため、少なくとも１段目の結合容量ＣＣ１，ＣＣ２のみを配線層によって形成しておけば、後段の容量は他の構造のものでもよいからである。

なお、後段の結合容量（ＣＣ３，ＣＣ４）に、Poly-Diffusion容量を用いた場合には、シリコン面積を低減できる可能性がある。その理由は、ＭＯＳ容量やPoly-Diffusion容量の絶縁膜はＭＯＳトランジスタのゲート酸化膜と同じか或いはそれに順ずる厚さで、比較的薄く形成することができ、単位面積当たりの容量を大きくすることが可能なためである。

すなわち、図９のＡ／Ｄ変換器におけるＣＣ３，ＣＣ４をpoly-diffusion容量とすることで、コンパレータの比較時間をほとんど増加させることなく、コンパレータ部分の占有面積を削減できる効果が得られることになる。

このように、図９のＡ／Ｄ変換器では、ＣＣ１，ＣＣ２を、Ｐｏｌｙ層を用いない容量とし、また、ＣＮ３〜ＣＮ０を、Ｐｏｌｙ層を用いる容量とし、そして、ＣＣ３，ＣＣ４を、poly-diffusion容量としている。これにより、前述したコンパレータの高速化と容量ＤＡＣの電圧依存性の問題の解決に加えて、コンパレータ全体の占有面積の削減も同時に達成することが可能になる。

以上説明したように、図９のＡ／Ｄ変換器は、容量ＤＡＣの容量素子、コンパレータの１段目出力の結合容量、および、コンパレータの２段目以降の結合容量を異なる構造とし、また、追加製造工程が必要ない素子構造とするようになっている。

これにより、ＤＡＣに必要なボトム配線の容易性、小さい電圧依存性、コンパレータの１段目の結合容量に求められる寄生容量の低減、並びに、コンパレータの２段目以降の結合容量に求められる面積の低減を両立させることができる。その結果、占有面積が小さく、複雑な製造工程を必要としない高分解能のＡ／Ｄ変換器を実現することが可能となる。

図１０は、図９のＡ／Ｄ変換器における第１容量素子の構造を示す図であり、容量主ＤＡＣ（ＤＡＣＰ，ＤＡＣＮ）を構成する容量素子ＣＮ０’，ＣＮ０，ＣＮ１，ＣＮ２，ＣＮ３を示すものである。

ここで、図１０（ａ）〜図１０（ｃ）は、第１容量素子を３つ並べた場合を示しており、図１０（ａ）は断面図を、図１０（ｂ）はＰｏｌｙ層の上面図を、そして、図１０（ｃ）はＭｅｔａｌ１層の上面図を示す。

すなわち、図１０（ａ）は、半導体基板（P-Substrate）上のＰｏｌｙ層およびＭｅｔａｌ１層〜Ｍｅｔａｌ５層によりＡ／Ｄ変換器（トランジスタ，容量および抵抗等）を形成したとき、半導体基板の厚さ方向の断面図である。

なお、Ｍｅｔａｌ２層〜Ｍｅｔａｌ５層についての上面図は省略した。また、本図は構造のみを説明するために描画したもので、縮尺は正しくない。また、ＶＩＡは、図中１個所のみ記号で説明しているが、層間接続部分の同様の描画部分は全てＶＩＡである。

図１０（図１０（ａ）〜図１０（ｃ））において、参照符号Ｍｅｔａｌ１，Ｍｅｔａｌ２，Ｍｅｔａｌ３，Ｍｅｔａｌ４，Ｍｅｔａｌ５の表記はそれぞれ配線層を、そして、Ｐｏｌｙの表記はポリシリコン層を、P-SubstrateはＰ型の半導体基板を示す。

また、参照符号ＢＯＴ１は第一の容量のボトムプレートノードを、ＢＯＴ２は第二の容量のボトムプレートノードを、ＢＯＴ３は第三の容量のボトムプレートノードを、そして、ＴＯＰは各容量の共通のノードを示す。

さらに、参照符号ＳＬＤ１，ＳＬＤ２，ＳＬＤ３はＴＯＰ配線が無関係のノードと静電結合を防ぐためのシールド構造部分を、また、ＶＩＡは層間を接続するためのビアを示す。

図１０（ａ）に示されるように、容量素子ＣＮ０’，ＣＮ０，ＣＮ１，ＣＮ２，ＣＮ３は、最上階層（Ｍｅｔａｌ５）を除いた配線層（Ｍｅｔａｌ１〜Ｍｅｔａｌ４）とＰｏｌｙ層によって並行平板容量を形成している。ここで、半導体基板の厚さ方向において、ＴＯＰＰおよびＴＯＰＮの一方の電極は、他方の電極によりサンドイッチする構造とされている。

また、図１０（図１０（ａ）〜図１０（ｃ））に示されるように、半導体基板の平面方向において、ＴＯＰＰおよびＴＯＰＮの一方の電極の周囲には、容量の一端の電極が配置され、さらに、容量の他端の電極の外周に接地されたシールドが配置されている。なお、最上階層の配線層Ｍｅｔａｌ５は、容量アレイボトムプレートの配線に使用するようになっている。

ところで、容量主ＤＡＣは、例えば、図９におけるＤＡＣＮのように、二進加重された各容量素子の一端をＴＯＰＮに共通接続し、各容量素子の他端をスイッチに接続した回路によって実現される。ここで、容量のＴＯＰＮ側の一方の電極をトッププレート、他方の電極をボトムプレートと呼ぶ。

図９におけるＤＡＣＮにおいて、容量素子ＣＮ０’，ＣＮ０，ＣＮ１，ＣＮ２，ＣＮ３は二進加重されて表記されているが、実際の素子は、例えば、単一形状の容量素子（単位容量）を平面的に並べて配置し、必要な数だけ並列接続するのが現実的である。単位容量を並べて作成することによって、容量のマッチングをとりやすい利点もある。

平面的に並べられた容量素子を結線する際には、トッププレートの配線は全容量で共通であるが、ボトムプレートの配線は分解能のビット数と同じ数のスイッチに配線する必要がある。つまり、トッププレートの配線は単純であるのに対して、ボトムプレートの配線は複雑で混雑度が高いことになる。

そのため、最上階層の配線層Ｍｅｔａｌ５をボトムプレートの配線として使用し、他の配線層Ｍｅｔａｌ１〜Ｍｅｔａｌ４とＰｏｌｙ層を用いて容量を形成するのが合理的である。なお、図９の上方の図および図１０では、ポリシリコン（Ｐｏｌｙ）層が１層で、メタル配線層が５層の製造プロセスを想定した容量素子の構造を示している。

ところで、容量素子の構造で注意しなければならないのは、容量素子の部分以外の寄生容量である。例えば、トッププレートの配線（図１０のＴＯＰ）と、ボトムプレートの配線（図１０のＢＯＴ１やＢＯＴ２やＢＯＴ３）で意図しない静電結合が生じると、二進加重されるべき容量の相対関係が崩れ、Ａ／Ｄ変換の精度を悪化させる原因となる。

これを防ぐために、容量の構造は、トッププレートをボトムプレートで挟むようになっている。さらに、トッププレートの周囲四辺には、ボトムプレートが配置されるようになっている。これにより、容量素子部分のＴＯＰと他の配線との静電結合を防ぐことができる。

さらに、容量アレイの外部に対してＴＯＰノードを引き出すための配線が存在するが、これにも意図しない静電結合が生じないように注意しなければならない。図１０の例では、容量素子の周囲に対して、さらにシールド（ＳＬＤ１，ＳＬＤ２，ＳＬＤ３）を設け、ＴＯＰ配線と意図しないノードとの静電結合を防ぐようになっている。

ここで、ＴＯＰ配線は容量素子部の周囲四辺に必ず必要なわけではなく、容量アレイ外部に引き出すことができさえすればよい。しかしながら、直接必要でない配線も単調に配置しておくことが望ましく、このような構造を取ることによって、製造時により均一に形成することができる。

上記のことは、全ての配線層に言えることで、例えば、図１０のＭｅｔａｌ５層では、必要の無いボトム配線も単調に配置しておき、必要に応じた個所にＶＩＡ（ビア）を配置して結線することにより、より均一な容量アレイを形成することができる。

図１０に示した例のように容量素子を構成し、平面状に並べた容量アレイ回路を作成することによって、電圧依存性の非常に小さい、面積効率の高い、マッチングの取れた容量ＤＡＣ回路を作成することが可能となる。

図１１は、図９のＡ／Ｄ変換器における第２容量素子の構造を示す図であり、コンパレータの結合容量素子を示すものである。

ここで、図１１（ａ）〜図１１（ｃ）は、第２容量素子を３つ並べた場合を示しており、図１１（ａ）は断面図を、図１１（ｂ）はＭｅｔａｌ５層の上面図を、そして、図１１（ｃ）はＭｅｔａｌ４層の上面図を示す。

すなわち、図１１（ａ）は、半導体基板（P-Substrate）上のＰｏｌｙ層（図示しない：省略）およびＭｅｔａｌ１層〜Ｍｅｔａｌ５層によりＡ／Ｄ変換器（トランジスタ，容量および抵抗等）を形成したとき、半導体基板の厚さ方向の断面図である。

なお、Ｍｅｔａｌ１層〜Ｍｅｔａｌ３層についての上面図は省略した。また、図１１は、構造のみを説明するために描画したもので、縮尺は正しくない。さらに、ＶＩＡは、図中１個所のみ記号で説明しているが、層間接続部分の同様の描画部分は全てＶＩＡである。

図１１（図１１（ａ）〜図１１（ｃ））において、参照符号Ｍｅｔａｌ１，Ｍｅｔａｌ２，Ｍｅｔａｌ３，Ｍｅｔａｌ４，Ｍｅｔａｌ５の表記はそれぞれ配線層を、そして、P-SubstrateはＰ型基板を示す。また、参照符号ＢＯＴは容量の下部電極ノードを、ＴＯＰは容量の上部電極ノードを、そして、ＶＩＡは層間を接続するためのビアを示す。

図１１では、３つ並べた容量を並列接続し、単位容量の３倍の容量を有する容量素子として使用する例が示されている。すなわち、容量素子を安定的に製造するためには、メタルの面積を過度に大きくすることが好ましくない場合があるため、比較的小さい容量素子を並べて形成し、それらを配線によって並列接続して所望の容量を得るようになっている。

具体的に、図１１（ｂ）のＭｅｔａｌ５層から明らかなように、３つの各電極は、相互に接続され、また、図１１（ｃ）のＭｅｔａｌ４層から明らかなように、Ｍｅｔａｌ４側の電極も、３つの電極が相互に接続されている。

コンパレータの結合容量は、特に、１段目の差動回路ＣＭＰ１と２段目の差動回路ＣＭＰ２の間に挿入する容量（第２容量素子）ＣＣ１，ＣＣ２については、対地などの寄生容量が大きいとコンパレータ（ＣＭＰ）の動作速度を低下させる要因となる。

このコンパレータの動作速度低下を避けるために、第２容量素子は、最下層の配線層（Ｐｏｌｙ層）を使用しないようになっている。これは、前述した容量主ＤＡＣの容量（第１容量素子）が最下層のＰｏｌｙ層を使用していたのとは異なっている。

コンパレータの結合容量は、１段目側のノードと２段目側のノードの２つのノードのみが必要である。このことは、前に説明した容量主ＤＡＣを構成する容量アレイでは、ボトムプレート配線が混雑していたのと事情が異なる。

そのため、第２容量素子は、ＴＯＰ電極は隣接する容量どうしを直接結線し、ＢＯＴ配線も隣接する容量どうしを直接結線することによって、素子を形成することが可能であり、また、同時に、ＴＯＰ配線が単純なため、シールドを不要とすることができる。

このように、図９に示されるように、本実施例のＡ／Ｄ変換器では、容量主ＤＡＣの出力電位差を比較する比較回路を複数段の差動回路ＣＭＰ１，ＣＭＰ２，ＣＭＰ３で構成し、それぞれ結合容量ＣＣ１，ＣＣ２；ＣＣ３，ＣＣ４を介して接続するようになっている。

そして、少なくとも１段目と２段目の差動回路ＣＭＰ１，ＣＭＰ２の間に挿入される結合容量ＣＣ１，ＣＣ２を、メタル１層目のＭｅｔａｌ１層から最上層のＭｅｔａｌ５層までの配線層によって形成する。さらに、図１１に示されるように、結合容量ＣＣ１，ＣＣ２配線層で形成した容量の２段目側の電極の四周囲四辺に容量の１段目側の電極を配置した構造となっている。

なお、２段目出力以降の結合容量ＣＣ３，ＣＣ４は、１段目と２段目の間に挿入される結合容量ＣＣ１，ＣＣ２と同様に、メタル１層目から最上層までの配線層によって形成するか、或いは、ＭＯＳ容量またはPoly-Diffusion容量によって形成する。

以上説明したように、容量素子を形成することによって、低コストで寄生容量の小さい容量素子を実現でき、コンパレータの速度を速くでき、結果として高速で高精度なＡ／Ｄ変換器を実現することができる。

図１２は、一実施例のＡ／Ｄ変換器を容量主ＤＡＣと抵抗補正ＤＡＣに注目して示すブロック図である。なお、図１２における参照符号は、前述したのと同様であるので、その説明は省略する。

図１２のＡ／Ｄ変換器は、変換の分解能１４ビットと符号ビットのうち、上位の７ビットと符号ビットの判定を、容量主ＤＡＣ（８ビットのＭＡＩＮ ＤＡＣと記載）が担い、また、下位の７ビットの変換は、抵抗副ＤＡＣが担う。なお、抵抗副ＤＡＣは、出力ノードの時定数を削減し、動作を高速化するために、上位と下位に分割され２つの電圧出力を有している。

ＳＵＢＤＡＣＰの上位の電圧出力は、容量ＣＰ０’を介してＴＯＰＰに接続され、また、下位の電圧出力は、ＣＰＤを介してＣＩＰに接続されている。同様に、ＳＵＢＤＡＣＮの上位の電圧出力は、容量ＣＮ０’を介してＴＯＰＮに接続され、また、下位の電圧出力は、ＣＮＤを介してＣＩＮに接続されている。

なお、図１２のＡ／Ｄ変換器では、１４ビットの変換を行うための容量主ＤＡＣと抵抗副ＤＡＣの他に、容量素子のミスマッチをキャンセルするための９ビット補正ＤＡＣ（ＣＡＬＤＡＣＮ，ＣＡＬＤＡＣＰ）が設けられている。この補正ＤＡＣは、自己補正機能を実現するために使用される。

＋側と−側の両補正ＤＡＣは、例えば、３つの出力電圧に分割され、それぞれ結合容量を介してコンパレータに接続されている。ここで、補正ＤＡＣは、例えば、抵抗副ＤＡＣに対して２ビット余分に分解能があるため、Ａ／Ｄ変換の１４ビットの１ＬＳＢに対して、その１／４の細かさで補正を行うことができる。

図１２のＡ／Ｄ変換器では、アナログ信号のサンプリングに先立って、容量主ＤＡＣの電荷を放出する。そのために、まず、ＳＷ２１とＳＷ２２を開放し、ＳＷ２５を接続し、ＳＷ２８とＳＷ２９を開放しておく。また、ＳＮ０’，ＳＮ０，…，ＳＮ９をＶＩＮ−側に接続すると共に、ＳＷ２６とＳＷ２３を接続する。

同時に、ＳＰ０’，ＳＰ０，…，ＳＰ９をＶＩＮ＋側に接続すると共に、ＳＷ２７とＳＷ２４を接続し、さらに、ＳＷ３０とＳＷ３１を接続する。この操作によって、ＣＮ０’，ＣＮ０，…，ＣＮ９と、ＣＰ０’，ＣＰ０，…，ＣＰ９に蓄えられた電荷がゼロになり、ＣＩＮとＣＩＰの電位差がゼロとなると共に、２．５Ｖにバイアスされる。

次に、サンプリングを開始する。サンプリングを始めるために、ＳＷ２３とＳＷ２４とＳＷ２６とＳＷ２７を開放し、ＳＷ２１とＳＷ２２を接続する。この操作によって、容量主ＤＡＣを構成する容量のボトムプレートには、＋側の容量にはＶＩＮ＋が、−側の容量にはＶＩＮ−が印加される。同時に、ＴＯＰＰとＴＯＰＮの電位はＶＩＮ＋とＶＩＮ−の中間の電位になる。

サンプリングを行った後、サンプリングを終えるためにＳＷ２５を開放し、ＳＷ２１とＳＷ２２を開放する。＋側と−側の容量主ＤＡＣを構成する容量素子のボトムプレートは、アナログ入力電位と切り離され、ＴＯＰＰとＴＯＰＮはフローティングになるので、サンプリングされた電荷は逃げることができず、ホールドされる。

さらに、逐次変換を始めるために、ＳＷ３０とＳＷ３１を開放し、ＳＷ２８とＳＷ２９を接続する。その後、ＳＰ０’，ＳＰ０，…，ＳＰ９と、ＳＮ０’，ＳＮ０，…，ＳＮ９を基準電位に接続し、逐次変換を開始する。上位からビットを決定してゆき、容量主ＤＡＣの値が確定した後、抵抗副ＤＡＣを用いてより下位のビットを決定してゆく。この部分の動作は、従来のＡ／Ｄ変換器で説明したのと同じ手順なので詳細な説明は省略する。

逐次変換の最中、補正ＤＡＣは、容量主ＤＡＣを補正するように動作させる。補正ＤＡＣの動作については、後にその部分を別の図面を用いて説明する。

図１２に示すＡ／Ｄ変換器では、サンプリングを終える際には、ＳＷ２５を開放し、ＳＷ３０とＳＷ３１を開放し、ＳＷ２８とＳＷ２９を接続した。ここで、ＳＷ２５の影響は、ソースとドレインの形状を同様にすることによって、ＣＩＰとＣＩＮが受ける影響を同程度で同じ方向の電位変化にすることでき、オフセットにはならない。また、ＳＷ３０とＳＷ３１、ＳＷ２８とＳＷ２９は、各組み合わせを同一形状に形成しておくことで、オフセットは生じない。

次に、図１２に示す１４ビットＡ／Ｄ変換器の例を用いて、容量ミスマッチを測定する場合の動作について説明する。この容量ミスマッチの測定は、例えば、Ａ／Ｄ変換器が設けられた装置（回路）の電源投入時等において容量ミスマッチを測定する。そして、この測定された容量ミスマッチを補正するためのデータをレジスタファイルＲＦに書き込む。

すなわち、容量ミスマッチを測定するモードでは、ＳＷ２１とＳＷ２２は開放し、ＳＷ２３とＳＷ２４は開放し、ＳＷ２６とＳＷ２７は開放し、ＳＷ２５は開放し、ＳＷ２８とＳＷ２９は接続し、ＳＵＢＤＡＣＮとＳＵＢＤＡＣＰの出力は、接地などに固定しておく。

容量ミスマッチを測定する際、被測定容量対をチャージするために、ＳＷ３０とＳＷ３１を接続する。そして、例えば、ＣＰ９とその相補的な容量との誤差を測定する場合には、ＳＰ９をＶｒｅｆ＋側に、ＳＰ０’，ＳＰ０，…，ＳＰ８をＶｒｅｆ−側に接続する。このとき、ＳＮ０’，ＳＮ０，…，ＳＮ９は、固定しておく。このＳＷ３０とＳＷ３１を接続したことによって、ＴＯＰＰとＴＯＰＮは同電位になると共に、２．５Ｖにバイアスされる。

さらに、十分チャージを行った後、ＳＷ３０とＳＷ３１を開き、ＳＰ９をＶｒｅｆ−側に、ＳＰ０’，ＳＰ０，…，ＳＰ８をＶｒｅｆ＋側に接続する。これにより、ＣＰ９と（ＣＰ０’＋ＣＰ０＋ＣＰ１＋ＣＰ２＋ＣＰ３＋ＣＰ４＋ＣＰ５＋ＣＰ６＋ＣＰ７＋ＣＰ８）の差に応じた電圧変化がＣＩＰに生じる。一方、ＣＩＮに電圧変化は生じない。

そして、コンパレータは、チャージＣＩＰとＣＩＮの電位差の大小関係を判定し、ＣＡＬＤＡＣＰを操作し、電位差がゼロに最も近くなるＣＡＬＤＡＣＰのデジタルコードを探索する。最終的に得られたデジタルコードが、容量ミスマッチの度合いを示す値に相当する。

この例では、ＣＰ９と（ＣＰ０’＋ＣＰ０＋ＣＰ１＋ＣＰ２＋ＣＰ３＋ＣＰ４＋ＣＰ５＋ＣＰ６＋ＣＰ７＋ＣＰ８）を比較する場合であったが、より下位の釣り合うべき容量対についても全てミスマッチを測定する。さらに、−側ＤＡＣのミスマッチも、＋側の場合と同様に測定する。

以上、図１２のＡ／Ｄ変換器を用いて、容量ミスマッチ測定を行う場合の動作を説明した。図１２に示すＡ／Ｄ変換器では、容量主ＤＡＣを差動とし、入力信号のサンプリングを差動とする回路構成を採用しているため、従来回路と同様の高精度な変換で必要となることがある差動信号をＡ／Ｄ変換できるようになっている。また、コンパレータも差動構成となるので、スイッチからの望ましくない電荷注入が相殺され、コンパレータの残留オフセットがきわめて小さくすることができる。

差動ＤＡＣの＋および−のそれぞれに補正ＤＡＣを設け、差動コンパレータと、＋側および−側の対称なスイッチ群を利用して片側の容量の誤差を測定することで、上述したコンパレータの残留オフセットが小さい特徴を誤差測定時に利用することができる。

すなわち、本実施例のＡ／Ｄ変換器は、残留オフセットが小さいのでより高い精度で容量の誤差を求めることができ、ひいては、自己補正後の変換精度を向上することができるという効果が得られる。

そして、差動ＤＡＣ、並びに、＋側および−側の各補正ＤＡＣと、図９および図１０のＣＤＡＣの容量構造を組み合わせることにより、電圧依存性の問題を、追加工程なしで解決することができ、容量値のミスマッチを誤差補正技術により相殺することができる。

つまり、これらを組み合わせることにより、容量素子の電圧依存性の問題と、製造ばらつきの問題を同時に解決することができ、高精度な逐次比較型Ａ／Ｄ変換器を安価なプロセスで実現できるという効果が得られる。

さらに、図９および図１１のＣＣ１，ＣＣ２のポリシリコン層を用いない容量構造を組み合わせることにより、コンパレータの遅延時間を短縮できるという効果が得られる。すなわち、比較期間を短縮することがきるので、リーク電流による信号電荷の減衰をより小さくして変換精度をさらに向上することが可能になる。

また、さらに、図９のＣＣ３，ＣＣ４の構造を組み合わせることにより、コンパレータ遅延時間をほとんど増加させずに回路全体の占有面積を削減できるという効果が得られる。つまり、高精度な逐次比較型Ａ／Ｄ変換器を低コストで実現できる効果が得られる。

以上のように、図９〜図１１で説明した容量の構造と、図９および図１２に示した回路構成を採用することで、ＰＩＰやＭＩＭ容量を使用しない高分解能Ａ／Ｄ変換器を実現することが可能となる。また、従来の自己補正Ａ／Ｄ変換器では、触れられていなかった誤差測定時の残留オフセットの影響を低減できるＡ／Ｄ変換器を実現することが可能となる。

図１３は、図１２のＡ／Ｄ変換器におけるコンパレータ回路の一例を示す回路図である。図１３において、参照符号ＡＶＤは電源電圧およびそのノードを、ＶＳＳは０Ｖ電圧およびそのノードを、ＶＲは電源電圧の中間程度の電圧を（例えば、２．５Ｖ）を、そして、ＳＷ０１，ＳＷ０２，ＳＷ０３，ＳＷ０４，ＳＷ０５，ＳＷ０６はスイッチを示す。

また、参照符号ＣＣ１，ＣＣ２，ＣＣ３，ＣＣ４は容量素子を、Ｒ０１，Ｒ０２，Ｒ０３，Ｒ０４は抵抗素子を、そして、ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６，ＭＰ７，ＭＰ８，ＭＰ９はｐＭＯＳトランジスタを示す。

さらに、参照符号ＭＮ１，ＭＮ２はｎＭＯＳトランジスタを、そして、Ｃ１ＩＰ，Ｃ１ＩＮ，ＣＩＯＮ，ＣＩＯＰ，Ｃ２ＩＮ，Ｃ２ＩＰ，Ｃ２ＯＰ，Ｃ２ＯＮ，Ｃ３ＩＰ，Ｃ３ＩＮ，Ｃ３Ｏは、それぞれ回路中のノードを示す。次に、図１３に示すコンパレータ回路の動作を説明する。

まず、Ａ／Ｄ変換のサイクルの中において、Ａ／Ｄ変換器がサンプリングを行っている期間には、スイッチＳＷ０１，ＳＷ０２，ＳＷ０４，ＳＷ０５を接続（オン）し、また、ＳＷ０３，ＳＷ０６を開放（オフ）しておく。

これにより、ノードＣ１ＩＰとＣ１ＩＮは同電位になると共に、２．５Ｖの電圧にバイアスされる。同様に、Ｃ２ＩＮとＣ２ＩＰも同電位になると共に２．５Ｖの電圧にバイアスされる。

このとき、トランジスタＭＰ２とＭＰ３の特性差によってＣ１ＯＮとＣ１ＯＰの間に電位差が生じ、また、ＭＰ５とＭＰ６の特性差によってＣ２ＯＰとＣ２ＯＮの間に電位差が生じる。この電位差は、差動回路の出力オフセットに相当するので、ＣＣ１とＣＣ２には出力オフセットが印加されているとみることができる。なお、ＣＣ３とＣＣ４に関しても、同様である。

サンプリングが終了した後、ＳＷ０１とＳＷ０２およびＳＷ０４とＳＷ０５を開放する。これにより、ＣＣ１とＣＣ２には１段目の差動対の出力オフセットが記憶され、また、ＣＣ３とＣＣ４には２段目の差動対の出力オフセットが記憶される。

このとき、Ｃ１ＩＰとＣ１ＩＮには容量主ＤＡＣが出力する電位差情報が加わるが、差動対のオフセット情報は内部の容量に記憶されているため、コンパレータ全体としてはオフセットがキャンセルされることになる。

オフセットを記憶した後、ＳＷ０１とＳＷ０２を開く際には、ＳＷ０１とＳＷ０２からＣ１ＩＰやＣ１ＩＮに電荷注入が生じる。しかしながら、両スイッチの形状を同様に形成しておくことにより、両スイッチからの電荷注入の程度を同じようにすることができ、Ｃ１ＩＰとＣ１ＩＮの電位差をゼロのままに保持することができる。同様に、ＳＷ０４とＳＷ０５に関しても、電荷注入によるオフセットをほぼ無くすことが可能である。

図１３では、３段の差動回路が描かれているが、実際には、必要な利得が得られる段数分の差動回路が用いられる。そして、必要な段数によって増幅された電位差情報は、最終段で大振幅のシングルエンドの信号に変換され、ロジック回路へと供給される。

なお、図１３のコンパレータは、１段目と２段目ＣＭＰ１，ＣＭＰ２を抵抗負荷の差動回路とし、３段目（最終段）ＣＭＰ３を差動入力シングル出力の差動回路として描かれているが、３段目ＣＭＰ３も１段目および２段目と同様の回路とすることもできる。

また、差動回路ＣＭＰ１，ＣＭＰ２，ＣＭＰ３は、後段の差動回路よりも前段の差動回路がより多くのバイアス電流を供給するようになっている。

ここで、先に、コンパレータの動作速度は、ほぼ１段目の差動回路の動作速度で決定されることを説明したが、１段目の差動回路ＣＭＰ１の動作速度をできるだけ早くするためには、ＣＣ１とＣＣ２の左側ノードの寄生容量を小さくする必要がある。

そのため、図１３の回路では、少なくともＣＣ１とＣＣ２を、最下層（Ｐｏｌｙ層）を除いた配線層を用いて形成することにより、寄生容量を小さくして高速なコンパレータを実現することができるようになっている。

このように、図１３の回路を図１２（または、図９）のＡ／Ｄ変換器のコンパレータに適用するとき、例えば、図１３のＲ０１，Ｒ０２をシリサイド化しないポリシリコン（高抵抗Ｐｏｌｙ）抵抗とすることにより、寄生容量を削減して、さらなる高速化を実現することが可能になる。

図１４は、図１２のＡ／Ｄ変換器におけるコンパレータ回路の他の例を示す回路図である。図１４において、参照符号ＶＩＮ＋は＋側入力ノードおよびその電圧を、ＶＩＮ−は−側入力ノードおよびその電圧を、ＣＭＰ１，ＣＭＰ２，ＣＰ３は差動回路を、そして、ＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４は、ｎＭＯＳトランジスタを示す。

また、参照符号ＣＣ１，ＣＣ２，ＣＣ３，ＣＣ４，ＣＣ５は容量素子を、ＳＷ０１，ＳＷ０２，ＳＷ０３，ＳＷ０４，ＳＷ０５，ＳＷ０６，ＳＷ０７，ＳＷ０８，ＳＷ０９はスイッチを、ＩＮＶはインバータを、Ｌ１はラッチを、そして、ＣＫはクロックを示す。

さらに、参照符号ＤＯＵＴはコンパレータの判定結果が現れるノードおよびその値を、そして、Ｃ１ＩＰ，Ｃ１ＩＮ，Ｃ１ＯＰ，Ｃ１ＯＮ，Ｃ２ＩＰ，Ｃ２ＩＮ，Ｃ２ＯＰ，Ｃ２ＯＮ，Ｃ３ＩＰ，Ｃ３ＩＮ，Ｃ３Ｏ，Ｃ４Ｉ，Ｃ４Ｏはそれぞれ回路のノードを示す。

図１４の回路では、図１３においてトランジスタレベルで示した差動回路をブロックで示し、図１３では省略していたコンパレータの後段部分の回路も示すようになっている。

図１４に示すコンパレータは、ノードＣ１ＯＮとＣ１ＯＰの間にＮＭ１とＮＭ２のダイオード接続したｎＭＯＳトランジスタを設け、さらに、Ｃ２ＯＮとＣ２ＯＰの間にＮＭ３とＮＭ４のダイオード接続したｎＭＯＳトランジスタを設けるようになっている。

ここで、Ｃ１ＯＮとＣ１ＯＰ間のダイオード接続したトランジスタＮＭ１とＮＭ２は、極性が逆になるようにして接続され、また、Ｃ２ＯＮとＣ２ＯＰ間のダイオード接続したトランジスタＮＭ３とＮＭ４は、極性が逆になるようにして接続されている。

このように、ダイオード接続したＭＯＳトランジスタを設けることで、各差動回路の出力振幅を制限することが可能になる。なお、Ｃ１ＯＮとＣ１ＯＰの間、並びに、Ｃ２ＯＮとＣ２ＯＰの間に設ける素子は、振幅を制限する素子であれば、ダイオード接続したｎＭＯＳトランジスタに限定されないのはいうまでもない。

すなわち、ＭＯＳトランジスタのゲート・ソース電圧が加わると、そのストレスによってしきい値が変動し、変動が記憶され、ヒステリシス特性を示す可能性がある。そして、このようなメモリ効果がＡ／Ｄ変換の検索の最中に現れると、Ａ／Ｄ変換器の変換結果を誤る虞がある。

そこで、図１４に示すように、ダイオード接続したＭＯＳトランジスタＮＭ１，ＮＭ２；ＮＭ３，ＮＭ４を設けることにより、振幅を制限してＡ／Ｄ変換の誤りを防ぐようになっている。

図１５は、図１４のコンパレータの動作を説明するための図であり、差動回路ＣＭＰ１の差動出力ノードＣ１ＯＰ，Ｃ１ＯＮの電圧波形を示している。ここで、図１５（ａ）は、振幅制限を行わない場合の電圧波形を示し、また、図１５（ｂ）は、ＮＭ１とＮＭ２によって振幅制限を行った場合の電圧波形を示している。

すなわち、図１５（ａ）に示されるように、ダイオード接続した振幅制限回路を設けない場合、ノードＣ１ＯＰとＣ１ＯＮの電圧は、特に、上位ビットの判定では電源電圧に近い電圧となり、これが２段目の差動回路ＣＭＰ２に大きなストレスを与える。

これに対して、図１５（ｂ）に示されるように、ダイオード接続した振幅制限回路（ＮＭ１，ＮＭ２）を設けた場合、Ｃ１ＯＰとＣ１ＯＮの電位は制限されるため、２段目の差動回路ＣＭＰ２へのストレスは緩和される。

このように、図１４に示すコンパレータＣＭＰは、イコライズスイッチに加えて、振幅制限用の素子を差動回路の出力に設けることで、イコライズ後の差動回路（コンパレータ）での増幅時に、出力振幅が必要以上に大きくなるのを防ぐようになっている。

その結果、トランジスタに印加される電圧を小さくすることができ、酸化膜にキャリアがトラップされることによるＶｔｈシフトを避けることが可能となる。また、変換途中にＶｔｈが変化すると誤変換を招くので、図１４の回路を、図１２や図９のＡ／Ｄ変換器のコンパレータに適用することで、Ａ／Ｄ変換の精度をさらに向上することが可能となる。

図１６は、１４ビット自己補正逐次比較型Ａ／Ｄ変換器の一例における誤差補正制御を説明するための図である。

図１６において、参照符号ＳＵＢＤＡＣＰは＋側（正側）抵抗副ＤＡＣを、ＳＵＢＤＡＣＮは−側（負側）抵抗副ＤＡＣを、ＣＡＬＤＡＣＰは＋側（正側）抵抗補正ＤＡＣを、そして、ＣＡＬＤＡＣＮは−側（負側）抵抗補正ＤＡＣを示す。

また、参照符号ＲＦ１とＲＦ２はレジスタファイルを、ＲＥＧ１とＲＥＧ２はレジスタを、ＡＤ１とＡＤ２は加算器を、ＳＬ１とＳＬ２はセレクタを、ＣＭＰは比較器を、そして、ＳＡＲ１は逐次比較制御回路（Successive Approximation Register）を示す。

図１６の回路では、抵抗副ＤＡＣ（ＳＵＢＤＡＣＰ，ＳＵＢＤＡＣＮ）は、上位を担う４ビット分の電圧出力と下位を担う３ビット分の電圧出力を有し、それぞれの出力は結合容量を介して容量主ＤＡＣに接続されている。

抵抗補正ＤＡＣ（ＣＡＬＤＡＣＰ，ＣＡＬＤＡＣＮ）は、上位を担う３ビット分の電圧出力と、中位を担う３ビット分の電圧出力と、下位を担う３ビット分の電圧出力を有し、それぞれの出力は結合容量を介して容量主ＤＡＣに接続されている。この部分は、図１２における抵抗補正ＤＡＣと同様である。

図１２および図１６に示されるように、抵抗副ＤＡＣおよび抵抗補正ＤＡＣの出力を分割して容量加算することにより、抵抗副ＤＡＣおよび抵抗補正ＤＡＣの時定数が減少し、高速化の効果が得られる。

そして、図１２または図９のＡ／Ｄ変換器と組み合わせることにより、高精度逐次比較型Ａ／Ｄ変換器のさらなる高速化が実現可能となる。これら抵抗ＤＡＣの高速化は、コンパレータの高速化と同様に、変換時間の短縮を通して、リーク電流により失われる信号電荷を減少させるので、高精度化に寄与することになる。

容量のミスマッチ測定によって測定された容量主ＤＡＣ誤差は、各ビットを担う容量素子の補正すべき量（補正データ）に換算することができる。その補正データを格納するために、ＲＦ１とＲＦ２の２つのレジスタファイルが設けられている。そのＲＦ１とＲＦ２に対して、＋側容量ＤＡＣと−側容量ＤＡＣの補正量がそれぞれ格納されている。

Ａ／Ｄ変換の段階では、最初に、最上位ビットの試行と判定が行われ、次に、上位から２ビット目の試行と判定が行われ、さらに、上位から３ビット目の試行と判定が行われる。以後、最下位ビットまで、それぞれのビットについて試行と判定が行われる。

図１６において、誤差補正制御は、その各段階で、容量主ＤＡＣに入力されるデジタルコードに応じた補正量を算出し、抵抗補正ＤＡＣ（ＣＡＬＤＡＣＰ，ＣＡＬＤＡＣＮ）によって補正を行うようになっている。

＋側容量主ＤＡＣと−側容量主ＤＡＣにおいて補正を行うために、それぞれ１つずつ独立した抵抗補正ＤＡＣが設けられており、それぞれ独立して制御量が計算される。そのため、補正データレジスタファイルＲＦ１，ＲＦ２、レジスタＲＥＧ１，ＲＥＧ２、加算器ＡＤ１，ＡＤ２およびセレクタＳＬ１，ＳＬ２は、＋側と−側の制御のためにそれぞれ１つずつ設けられている。

次に、自己補正逐次比較型Ａ／Ｄ変換器の一例における誤差補正制御の動作を説明する。まず、ＲＥＧ１は、最初、ゼロにクリアされているものとする。

サンプリングを行った後、最上位ビットを試行する際には、ＲＦ１からは最上位ビットを担う容量に対応する補正値が出力される。ＲＥＧ１の出力はゼロなので、ＣＡＬＤＡＣＰにはＲＦ１の値がそのまま出力される。最上位ビット比較期間の最後には、ＣＭＰが判定を終え、『１』または『０』を出力している。

次の上位から２ビット目の判定を行う期間が始まると同時に、ＲＥＧ１には、最上位ビットの判定が『１』であったならばＲＦ１の最上位ビット補正値が、また、『０』であったならばＲＥＧ１の値がストアされる。

その後、２ビット目の試行と判定の期間には、ＲＦ１は上位から２ビット目を担う容量素子の補正値を出力される。そして、この値とＲＥＧ１の値が加算され、ＳＬ１とＣＡＬＤＡＣＰに伝達される。

以後同様に、容量主ＤＡＣコードに応じた補正量が補正ＤＡＣに指示される。容量主ＤＡＣにより上位が確定した後は、抵抗副ＤＡＣ（ＳＵＢＤＡＣＰ，ＳＵＢＤＡＣＮ）によって下位の探索を行うが、抵抗副ＤＡＣはＡ／Ｄ変換のダイナミックレンジに対して重みが小さいため、補正を行わなくても十分な場合が多い。

図１７は、Ａ／Ｄ変換器における補正データレジスタファイルＲＦの一例を示す回路図である。ここで、補正データレジスタファイルは、９ビット補正ＤＡＣで７ビット容量主ＤＡＣを補正する場合を想定し、＋側と−側の容量主ＤＡＣをそれぞれ補正するために、９ビットで１６ワードの補正項レジスタファイルを準備している。

図１７において、参照符号ＡＤＤＲ［３］，ＡＤＤＲ［２］，ＡＤＤＲ［１］，ＡＤＤＲ［０］は、アドレス入力端子を示す。また、参照符号ＡＤＤＲ［３］Ｘ，ＡＤＤＲ［２］Ｘ，ＡＤＤＲ［１］Ｘ，ＡＤＤＲ［０］Ｘは、ＡＤＤＲ［３］，ＡＤＤＲ［２］，ＡＤＤＲ［１］，ＡＤＤＲ［０］の反転信号が入力される端子を示す。

さらに、参照符号ＷＥはライトイネーブルを、Ａ［８］，Ａ［７］，Ａ［６］，…，Ａ［０］はレジスタファイル書き込みのためのデータ入力端子を、そして、ＹＰ０，ＹＰ１，ＹＰ０，…，ＹＮ７は、レジスタファイルの出力データを示す。

レジスタファイルに誤差データを書き込む場合には、例えば、ＷＥを『１』とし、書き込むアドレスとデータをセットする。アドレスの番地は、『０』から『１５』まであるので、それぞれの番地に補正データを書き込む。

補正データレジスタファイルＲＦの目的は、容量主ＤＡＣを構成する各容量素子の補正値を保持することである。そのため、図１７に示す補正データレジスタファイルは単なる一例であり、レジスタファイルの１つのセルが１つのＤＦＦで実現する場合を示している。もちろん、補正データレジスタファイルは、他の様々な構成とすることができるのはいうまでもない。

図１８は図１７の補正データレジスタファイルから補正データを読み出す読み出し回路の一例を示すブロック図であり、また、図１９は図１８の読み出し回路の動作を説明するための図である。

図１８において、ダウンカウンタＤＣＮＴは、初期値を『６』としてクロックの立ち上がりのたびに値をデクリメントするカウンタであり、また、補正データレジスタファイルＲＦ０は、例えば、図１７に示す補正データを格納するための記憶装置である。

ここで、参照符号ＤＣＰ７は＋側容量主ＤＡＣの最上位容量の補正値を、ＤＣＰ０〜ＤＣＰ６は＋側容量主ＤＡＣの最上位容量以外の容量の補正値を、そして、ＤＣＮ７は−側容量主ＤＡＣの最上位容量の補正値を示す。

また、ＤＣＮ０〜ＤＣＮ６は−側容量主ＤＡＣの最上位容量以外の容量の補正値を、ＣＫはクロックを、そして、ＳＡＭＰＬＥはサンプリング期間を指示する信号を示す。

補正ＤＡＣ制御回路の動作は、既に、図１６を参照して説明し、また、補正データレジスタファイルの構成は、既に、図１７を参照して説明した。図１８は、これらを用いてＡ／Ｄ変換の最中に容量主ＤＡＣを補正する場合、補正項データの読み出し制御回路の例を示すものである。

図１８において、ダウンカウンタＤＣＮＴは、初期値『６』で、ＳＡＭＰＬＥが『１』のとき初期化されるものとする。また、ＳＡＭＰＬＥが『０』になると、クロックの立ち上がりが入力されるたびにカウントダウンする。

このカウントダウンされる値が補正データレジスタファイルＲＦ０のアドレスを指しているので、アドレス６のデータから順次値が出力される。出力されたデータは、図１６の加算器ＡＤ１，ＡＤ２に入力されるよう構成する。

図２０は、Ａ／Ｄ変換器におけるＳＡＲ制御ロジック回路ＳＡＲの一例を示す回路図である。ＳＡＲ制御ロジック回路（逐次比較制御回路）ＳＡＲは、Ａ／Ｄ変換の段階において、サンプリングしたアナログ電圧と内部ＤＡＣの電圧が等しくなるＤＡＣ入力コードを検索するとき、二分検索を行うために使用される。

また、ＳＡＲ制御ロジック回路ＳＡＲは、誤差測定の段階で、誤差に応じた電圧を発生させるが、その電圧を計測する際にも使われる。

図２０において、参照符号ＤＦＡ３，ＤＦＡ２，ＤＦＡ１，ＤＦＡ０はＤフリップフロップを、ＳＥＬ３，ＳＥＬ２，ＳＥＬ１，ＳＥＬ０はセレクタを、そして、ＤＦＢ３，ＤＦＢ２，ＤＦＢ１，ＤＦＢ０はＤフリップフロップを示す。

また、参照符号ＣＫはクロックを入力するノードおよびその信号を、ＳＡＲは二分探索を開始するための信号を入力するノードおよびその信号を、そして、ＣＭＰはコンパレータの判定結果を入力するノードおよびその信号を示す。

さらに、参照符号ＤＦＡＱ３，ＤＦＡＱ２，ＤＦＡＱ１，ＤＦＡＱ０はそれぞれＤＦＡ３，ＤＦＡ２，ＤＦＡ１，ＤＦＡ０の出力を、そして、Ｄ３，Ｄ２，Ｄ１，Ｄ０は、ＤＡＣに送られる制御コードを示す。

なお、図２０において、逐次比較の分解能は簡略化のために４ビットに省略して描いてあるが、実際には、Ａ／Ｄ変換或いは容量ミスマッチ測定に必要な分解能の回路を準備する。

最初、ＣＫにはクロックが入力されており、ＳＡＲは『０』にセットされているものとする。その状況では、ＤＦＡ３，ＤＦＡ２，ＤＦＡ１，ＤＦＡ０はクリアされており、また、ＤＦＡＱ３，ＤＦＡＱ２，ＤＦＡＱ１，ＤＦＡＱ０は『０』である。それと同時に、ＤＦＢ２，ＤＦＢ１，ＤＦＢ０はクリアされており、Ｄ２，Ｄ１，Ｄ０は『０』である。ＤＦＢ３はプリセットされており、Ｄ３は『１』となる。

サンプリング終了後、変換を開始するために、ＳＡＲを『１』にセットする。最上位ビットの比較では、予め、Ｄ３＝１，Ｄ２＝０，Ｄ１＝０，Ｄ０＝０となっているの、最上位ビットの判定がされ、ＣＭＰが『１』または『０』に変化する。このとき、ＳＥＬ３は選択信号『１０』が印加されているので、次のクロックの立ち上がりでＤＦＢ３にはＣＭＰの値が記憶される。

最上位ビットの判定が終了し、上位から２ビット目の変換を開始する瞬間に、ＣＫが立ち上がるので、ＤＦＡＱ３が『１』となる。これにより、Ｄ３には最上位ビットの比較結果が現れ、ＳＥＬ３の選択信号は『１１』となるので、以後その値を保持し続けるようになる。それと同時に、ＳＥＬ２の選択信号は『１０』となり、ＤＦＢ２にはＣＭＰの値が印加されるようセットされる。

２ビット目の判定が終わると、さらに、３ビット目の比較を開始する。開始すると同時に、ＣＫが立ち上がるので、ＤＦＡＱ２に『１』が伝播する。それと同時に、ＤＦＢ２にはＣＭＰの値が記憶されると共に、ＳＥＬ２の選択信号が『１１』となるので、ＤＦＢ２はこのときの値を保持し続ける。以後、最下位ビットまで同様に判定が行われる。

以上のように、例えば、図２０に示した回路によって、図１２のＳＡＲや図１６のＳＡＲ１，ＳＡＲ２を実現することができる。実際には、それぞれの回路の事情によってより複雑な制御が必要となるが、回路の基本となる二分探索の実現手法や動作は、ここで説明したようなものである。

このように、本実施例のＡ／Ｄ変換器によれば、例えば、シングル構造の自己補正逐次比較型Ａ／Ｄ変換器において、容量ミスマッチ測定でコンパレータオフセットが補正の効果を阻害する問題を解決することができる。

さらに、本実施例のＡ／Ｄ変換器によれば、差動入力とできるために入力信号のコモンモード雑音に強い高分解能のＡ／Ｄ変換回路を実現できる。さらに、従来、高精度を達成するために必要であったＰＩＰ容量やＭＩＭ容量などの特殊な製造工程を必要とする素子を使用することなく、高精度で高速なＡ／Ｄ変換器を実現することができる。すなわち、容量素子を形成するために特別なマスクや工程が不要であるため、製造コストを低減することが可能となる。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
相補的に動作する正側容量主ＤＡＣおよび負側容量主ＤＡＣを有し、差動信号を受け取って上位ビットの変換を担う容量主ＤＡＣと、
下位ビットの変換を担う抵抗副ＤＡＣと、
前記容量主ＤＡＣを補正する抵抗補正ＤＡＣと、
複数の差動回路を有し、前記正側容量主ＤＡＣおよび前記負側容量主ＤＡＣの出力電位を比較する比較器と、を有するＡ／Ｄ変換器であって、
前記正側容量主ＤＡＣおよび前記負側容量主ＤＡＣは、それぞれ最上位の配線層を除く配線層により形成される第１容量素子を有し、
前記比較器は、隣接する前記差動回路の間に設けられ、前記最上位の配線層を含めた配線層により形成される第２容量素子を有することを特徴とするＡ／Ｄ変換器。

（付記２）
付記１に記載のＡ／Ｄ変換器において、
前記抵抗副ＤＡＣは、前記正側容量主ＤＡＣの出力ノードに設けられた正側抵抗副ＤＡＣ、および、前記負側容量主ＤＡＣの出力ノードに設けられた負側抵抗副ＤＡＣを有し、
前記抵抗補正ＤＡＣは、前記正側容量主ＤＡＣの誤差を補正する正側抵抗補正ＤＡＣ、および、前記負側容量主ＤＡＣの誤差を補正する負側抵抗補正ＤＡＣを有することを特徴とするＡ／Ｄ変換器。

（付記３）
付記１または２に記載のＡ／Ｄ変換器において、
前記第１容量素子は、前記正側または負側容量主ＤＡＣの出力ノードに接続される上部電極、並びに、スイッチを介して基準電位および前記差動信号のいずれか一方のアナログ入力ノードに接続される下部電極を有することを特徴とするＡ／Ｄ変換器。

（付記４）
付記３に記載のＡ／Ｄ変換器において、
前記第１容量素子は、前記Ａ／Ｄ変換器が形成される半導体基板の厚さ方向の断面において、前記上部電極を前記下部電極によって挟み込むようになっていることを特徴とするＡ／Ｄ変換器。

（付記５）
付記４に記載のＡ／Ｄ変換器において、
前記第１容量素子は、前記半導体基板の平面方向において、前記上部電極の周囲に前記下部電極が配置されるようになっていることを特徴とするＡ／Ｄ変換器。

（付記６）
付記５に記載のＡ／Ｄ変換器において、
前記下部電極の周囲には、前記半導体基板の平面方向において、一定電位に固定された配線が配置されるようになっていることを特徴とするＡ／Ｄ変換器。

（付記７）
付記１〜６のいずれか１項に記載のＡ／Ｄ変換器において、
前記第２容量素子は、前記複数の差動回路における前段差動回路の出力ノードに接続された第１電極、並びに、該前段差動回路の出力を受け取る後段差動回路の入力ノードに接続された第２電極を有することを特徴とするＡ／Ｄ変換器。

（付記８）
付記７に記載のＡ／Ｄ変換器において、
前記前段差動回路は、前記複数の差動回路における１段目差動回路であり、前記後段差動回路は、前記複数の差動回路における２段目差動回路であることを特徴とするＡ／Ｄ変換器。

（付記９）
付記８に記載のＡ／Ｄ変換器において、
前記第２容量素子は、前記Ａ／Ｄ変換器が形成される半導体基板の厚さ方向の断面において、前記第２電極を前記第１電極によって挟み込むようになっていることを特徴とするＡ／Ｄ変換器。

（付記１０）
付記９に記載のＡ／Ｄ変換器において、
前記第２容量素子は、前記半導体基板の平面方向において、前記第２電極の周囲に前記第１電極が配置されるようになっていることを特徴とするＡ／Ｄ変換器。

（付記１１）
付記８〜１０のいずれか１項に記載のＡ／Ｄ変換器において、
前記比較器は、さらに、前記複数の差動回路における前記２段目差動回路以降の隣接する差動回路の間に設けられた第３容量素子を有し、
該第３容量素子は、ポリ拡散容量であることを特徴とするＡ／Ｄ変換器。

（付記１２）
付記１〜１１のいずれか１項に記載のＡ／Ｄ変換器において、
前記比較器は、少なくとも前記複数の差動回路における１段目差動回路の出力ノード間に設けられた振幅制限素子を有することを特徴とするＡ／Ｄ変換器。

（付記１３）
付記１２に記載のＡ／Ｄ変換器において、
前記振幅制限素子は、前記１段目差動回路の前記出力ノード間に設けられた、ダイオード接続された第１ｎＭＯＳトランジスタと、該第１ｎＭＯＳトランジスタと逆極性となるようにダイオード接続された第２ｎＭＯＳトランジスタを有することを特徴とするＡ／Ｄ変換器。

（付記１４）
付記１〜１３のいずれか１項に記載のＡ／Ｄ変換器において、
前記比較器を構成する差動回路は、
高電位電源線にソースが接続された第１ｐＭＯＳトランジスタと、
該第１ｐＭＯＳトランジスタのドレインにソースが接続された第２および第３ｐＭＯＳトランジスタと、
前記第２ｐＭＯＳトランジスタのドレインと低電位電源線に接続された第１負荷素子と、
前記第３ｐＭＯＳトランジスタのドレインと前記低電位電源線に接続された第２負荷素子と、を有し、前記第２および第３ｐＭＯＳトランジスタの各ドレインが当該差動回路の出力となることを特徴とするＡ／Ｄ変換器。

（付記１５）
付記１〜１４のいずれか１項に記載のＡ／Ｄ変換器において、
前記比較器における複数の差動回路は、後段の差動回路よりも前段の差動回路がより多くのバイアス電流を供給するようになっていることを特徴とするＡ／Ｄ変換器。

ＡＤ１，ＡＤ２ 加算器
ＢＯＴ，ＢＯＴ１〜ＢＯＴ３ ボトムプレートノード
ＣＡＬＤＡＣＰ ＋側抵抗補正ＤＡＣ（正側抵抗補正ＤＡＣ）
ＣＡＬＤＡＣＮ −側抵抗補正ＤＡＣ（負側抵抗補正ＤＡＣ）
ＣＣ１，ＣＣ２ 容量（結合容量：第２容量素子）
ＣＣ３，ＣＣ４，ＣＣ５ 容量（結合容量：第３容量素子）
ＣＫ Ｌ１のクロック入力
ＣＭＰ コンパレータ（比較器）
ＣＭＰ１，ＣＭＰ２，ＣＭＰ３ 差動回路
ＣＮ０’，ＣＮ０〜ＣＮ９，ＣＰ０’，ＣＰ０〜ＣＰ９ 容量（第１容量素子）
ＤＡＣＮ −側容量ＤＡＣ（負側容量主ＤＡＣ）
ＤＡＣＰ ＋側容量ＤＡＣ（正側容量主ＤＡＣ）
ＤＯＵＴ Ｌ１の出力
ＩＮＶ インバータ回路
Ｌ１ ラッチ
Ｍｅｔａｌ１〜Ｍｅｔａｌ５ （金属）配線層
ＮＭ１〜ＮＭ４ ｎＭＯＳトランジスタ（振幅制限素子）
Ｐｏｌｙ ポリシリコン（層）
ＲＥＧ１，ＲＥＧ２ レジスタ
ＲＦ，ＲＦ１，ＲＦ２ レジスタファイル（メモリ）
ＳＡＲ，ＳＡＲ１，ＳＡＲ２ 逐次比較制御回路（ＳＡＲ制御ロジック回路）
ＳＬ１，ＳＬ２ セレクタ
ＳＬＤ１，ＳＬＤ２，ＳＬＤ３ シールド構造部分
ＳＵＢＤＡＣＰ ＋側抵抗副ＤＡＣ（正側抵抗副ＤＡＣ）
ＳＵＢＤＡＣＮ −側抵抗副ＤＡＣ（負側抵抗副ＤＡＣ）
ＳＷ，ＳＷ１〜ＳＷ９，ＳＷ０１〜ＳＷ０９，ＳＷ１０〜ＳＷ１４，ＳＭＮ０’，ＳＭＮ０〜ＳＭＮ３，ＳＭＰ０’，ＳＭＰ０〜ＳＭＰ３ スイッチ
ＴＯＰ 各容量の共通のノード
ＶＩＡ ビア
ＶＩＮ− アナログ入力ノード（電圧）
ＶＲ 電源電圧の中間付近の電圧

Claims (10)

1. 相補的に動作する正側容量主ＤＡＣおよび負側容量主ＤＡＣを有し、差動信号を受け取って上位ビットの変換を担う容量主ＤＡＣと、
   下位ビットの変換を担う抵抗副ＤＡＣと、
   前記容量主ＤＡＣを補正する抵抗補正ＤＡＣと、
   複数の差動回路を有し、前記正側容量主ＤＡＣおよび前記負側容量主ＤＡＣの出力電位を比較する比較器と、を有するＡ／Ｄ変換器であって、
   前記正側容量主ＤＡＣおよび前記負側容量主ＤＡＣは、それぞれ最上位の配線層を除く配線層により形成される第１容量素子を有し、
   前記比較器は、隣接する前記差動回路の間に設けられ、前記最上位の配線層を含めた配線層により形成される第２容量素子を有することを特徴とするＡ／Ｄ変換器。
2. 請求項１に記載のＡ／Ｄ変換器において、
   前記抵抗副ＤＡＣは、前記正側容量主ＤＡＣの出力ノードに設けられた正側抵抗副ＤＡＣ、および、前記負側容量主ＤＡＣの出力ノードに設けられた負側抵抗副ＤＡＣを有し、
   前記抵抗補正ＤＡＣは、前記正側容量主ＤＡＣの誤差を補正する正側抵抗補正ＤＡＣ、および、前記負側容量主ＤＡＣの誤差を補正する負側抵抗補正ＤＡＣを有することを特徴とするＡ／Ｄ変換器。
3. 請求項１または２に記載のＡ／Ｄ変換器において、
   前記第１容量素子は、前記正側または負側容量主ＤＡＣの出力ノードに接続される上部電極、並びに、スイッチを介して基準電位および前記差動信号のいずれか一方のアナログ入力ノードに接続される下部電極を有することを特徴とするＡ／Ｄ変換器。
4. 請求項３に記載のＡ／Ｄ変換器において、
   前記第１容量素子は、前記Ａ／Ｄ変換器が形成される半導体基板の厚さ方向の断面において、前記上部電極を前記下部電極によって挟み込むようになっていることを特徴とするＡ／Ｄ変換器。
5. 請求項１〜4のいずれか１項に記載のＡ／Ｄ変換器において、
   前記第２容量素子は、前記複数の差動回路における前段差動回路の出力ノードに接続された第１電極、並びに、該前段差動回路の出力を受け取る後段差動回路の入力ノードに接続された第２電極を有することを特徴とするＡ／Ｄ変換器。
6. 請求項５に記載のＡ／Ｄ変換器において、
   前記前段差動回路は、前記複数の差動回路における１段目差動回路であり、前記後段差動回路は、前記複数の差動回路における２段目差動回路であることを特徴とするＡ／Ｄ変換器。
7. 請求項６に記載のＡ／Ｄ変換器において、
   前記第２容量素子は、前記Ａ／Ｄ変換器が形成される半導体基板の厚さ方向の断面において、前記第２電極を前記第１電極によって挟み込むようになっていることを特徴とするＡ／Ｄ変換器。
8. 請求項６または７に記載のＡ／Ｄ変換器において、
   前記比較器は、さらに、前記複数の差動回路における前記２段目差動回路以降の隣接する差動回路の間に設けられた第３容量素子を有し、
   該第３容量素子は、ポリ拡散容量であることを特徴とするＡ／Ｄ変換器。
9. 請求項１〜８のいずれか１項に記載のＡ／Ｄ変換器において、
   前記比較器は、少なくとも前記複数の差動回路における１段目差動回路の出力ノード間に設けられた振幅制限素子を有することを特徴とするＡ／Ｄ変換器。
10. 請求項９に記載のＡ／Ｄ変換器において、
    前記振幅制限素子は、前記１段目差動回路の前記出力ノード間に設けられた、ダイオード接続された第１ｎＭＯＳトランジスタと、該第１ｎＭＯＳトランジスタと逆極性となるようにダイオード接続された第２ｎＭＯＳトランジスタを有することを特徴とするＡ／Ｄ変換器。

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