JPH0685562A - オフセットキャンセル回路付き比較器 - Google Patents
オフセットキャンセル回路付き比較器Info
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- JPH0685562A JPH0685562A JP4238205A JP23820592A JPH0685562A JP H0685562 A JPH0685562 A JP H0685562A JP 4238205 A JP4238205 A JP 4238205A JP 23820592 A JP23820592 A JP 23820592A JP H0685562 A JPH0685562 A JP H0685562A
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- offset
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- circuit
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Abstract
(57)【要約】
【構成】 ２個の差動増幅回路を縦列接続させ、初段の
差動増幅回路と次段の差動増幅回路との間に一対のカッ
プリング・コンデンサとこれらのコンデンサを充電する
ための一対のスイッチとからなるオフセット充電回路を
設けるとともに、初段の差動増幅回路の入力切替回路に
は、入力信号と基準電圧のサンプリング用スイッチとは
別個に同一電圧を入力するためのスイッチを付加してな
るオフセットキャンセル回路付き比較器において、初段
の差動増幅回路の出力端子間にイコライズ用のスイッチ
を接続させ、カップリング・コンデンサへのオフセット
電位の充電開始時に、上記イコライズ用スイッチを一時
的にオンさせるようにした。 【効果】 オフセットキャンセル前の初段差動増幅回路
の出力電位差が大きい場合であっても出力端子間のイコ
ライズ用スイッチがオンされることによって急速に出力
電位差が小さくされるため、オフセット電位蓄積用のカ
ップリング・コンデンサの充電時間が短縮され、オフセ
ットをキャンセルするのに要する時間が短くなって、高
速の比較動作が可能になる。
差動増幅回路と次段の差動増幅回路との間に一対のカッ
プリング・コンデンサとこれらのコンデンサを充電する
ための一対のスイッチとからなるオフセット充電回路を
設けるとともに、初段の差動増幅回路の入力切替回路に
は、入力信号と基準電圧のサンプリング用スイッチとは
別個に同一電圧を入力するためのスイッチを付加してな
るオフセットキャンセル回路付き比較器において、初段
の差動増幅回路の出力端子間にイコライズ用のスイッチ
を接続させ、カップリング・コンデンサへのオフセット
電位の充電開始時に、上記イコライズ用スイッチを一時
的にオンさせるようにした。 【効果】 オフセットキャンセル前の初段差動増幅回路
の出力電位差が大きい場合であっても出力端子間のイコ
ライズ用スイッチがオンされることによって急速に出力
電位差が小さくされるため、オフセット電位蓄積用のカ
ップリング・コンデンサの充電時間が短縮され、オフセ
ットをキャンセルするのに要する時間が短くなって、高
速の比較動作が可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、差動増幅回路における
入力オフセット電圧のキャンセル技術に関し、例えばＡ
Ｄ変換回路における電圧比較器のオフセットキャンセル
に利用して有効な技術に関する。
入力オフセット電圧のキャンセル技術に関し、例えばＡ
Ｄ変換回路における電圧比較器のオフセットキャンセル
に利用して有効な技術に関する。
【０００２】
【従来の技術】ＡＤ変換回路には入力電圧と基準電圧と
を比較する比較器が使用されている。この種の比較器は
差動増幅回路によって構成されることが多いが、差動増
幅回路は入力オフセット電圧を有しており、このオフセ
ット電圧が高精度のＡＤ変換動作を妨げる原因となる。
そこで、比較器のオフセット電圧を精密に補正する回路
が望まれる。従来、比較器や差動増幅回路におけるオフ
セットの補正には、補正用の外部端子を設け、この外部
端子にポテンショメータを外付けして入力オフセットを
ゼロにするような調整操作を行なう方法等があった（例
えば［株］日本電気、発行「産業リニアＩＣデータブッ
ク１９８７年版」２７３頁）。なお、オフセットの制御
に関する発明としては、特願昭６３−１７６８１４号が
ある。
を比較する比較器が使用されている。この種の比較器は
差動増幅回路によって構成されることが多いが、差動増
幅回路は入力オフセット電圧を有しており、このオフセ
ット電圧が高精度のＡＤ変換動作を妨げる原因となる。
そこで、比較器のオフセット電圧を精密に補正する回路
が望まれる。従来、比較器や差動増幅回路におけるオフ
セットの補正には、補正用の外部端子を設け、この外部
端子にポテンショメータを外付けして入力オフセットを
ゼロにするような調整操作を行なう方法等があった（例
えば［株］日本電気、発行「産業リニアＩＣデータブッ
ク１９８７年版」２７３頁）。なお、オフセットの制御
に関する発明としては、特願昭６３−１７６８１４号が
ある。
【０００３】しかしながら、上記従来のオフセット補正
用端子を設ける方式にあっては端子数が増加するという
欠点があり、またポテンショメータを設ける方式にあっ
てはトリミング工程が別途に必要となるという欠点があ
った。そこで、本発明者らは、電圧比較器において自動
的にオフセットをキャンセルできるようにした図５に示
すような回路について検討した。
用端子を設ける方式にあっては端子数が増加するという
欠点があり、またポテンショメータを設ける方式にあっ
てはトリミング工程が別途に必要となるという欠点があ
った。そこで、本発明者らは、電圧比較器において自動
的にオフセットをキャンセルできるようにした図５に示
すような回路について検討した。
【０００４】すなわち、２個の差動増幅回路１１と１２
とを縦列接続させ、初段の差動増幅回路１１と次段の差
動増幅回路１２との間にカップリング・コンデンサＣ
１，Ｃ２とこのコンデンサＣ１，Ｃ２を充放電するため
のスイッチＳ５，Ｓ６とからなるオフセット充電回路１
３を設けるとともに、差動増幅回路１１の初段の入力切
替回路１４には、入力信号Ｖｉｎと基準電圧Ｖｒｅｆの
サンプリング用スイッチＳ１，Ｓ２と別個に同一電圧を
入力するためのスイッチＳ３，Ｓ４を付加するというも
のである。
とを縦列接続させ、初段の差動増幅回路１１と次段の差
動増幅回路１２との間にカップリング・コンデンサＣ
１，Ｃ２とこのコンデンサＣ１，Ｃ２を充放電するため
のスイッチＳ５，Ｓ６とからなるオフセット充電回路１
３を設けるとともに、差動増幅回路１１の初段の入力切
替回路１４には、入力信号Ｖｉｎと基準電圧Ｖｒｅｆの
サンプリング用スイッチＳ１，Ｓ２と別個に同一電圧を
入力するためのスイッチＳ３，Ｓ４を付加するというも
のである。
【０００５】同図の回路においては、まずスイッチＳ
１，Ｓ２をオフし、スイッチＳ３，Ｓ４をオンさせて初
段の差動増幅回路１１に同一の電圧を入力し、かつスイ
ッチＳ５，Ｓ６をオンさせることによって、差動増幅回
路１１のオフセットによる出力電位差をカップリング・
コンデンサＣ１，Ｃ２の充電電荷量の差として蓄える。
次に、スイッチＳ３，Ｓ４をオフし、スイッチＳ１，Ｓ
２をオンさせて差動増幅回路１１に比較すべき入力信号
Ｖｉｎと基準電圧Ｖｒｅｆを入力させるとともに、スイ
ッチＳ５，Ｓ６をオフする。これによって、差動増幅回
路１１の差動出力から１１のオフセットがキャンセルさ
れた電圧が次段の差動増幅回路１２に入力される。その
結果、次段の差動増幅回路１２のオフセット電圧は、初
段の差動増幅回路１１のゲインＧの１／Ｇに圧縮され
る。
１，Ｓ２をオフし、スイッチＳ３，Ｓ４をオンさせて初
段の差動増幅回路１１に同一の電圧を入力し、かつスイ
ッチＳ５，Ｓ６をオンさせることによって、差動増幅回
路１１のオフセットによる出力電位差をカップリング・
コンデンサＣ１，Ｃ２の充電電荷量の差として蓄える。
次に、スイッチＳ３，Ｓ４をオフし、スイッチＳ１，Ｓ
２をオンさせて差動増幅回路１１に比較すべき入力信号
Ｖｉｎと基準電圧Ｖｒｅｆを入力させるとともに、スイ
ッチＳ５，Ｓ６をオフする。これによって、差動増幅回
路１１の差動出力から１１のオフセットがキャンセルさ
れた電圧が次段の差動増幅回路１２に入力される。その
結果、次段の差動増幅回路１２のオフセット電圧は、初
段の差動増幅回路１１のゲインＧの１／Ｇに圧縮され
る。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、図５の回路におい
ては、スイッチＳ５，Ｓ６をオンさせてカップリング・
コンデンサＣ１，Ｃ２にオフセット電位を蓄える前の初
段差動増幅回路の出力電位差が大きいと、図２に破線Ｂ
で示すごとくコンデンサＣ１，Ｃ２の充電に時間がかか
りオフセットをキャンセルするのに要する時間が長くな
って、比較器の動作速度が遅くなるというものである。
なお、オフセットの制御に関する発明としては、特願昭
６３−１７６８１４号がある。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、図５の回路におい
ては、スイッチＳ５，Ｓ６をオンさせてカップリング・
コンデンサＣ１，Ｃ２にオフセット電位を蓄える前の初
段差動増幅回路の出力電位差が大きいと、図２に破線Ｂ
で示すごとくコンデンサＣ１，Ｃ２の充電に時間がかか
りオフセットをキャンセルするのに要する時間が長くな
って、比較器の動作速度が遅くなるというものである。
なお、オフセットの制御に関する発明としては、特願昭
６３−１７６８１４号がある。
【０００７】この発明の目的は、動作速度を低減させる
ことなくオフセットをキャンセルすることができる高
速、高精度の電圧比較器を実現することにある。この発
明の前記ならびにそのほかの目的と新規な特徴について
は、本明細書の記述および添附図面から明らかになるで
あろう。
ことなくオフセットをキャンセルすることができる高
速、高精度の電圧比較器を実現することにある。この発
明の前記ならびにそのほかの目的と新規な特徴について
は、本明細書の記述および添附図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、２個の差動増幅回路を縦列接続
させ、初段の差動増幅回路と次段の差動増幅回路との間
に一対のカップリング・コンデンサとこれらのコンデン
サを充電するための一対のスイッチとからなるオフセッ
ト充電回路を設けるとともに、初段の差動増幅回路の入
力切替回路には、入力信号と基準電圧のサンプリング用
スイッチとは別個に同一電圧を入力するためのスイッチ
を付加してなるオフセットキャンセル回路付き比較器に
おいて、初段の差動増幅回路の出力端子間にイコライズ
用のスイッチを接続させ、カップリング・コンデンサへ
のオフセット電位の充電開始時に、上記イコライズ用ス
イッチを一時的にオンさせるようにしたものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、２個の差動増幅回路を縦列接続
させ、初段の差動増幅回路と次段の差動増幅回路との間
に一対のカップリング・コンデンサとこれらのコンデン
サを充電するための一対のスイッチとからなるオフセッ
ト充電回路を設けるとともに、初段の差動増幅回路の入
力切替回路には、入力信号と基準電圧のサンプリング用
スイッチとは別個に同一電圧を入力するためのスイッチ
を付加してなるオフセットキャンセル回路付き比較器に
おいて、初段の差動増幅回路の出力端子間にイコライズ
用のスイッチを接続させ、カップリング・コンデンサへ
のオフセット電位の充電開始時に、上記イコライズ用ス
イッチを一時的にオンさせるようにしたものである。
【０００９】
【作用】上記した手段によれば、オフセットキャンセル
前の初段の差動増幅回路の出力電位差が大きい場合であ
っても出力端子間のイコライズ用スイッチがオンされる
ことによって急速に出力電位差が小さくされるため、オ
フセット電位蓄積用のカップリング・コンデンサの充電
時間が短縮され、オフセットをキャンセルするのに要す
る時間が短くなって、高速、高精度の比較器を実現する
という上記目的が達成される。
前の初段の差動増幅回路の出力電位差が大きい場合であ
っても出力端子間のイコライズ用スイッチがオンされる
ことによって急速に出力電位差が小さくされるため、オ
フセット電位蓄積用のカップリング・コンデンサの充電
時間が短縮され、オフセットをキャンセルするのに要す
る時間が短くなって、高速、高精度の比較器を実現する
という上記目的が達成される。
【００１０】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図１は、本発明に係るオフセット・キャン
セル回路を備えた電圧比較器の一実施例を示す。この実
施例の比較器は、図５に示されている比較器と基本構成
は同じである。すなわち、２個の差動増幅回路１１と１
２とが縦列接続され、初段の差動増幅回路１１の出力端
子と次段の差動増幅回路１２の入力端子との間にカップ
リング・コンデンサＣ１，Ｃ２が接続されている。さら
に、次段の差動増幅回路１２の入力端子と接地点との間
には、上記コンデンサＣ１，Ｃ２を充放電するためのス
イッチＳ５，Ｓ６が接続され、上記コンデンサＣ１，Ｃ
２を充放電するためのスイッチＳ５，Ｓ６とによりオフ
セット充電回路１３が構成されている。
て説明する。図１は、本発明に係るオフセット・キャン
セル回路を備えた電圧比較器の一実施例を示す。この実
施例の比較器は、図５に示されている比較器と基本構成
は同じである。すなわち、２個の差動増幅回路１１と１
２とが縦列接続され、初段の差動増幅回路１１の出力端
子と次段の差動増幅回路１２の入力端子との間にカップ
リング・コンデンサＣ１，Ｃ２が接続されている。さら
に、次段の差動増幅回路１２の入力端子と接地点との間
には、上記コンデンサＣ１，Ｃ２を充放電するためのス
イッチＳ５，Ｓ６が接続され、上記コンデンサＣ１，Ｃ
２を充放電するためのスイッチＳ５，Ｓ６とによりオフ
セット充電回路１３が構成されている。
【００１１】また、上記差動増幅回路１１の初段の入力
切替回路１４には、入力信号Ｖｉｎと基準電圧Ｖｒｅｆ
を入力させるスイッチＳ１，Ｓ２とともに、入力端子２
１と差動増幅回路１１の各入力端子との間に同一の電圧
（図面では入力信号Ｖｉｎ）を入力するためのスイッチ
Ｓ３，Ｓ４が設けられている。なお、上記差動増幅回路
１２の出力端子に接続されたインバータ１５は波形整形
用のインバータである。さらに、この実施例では、初段
の差動増幅回路１１の出力端子間にイコライズ用のスイ
ッチＭＯＳＦＥＴ Ｍ１が接続されている。そして、イ
コライズ用スイッチＭＯＳＦＥＴ Ｍ１のゲート端子に
は、上記入力切替回路１４およびスイッチＳ５，Ｓ６を
制御する信号φｓと次段の差動増幅回路１２を制御する
信号φｃとを入力信号とするＮＡＮＤゲート１６の出力
信号φｏが供給されるように構成されている。
切替回路１４には、入力信号Ｖｉｎと基準電圧Ｖｒｅｆ
を入力させるスイッチＳ１，Ｓ２とともに、入力端子２
１と差動増幅回路１１の各入力端子との間に同一の電圧
（図面では入力信号Ｖｉｎ）を入力するためのスイッチ
Ｓ３，Ｓ４が設けられている。なお、上記差動増幅回路
１２の出力端子に接続されたインバータ１５は波形整形
用のインバータである。さらに、この実施例では、初段
の差動増幅回路１１の出力端子間にイコライズ用のスイ
ッチＭＯＳＦＥＴ Ｍ１が接続されている。そして、イ
コライズ用スイッチＭＯＳＦＥＴ Ｍ１のゲート端子に
は、上記入力切替回路１４およびスイッチＳ５，Ｓ６を
制御する信号φｓと次段の差動増幅回路１２を制御する
信号φｃとを入力信号とするＮＡＮＤゲート１６の出力
信号φｏが供給されるように構成されている。
【００１２】図２に上記制御信号φｓ，φｃ，φｏのタ
イミングが示されている。制御信号φｓがハイレベルの
期間Ｔ１において入力切替回路１４のスイッチＳ１，Ｓ
２がオフ、Ｓ３，Ｓ４がオンされて、初段差動増幅回路
１１に同一電圧が入力されてオフセットのキャンセル動
作が行なわれる。また、制御信号φｓがロウレベルの期
間Ｔ２においてこれによって、入力切替回路１４のスイ
ッチＳ１，Ｓ２がオン、Ｓ３，Ｓ４がオフされて、初段
差動増幅回路１１に入力信号Ｖｉｎと基準電圧Ｖｒｅｆ
が入力されて増幅動作が行なわれる。
イミングが示されている。制御信号φｓがハイレベルの
期間Ｔ１において入力切替回路１４のスイッチＳ１，Ｓ
２がオフ、Ｓ３，Ｓ４がオンされて、初段差動増幅回路
１１に同一電圧が入力されてオフセットのキャンセル動
作が行なわれる。また、制御信号φｓがロウレベルの期
間Ｔ２においてこれによって、入力切替回路１４のスイ
ッチＳ１，Ｓ２がオン、Ｓ３，Ｓ４がオフされて、初段
差動増幅回路１１に入力信号Ｖｉｎと基準電圧Ｖｒｅｆ
が入力されて増幅動作が行なわれる。
【００１３】一方、制御信号φｃがハイレベルにされる
と次段差動増幅回路１２は増幅動作を行なう（期間Ｔ
３）。そして、制御信号φｓとφｃがともにハイレベル
の期間Ｔ４（オフセットキャンセル期間Ｔ１の前半）に
おいて、ＮＡＮＤゲートＧ１の出力信号φｏがロウレベ
ルに変化されてイコライズ用スイッチＭＯＳＦＥＴ Ｍ
１がオンされ、初段差動増幅回路１１の出力端子間が短
絡されてその差動出力の電位差がゼロになる。その後、
出力信号φｏがハイレベルに変化されると、ＭＯＳＦＥ
Ｔ Ｍ１がオフされるため初段差動増幅回路１１のオフ
セット電位がカップリング・コンデンサＣ１，Ｃ２に充
電される（オフセットキャンセル期間Ｔ１の後半）。
と次段差動増幅回路１２は増幅動作を行なう（期間Ｔ
３）。そして、制御信号φｓとφｃがともにハイレベル
の期間Ｔ４（オフセットキャンセル期間Ｔ１の前半）に
おいて、ＮＡＮＤゲートＧ１の出力信号φｏがロウレベ
ルに変化されてイコライズ用スイッチＭＯＳＦＥＴ Ｍ
１がオンされ、初段差動増幅回路１１の出力端子間が短
絡されてその差動出力の電位差がゼロになる。その後、
出力信号φｏがハイレベルに変化されると、ＭＯＳＦＥ
Ｔ Ｍ１がオフされるため初段差動増幅回路１１のオフ
セット電位がカップリング・コンデンサＣ１，Ｃ２に充
電される（オフセットキャンセル期間Ｔ１の後半）。
【００１４】このとき、上記カップリング・コンデンサ
Ｃ１，Ｃ２には、直前の期間Ｔ３で初段差動増幅回路１
１のオフセット電位（約１０ｍＶ）に近い電位差（ゼ
ロ）に充電されているため、スイッチＳ５，Ｓ６のオン
によるオフセット電位のカップリング・コンデンサＣ
１，Ｃ２への充電時間が短くなり、制御信号φｃのハイ
レベルへの立上りタイミングｔ１を早くして次段差動増
幅回路１２の増幅動作を速くすることができる。
Ｃ１，Ｃ２には、直前の期間Ｔ３で初段差動増幅回路１
１のオフセット電位（約１０ｍＶ）に近い電位差（ゼ
ロ）に充電されているため、スイッチＳ５，Ｓ６のオン
によるオフセット電位のカップリング・コンデンサＣ
１，Ｃ２への充電時間が短くなり、制御信号φｃのハイ
レベルへの立上りタイミングｔ１を早くして次段差動増
幅回路１２の増幅動作を速くすることができる。
【００１５】図３には、上記初段差動増幅回路１１の具
体的回路例が示されている。すなわち、初段差動増幅回
路１１は、ソース共通接続された一対の入力差動ＭＯＳ
ＦＥＴ Ｑ１，Ｑ２と、その共通ソース端子と電源電圧
Ｖｅｅとの間に接続された定電流源ＣＣ１と、上記入力
差動ＭＯＳＦＥＴ Ｑ１，Ｑ２のドレイン端子と電源電
圧Ｖｃｃとの間に接続されたアクティブ負荷ＭＯＳＦＥ
Ｔ Ｑ３，Ｑ４とから構成されている。特に制限されな
いが、上記入力差動ＭＯＳＦＥＴ Ｑ１，Ｑ２はｎチャ
ネル型に、また負荷ＭＯＳＦＥＴ Ｑ３，Ｑ４はｐチャ
ネル型に形成されている。
体的回路例が示されている。すなわち、初段差動増幅回
路１１は、ソース共通接続された一対の入力差動ＭＯＳ
ＦＥＴ Ｑ１，Ｑ２と、その共通ソース端子と電源電圧
Ｖｅｅとの間に接続された定電流源ＣＣ１と、上記入力
差動ＭＯＳＦＥＴ Ｑ１，Ｑ２のドレイン端子と電源電
圧Ｖｃｃとの間に接続されたアクティブ負荷ＭＯＳＦＥ
Ｔ Ｑ３，Ｑ４とから構成されている。特に制限されな
いが、上記入力差動ＭＯＳＦＥＴ Ｑ１，Ｑ２はｎチャ
ネル型に、また負荷ＭＯＳＦＥＴ Ｑ３，Ｑ４はｐチャ
ネル型に形成されている。
【００１６】そして、この実施例では、上記入力差動Ｍ
ＯＳＦＥＴ Ｑ１，Ｑ２のドレイン端子間すなわち回路
の出力ノードｎ１，ｎ２間に、前述したイコライズ用ス
イッチＭＯＳＦＥＴ Ｍ１が接続されている。また、上
記出力ノードｎ１，ｎ２にオフセットキャンセル用のカ
ップリング・コンデサＣ１，Ｃ２を介して次段の差動増
幅回路（図示省略）が接続される。なお、特に制限され
ないがこの実施例では、上記負荷ＭＯＳＦＥＴ Ｑ３，
Ｑ４の共通ゲート端子と入力差動ＭＯＳＦＥＴＱ２のド
レイン端子との間にゲイン調整用のＭＯＳＦＥＴ Ｑ５
が接続されており、そのオン抵抗を制御することでゲイ
ンを調整できるようになっている。
ＯＳＦＥＴ Ｑ１，Ｑ２のドレイン端子間すなわち回路
の出力ノードｎ１，ｎ２間に、前述したイコライズ用ス
イッチＭＯＳＦＥＴ Ｍ１が接続されている。また、上
記出力ノードｎ１，ｎ２にオフセットキャンセル用のカ
ップリング・コンデサＣ１，Ｃ２を介して次段の差動増
幅回路（図示省略）が接続される。なお、特に制限され
ないがこの実施例では、上記負荷ＭＯＳＦＥＴ Ｑ３，
Ｑ４の共通ゲート端子と入力差動ＭＯＳＦＥＴＱ２のド
レイン端子との間にゲイン調整用のＭＯＳＦＥＴ Ｑ５
が接続されており、そのオン抵抗を制御することでゲイ
ンを調整できるようになっている。
【００１７】図４には上記比較器を使用して好適なＡＤ
変換器の一例が示されている。サンプルホールド回路４
１によってされたサンプルホールドされたアナログ入力
信号Ｖｉｎは、図１に示すような回路で構成された比較
器１０に供給され、基準電圧発生回路４２から供給され
る基準電圧Ｖｒｅｆと比較され、その比較結果がラッチ
回路（レジスタ）４３にラッチされる。ラッチ回路４３
にラッチされた結果はデコーダ４４によってデコードさ
れ、そのデコード結果に従った基準電圧Ｖｒｅｆが、例
えば抵抗ストリングスと選択スイッチ列等からなるよう
な基準電圧供給回路４２から比較器１０に対して供給さ
れるようになっている。
変換器の一例が示されている。サンプルホールド回路４
１によってされたサンプルホールドされたアナログ入力
信号Ｖｉｎは、図１に示すような回路で構成された比較
器１０に供給され、基準電圧発生回路４２から供給され
る基準電圧Ｖｒｅｆと比較され、その比較結果がラッチ
回路（レジスタ）４３にラッチされる。ラッチ回路４３
にラッチされた結果はデコーダ４４によってデコードさ
れ、そのデコード結果に従った基準電圧Ｖｒｅｆが、例
えば抵抗ストリングスと選択スイッチ列等からなるよう
な基準電圧供給回路４２から比較器１０に対して供給さ
れるようになっている。
【００１８】以上説明したように上記実施例は、２個の
差動増幅回路を縦列接続させ、初段の差動増幅回路と次
段の差動増幅回路との間に一対のカップリング・コンデ
ンサとこれらのコンデンサを充電するための一対のスイ
ッチとからなるオフセット充電回路を設けるとともに、
初段の差動増幅回路の入力切替回路には、入力信号と基
準電圧のサンプリング用スイッチとは別個に同一電圧を
入力するためのスイッチを付加してなるオフセットキャ
ンセル回路付き比較器において、初段の差動増幅回路の
出力端子間にイコライズ用のスイッチを接続させ、カッ
プリング・コンデンサへのオフセット電位の充電開始時
に、上記イコライズ用スイッチを一時的にオンさせるよ
うにしたので、オフセットキャンセル前の初段差動増幅
回路の出力電位差が大きい場合であっても出力端子間の
イコライズ用スイッチがオンされることによって急速に
出力電位差が小さくされるため、オフセット電位蓄積用
のカップリング・コンデンサの充電時間が短縮され、オ
フセットをキャンセルするのに要する時間が短くなっ
て、高速の比較動作が可能になるという効果がある。
差動増幅回路を縦列接続させ、初段の差動増幅回路と次
段の差動増幅回路との間に一対のカップリング・コンデ
ンサとこれらのコンデンサを充電するための一対のスイ
ッチとからなるオフセット充電回路を設けるとともに、
初段の差動増幅回路の入力切替回路には、入力信号と基
準電圧のサンプリング用スイッチとは別個に同一電圧を
入力するためのスイッチを付加してなるオフセットキャ
ンセル回路付き比較器において、初段の差動増幅回路の
出力端子間にイコライズ用のスイッチを接続させ、カッ
プリング・コンデンサへのオフセット電位の充電開始時
に、上記イコライズ用スイッチを一時的にオンさせるよ
うにしたので、オフセットキャンセル前の初段差動増幅
回路の出力電位差が大きい場合であっても出力端子間の
イコライズ用スイッチがオンされることによって急速に
出力電位差が小さくされるため、オフセット電位蓄積用
のカップリング・コンデンサの充電時間が短縮され、オ
フセットをキャンセルするのに要する時間が短くなっ
て、高速の比較動作が可能になるという効果がある。
【００１９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、差動増幅回路がＭＯＳＦＥＴで構成され
ていると説明したが、バイポーラ・トランジスタにより
差動増幅回路が構成されている場合にも適用することが
できる。以上の説明では主として本発明者によってなさ
れた発明を、その背景となった利用分野であるＡＤ変換
器に使用される比較器に適用した場合について説明した
が、この発明はそれに限定されるものでなく、差動増幅
回路により構成された電圧比較器一般に利用することが
できる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、差動増幅回路がＭＯＳＦＥＴで構成され
ていると説明したが、バイポーラ・トランジスタにより
差動増幅回路が構成されている場合にも適用することが
できる。以上の説明では主として本発明者によってなさ
れた発明を、その背景となった利用分野であるＡＤ変換
器に使用される比較器に適用した場合について説明した
が、この発明はそれに限定されるものでなく、差動増幅
回路により構成された電圧比較器一般に利用することが
できる。
【００２０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、動作速度を低減させること
なくオフセットをキャンセルすることができる高速、高
精度の電圧比較器を実現することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、動作速度を低減させること
なくオフセットをキャンセルすることができる高速、高
精度の電圧比較器を実現することができる。
【図１】本発明に係るオフセット・キャンセル回路を備
えた電圧比較器の一実施例を示す回路構成図である。
えた電圧比較器の一実施例を示す回路構成図である。
【図２】実施例の電圧比較器を制御する制御信号のタイ
ミングを示すタイミングチャートである。
ミングを示すタイミングチャートである。
【図３】初段の差動増幅回路の具体的回路の一例を示す
回路図である。
回路図である。
【図４】本発明に係る電圧比較器を使用して好適な応用
回路としてのＡＤ変換器の一例を示すブロック図であ
る。
回路としてのＡＤ変換器の一例を示すブロック図であ
る。
【図５】本発明に先立って検討したオフセット・キャン
セル回路を備えた電圧比較器の一例を示す回路構成図で
ある。
セル回路を備えた電圧比較器の一例を示す回路構成図で
ある。
１０ 比較器 １１ 初段差動増幅回路 １２ 次段差動増幅回路 １３ オフセット充電回路 １４ 入力切替回路 ４１ サンプルホールド回路 ４２ 基準電圧供給回路 Ｃ１，Ｃ２ オフセット電位蓄積用カップリング・コン
デンサ Ｍ１ イコライズ用スイッチ
デンサ Ｍ１ イコライズ用スイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 点 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 野田 孝明 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 笠井 淳 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 増村 温夫 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 嶋内 宏明 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内
Claims (1)
- 【請求項１】 縦列接続された２個の差動増幅回路と、
前段の差動増幅回路と次段の差動増幅回路とを接続する
信号線上に設けられたオフセット電位蓄積用のコンデン
サと、このコンデンサを充放電するためのスイッチと、
初段の差動増幅回路への入力を切り替えるための入力切
替回路とからなる比較器であって、上記入力切替回路に
は入力信号および比較電圧の供給用スイッチと同一電圧
を入力するためのスイッチが設けられているとともに、
上記初段差動増幅回路の出力端子間にはイコライズ用の
スイッチが接続され、上記コンデンサへのオフセット電
位の充電開始時に、上記イコライズ用スイッチが一時的
にオンされるように構成されてなることを特徴とするオ
フセットキャンセル回路付き比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4238205A JPH0685562A (ja) | 1992-09-07 | 1992-09-07 | オフセットキャンセル回路付き比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4238205A JPH0685562A (ja) | 1992-09-07 | 1992-09-07 | オフセットキャンセル回路付き比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685562A true JPH0685562A (ja) | 1994-03-25 |
Family
ID=17026717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4238205A Withdrawn JPH0685562A (ja) | 1992-09-07 | 1992-09-07 | オフセットキャンセル回路付き比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685562A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001292041A (ja) * | 2000-04-07 | 2001-10-19 | Fujitsu Ltd | オペアンプおよびそのオフセットキャンセル回路 |
| JP2004288868A (ja) * | 2003-03-20 | 2004-10-14 | Fuji Xerox Co Ltd | 発光素子駆動装置 |
| US6911858B2 (en) | 2001-06-22 | 2005-06-28 | Matsushita Electric Industrial Co., Ltd. | Comparator with offset canceling function and D/A conversion apparatus with offset canceling function |
| JP2007189775A (ja) * | 2006-01-11 | 2007-07-26 | Renesas Technology Corp | スイッチング電源装置 |
| JP2008236737A (ja) * | 2007-02-19 | 2008-10-02 | Toshiba Corp | 信号検出回路 |
| JP2010187269A (ja) * | 2009-02-13 | 2010-08-26 | Fujitsu Ltd | レベル判定装置の判定方法 |
| US8368577B2 (en) | 2010-03-24 | 2013-02-05 | Fujitsu Semiconductor Limited | A/D converter |
-
1992
- 1992-09-07 JP JP4238205A patent/JPH0685562A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2010187269A (ja) * | 2009-02-13 | 2010-08-26 | Fujitsu Ltd | レベル判定装置の判定方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |