JP2007189775A

JP2007189775A - スイッチング電源装置

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Publication number: JP2007189775A
Application number: JP2006003765A
Authority: JP
Inventors: Takuya Ishigaki; 卓也石垣; Takashi Sase; 隆志佐瀬; Tamahiko Kanouda; 玲彦叶田; Koji Tateno; 孝治立野; Ryotaro Kudo; 良太郎工藤
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-01-11
Filing date: 2006-01-11
Publication date: 2007-07-26
Anticipated expiration: 2026-01-11
Also published as: JP4585454B2; US20070262761A1; US7385380B2

Abstract

【課題】電流検出用オペアンプのオフセットによる影響を受けずに、電流を高精度で検出することができ、さらに電流検出用オペアンプは単電源での構成をも可能にし、それによって高精度かつ高速の電流制御が可能なスイッチング電源装置を提供する。
【解決手段】コイルに電流を流すパワーＭＯＳトランジスタをスイッチング制御して入力電圧を出力電圧に変換するスイッチング電源装置において、電流検出用オペアンプＯＰ１にオフセット電圧が発生しても、電流検出用ＭＯＳトランジスタＱｓのソース電位を正確にロウ側パワーＭＯＳトランジスタＱ２のソース電位に保つように構成されている。例えば、電流検出用オペアンプＯＰ１の反転入力端子にオフセットキャンセル用コンデンサＣ２を配置し、このコンデンサＣ２にオペアンプＯＰ１に発生するオフセット電圧を相殺する方向の電圧を充電することにより実施する。
【選択図】図１

Description

本発明は、直流電圧を発生する電源装置の技術に関し、特に、スイッチング・レギュレータにおける電流検出において、例えばＰＷＭ（パルス幅変調）方式でスイッチング制御して入力電圧を変換して出力電圧を得るスイッチング電源装置の電流検出回路に適用して有効な技術に関する。

近年、電子機器にはシステム制御装置としてマイクロプロセッサ（以下、ＣＰＵと称する）が搭載されるものが多くなっている。また、ＣＰＵの動作周波数はますます高くなる傾向があり、動作周波数の増加に伴って最大動作電流も増大している。

そこで、この大電流の要求に答えるには複数のスイッチング電源を並列に接続することで、電流供給能力を高めたマルチフェーズ電源システムが提案されている。かかる電源システムにおいては、各電源（フェーズ）に流れる電流が均等でなければ発熱が集中し電源システムの破壊につながる。コイルに流れる電流を精度よく検出して各フェーズに対して均等な電流が流れるように各フェーズのパワートランジスタの駆動信号をフィードバック制御することが必要となる。フィードバック制御のための電流検出には各フェーズの電流を均等に制御するため、高い精度が要求される。

電流を検出する方法としては、例えば特許文献１に記載されているものがある。
特開２００３−２３２８１６号公報

ところで、上記特許文献１は、スイッチング電源で用いる場合を考慮しておらず、さらに、検出電流のオペアンプのオフセットによる検出誤差の影響について触れておらず、オペアンプも正負両電源が必要である。

そこで、本発明の目的は、電流検出用オペアンプのオフセットによる影響を受けずに、電流を高精度で検出することができ、さらに電流検出用オペアンプは単電源での構成をも可能にし、それによって高精度かつ高速の電流制御が可能なスイッチング電源装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明は、インダクタとしてのコイルに電流を流すパワー半導体素子としてのパワーＭＯＳトランジスタをＰＷＭ方式でスイッチング制御して入力電圧を変換（昇圧または降圧）して出力電圧を得るスイッチング電源装置を構成する電源ドライバ回路において、電流検出回路の単電源オペアンプに±数ｍＶ程度のオフセット電圧が発生しても、電流検出用ＭＯＳトランジスタのソース電位またはエミッタ電圧を正確にロウ側パワーＭＯＳトランジスタのソース電位またはエミッタ電圧に保つように構成したものである。

例えば、電流検出用の単電源オペアンプの反転入力端子にオフセットキャンセル用コンデンサを配置し、前記コンデンサに単電源オペアンプに発生するオフセット電圧を相殺する方向の電圧を充電することにより実施する。

上記の手法によれば、単電源オペアンプのオフセット電圧による影響を回避できるため、電流検出用ＭＯＳトランジスタのソース電位またはエミッタ電圧を正確にロウ側パワーＭＯＳトランジスタのソース電位またはエミッタ電圧に保つことができるので、従来のように電流検出用ＭＯＳトランジスタのソース電位またはエミッタ電圧が電流検出用オペアンプのオフセット電圧により電位は変動せず、スイッチング電源装置および電源ドライバ回路ならびにモジュールの出力電流に対し、電流検出精度が向上する。

具体的には、スイッチング電源装置が１フェーズあたり出力電流１０Ａ動作中にロウ側パワーＭＯＳトランジスタのオン抵抗が２ｍΩとした場合、電流検出用オペアンプにオフセット電圧が±５ｍＶ発生した場合において、オフセット電圧による検出電流の誤差は約±２５％発生する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、本発明によれば、電流検出用オペアンプのオフセットによる仮想接地電位のずれの影響を抑制しているため、電流検出用オペアンプのオフセットによる影響を受けずに、電流を高精度で検出することができ、さらに電流検出用オペアンプは単電源での構成をも可能にし、それによって高精度かつ高速の電流制御が可能なスイッチング電源装置を実現することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（第１の実施の形態）
図１〜図４により、本発明に係る第１の実施の形態のスイッチング電源装置の一例を説明する。

図１は、本実施の形態のスイッチング電源装置の構成例を示す回路構成図である。

本実施の形態のスイッチング電源装置は、例えば電源ドライバ回路を内蔵した電源ドライバモジュールとそれを適用した降圧型スイッチング・レギュレータに適用され、電池などの直流電源から供給される直流電圧Ｖｉｎ（例えば１２Ｖ）が入力される電圧入力端子Ｐ０と接地点（ＧＮＤ）との間に直列に接続された一対のパワーＭＯＳトランジスタＱ１（以下、ハイ側パワーＭＯＳトランジスタ），Ｑ２（以下、ロウ側パワーＭＯＳトランジスタ）、およびこのパワーＭＯＳトランジスタＱ１，Ｑ２のゲート端子を駆動するドライバＩＣ１１０などを内蔵した電源ドライバモジュール１００で構成されている。

ドライバＩＣ１１０は、ハイ側パワーＭＯＳトランジスタＱ１のゲート駆動電圧を生成するゲート駆動回路１１１と、ロウ側パワーＭＯＳトランジスタＱ２のゲート駆動電圧を生成するゲート駆動回路１１２と、コントローラ２００からのＰＷＭ制御パルスＰＷＭに基づいてパワーＭＯＳトランジスタＱ１とＱ２が同時にオン状態になって貫通電流が流れないようにデッドタイムを有し、かつ相補的にオン・オフされるように、前記ゲート駆動回路１１１，１１２の入力信号を生成するコントロールロジック１２０などから構成されている。このドライバＩＣ１１０において、パワーＭＯＳトランジスタＱ１はハイ側ＩＣ１３０として構成され、またパワーＭＯＳトランジスタＱ２と後述する電流検出用ＭＯＳトランジスタＱｓはロウ側ＩＣ１４０として構成される。

電源ドライバモジュール１００の周辺回路は、この電源ドライバモジュール１００の出力端子ＯＵＴと負荷との間に接続されるインダクタとしてのコイルＬ０と、このコイルＬ０の負荷側のノードｎ１と接地点との間に接続され出力電圧Ｖｏｕｔを安定化させる平滑容量Ｃ０と、この平滑容量Ｃ０と並列に接続された出力電圧検出用の直列形態の抵抗Ｒ１およびＲ２と、この抵抗Ｒ１およびＲ２の接続ノードｎ２の電位ＶＦＢに基づいてＰＷＭ制御パルスＰＷＭを生成してドライバＩＣ１１０へ供給するコントローラ（ＰＷＭ制御回路）２００などから構成されている。図１において、電流源ＩＬとして示されているのは、本実施の形態のスイッチング・レギュレータからの電流の供給を受けて動作するＣＰＵのような負荷としての半導体集積回路である。

本実施の形態においては、ドライバＩＣ１１０に、電源電圧ＶＣＣ（例えば５Ｖ）を印加するための外部電源端子Ｐ１が設けられ、この外部電源端子Ｐ１とハイ側パワーＭＯＳトランジスタＱ１のゲート駆動電圧を生成するゲート駆動回路１１１と外部電源端子Ｐ１との間にはダイオードＤ１が接続されているとともに、このダイオードＤ１のカソード端子（ゲート駆動回路１１１の電源端子）に接続された外部端子Ｐ２が設けられており、この外部端子Ｐ２と電源ドライバモジュール１００の出力端子ＯＵＴとの間に容量素子Ｃ１が接続されることにより、ダイオードＤ１と容量素子Ｃ１がゲート駆動回路１１１の電源電圧を昇圧するブートストラップ回路を構成するようになっている。

本実施の形態のスイッチング・レギュレータでは、ドライバＩＣ１１０内のコントロールロジック１２０において、コントローラ２００から供給されるＰＷＭ制御パルスＰＷＭに基づいて、前記ゲート駆動回路１１１と１１２に入力されるゲート制御信号が生成される。このとき、ゲート制御信号の遅延時間のばらつき等でハイレベルの期間が重なるとパワーＭＯＳトランジスタＱ１，Ｑ２に貫通電流が流れてしまうので、これを回避するため、コントロールロジック１２０では、パワーＭＯＳトランジスタＱ１，Ｑ２のゲート駆動信号のハイレベルの期間が重ならないように、ゲート駆動回路１１１と１１２に入力されるゲート制御信号が形成される。

前記ゲート駆動回路１１１と１１２によりハイ側パワーＭＯＳトランジスタＱ１とロウ側パワーＭＯＳトランジスタＱ２が、入力されるＰＷＭ制御パルスＰＷＭのパルス幅に応じて相補的にオン、オフ動作されることによりコイルＬ０に電流が流され、ＰＷＭ制御パルスのデューティ比に応じた電圧Ｖｏｕｔが出力される。

さらに、本実施の形態では、電流検出回路として、上記ロウ側パワーＭＯＳトランジスタＱ２とドレイン端子同士が接続される電流検出用ＭＯＳトランジスタ（以下、センス用トランジスタと称する）Ｑｓと、この電流検出用ＭＯＳトランジスタＱｓのソース端子に接続される電流検出用抵抗（以下、センス抵抗と称する）Ｒｓｎｓとを接続するノードｎ３に、パワーＭＯＳトランジスタＱ２のソース電圧と同一電位の電圧が印加されるように正の電圧で動作する電流検出用オペアンプＯＰ１を用いてフィードバックループが構成されている。さらに、この電流検出回路では、電流検出用オペアンプＯＰ１のオフセット電圧が常に正または負になるように、また、センス抵抗Ｒｓｎｓの一端の電位が周期的に１ｍＶ以下になるように構成される。

具体的に、電流検出回路は、ロウ側パワーＭＯＳトランジスタＱ２と並列に接続されたセンス用ＭＯＳトランジスタＱｓと、このセンス用ＭＯＳトランジスタＱｓのゲート駆動電圧を生成するゲート駆動回路１１３と、センス用トランジスタＱｓと直列に接続されたセンス抵抗Ｒｓｎｓと、センス抵抗Ｒｓｎｓの他端と出力端子が接続された電流検出用オペアンプＯＰ１と、オフセットキャンセル用コンデンサＣ２，Ｃ３と、各ノード間の切り替えスイッチＳＷ１ａ，ＳＷ２ａ，ＳＷ３ａ，ＳＷ１ｂ，ＳＷ２ｂ，ＳＷ３ｂなどから構成されている。例えば、これらの切り替えスイッチは、ＭＯＳトランジスタからなる。

切り替えスイッチＳＷ１ａは、センス抵抗Ｒｓｎｓと電流検出用オペアンプＯＰ１との接続ノードｎ４と、電流検出用オペアンプＯＰ１の反転入力端子間に接続されている。オフセットキャンセル用コンデンサＣ２は、電流検出用オペアンプＯＰ１の反転入力端子に接続されている。切り替えスイッチＳＷ２ａは、オフセットキャンセル用コンデンサＣ２の他端と、接地点ＧＮＤ間に接続されている。切り替えスイッチＳＷ３ａは、オフセットキャンセル用コンデンサＣ２と切り替えスイッチＳＷ２ａとの接続ノードと、センス用トランジスタＱｓとセンス抵抗Ｒｓｎｓとの接続ノードｎ３間に接続されている。

切り替えスイッチＳＷ１ｂは、電流検出用オペアンプＯＰ１の非反転入力端子と、接地点ＧＮＤ間に接続されている。オフセットキャンセル用コンデンサＣ３は、電流検出用オペアンプＯＰ１の非反転入力端子に接続されている。切り替えスイッチＳＷ２ｂは、オフセットキャンセル用コンデンサＣ３の他端と、接地点ＧＮＤ間に接続されている。切り替えスイッチＳＷ３ｂは、パワーＭＯＳトランジスタＱ２のソース端子と、オフセットキャンセル用コンデンサＣ３と切り替えスイッチＳＷ２ｂとの接続ノード間に接続されている。

そして、センス抵抗Ｒｓｎｓの両端子の電圧がコントローラ２００内の差動アンプＡＭＰに入力され、センス抵抗Ｒｓｎｓの端子間電圧を検出するように構成されている。

図２は、本実施の形態において、電流検出用オペアンプの構成例を示す回路構成図である。

例えば、本実施の形態のような回路を一般的な単電源のオペアンプで動作させる場合、オペアンプの出力電位は０以上と限定されるため、オフセットキャンセル用コンデンサＣ２の両端電圧には電流検出用オペアンプＯＰ１の反転入力端子のノードが負の電位となるように充電することができない。また、両電源のオペアンプにするためには負の電位が必要となり、回路規模が大きくなる。

そこで、本実施の形態においては、単電源のオペアンプを用いてオフセットキャンセル法を実現し、以下、図２により、このオフセットキャンセル法を実現するための電流検出用オペアンプＯＰ１の構成例を説明する。

電流検出用オペアンプＯＰ１は、ＭＯＳトランジスタＱ２１〜３３、抵抗Ｒ２０，２１、コンデンサＣ２０、定電流源Ｉ２０などから構成され、この電流検出用オペアンプＯＰ１の出力端子ＯＰＯＵＴと接地点ＧＮＤ間に定電流源Ｉ２０、出力端子ＯＰＯＵＴと電圧ＶＤＤ間にＭＯＳトランジスタＱ２８を設けることで、出力にレベルシフトを兼ねたセンス電流源を設けている。これにより、入出力特性の良い動作条件での動作が可能となる。また、電流検出用オペアンプＯＰ１の反転入力端子をＭＯＳトランジスタＱ２１のゲートと接続し、ＭＯＳトランジスタＱ２１のソースをＭＯＳトランジスタＱ２３のゲートとＭＯＳトランジスタＱ２９のドレインとを接続し、電流検出用オペアンプＯＰ１の反転入力端子をレベルシフトしている。

同様に、電流検出用オペアンプＯＰ１の非反転入力端子をＭＯＳトランジスタＱ２２のゲートと接続し、ＭＯＳトランジスタＱ２２のソースをＭＯＳトランジスタＱ２４のゲートとＭＯＳトランジスタＱ３０のドレインとを接続し、電流検出用オペアンプＯＰ１の非反転入力端子をレベルシフトしている。これにより、電流検出用オペアンプＯＰ１の動作マージンを確保することが可能となる。

さらに、本実施の形態では、ＭＯＳトランジスタＱ２５のサイズよりもＭＯＳトランジスタＱ２６のサイズを大きく設定している。これにより、電流検出用オペアンプＯＰ１の作動バランスを故意にずらし、強制的に上記電流検出用オペアンプＯＰ１の反転入力端子に接続されたオフセットキャンセル用コンデンサＣ２の両端電圧に電流検出用オペアンプＯＰ１の反転入力端子のノードが正の電位となりオフセットキャンセルが働くようにしており、これにより単電源オペアンプでのオフセット電圧のキャンセルが可能となる。

図３は、本実施の形態において、各素子、またはノードの電位および電流の変化の様子を示すタイミングチャートである。

コントローラ２００から供給されるＰＷＭ制御パルスＰＷＭに基づいて、ハイ側パワーＭＯＳトランジスタＱ１とロウ側パワーＭＯＳトランジスタＱ２とセンス用トランジスタＱｓと切り替えスイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ３ａ，ＳＷ３ｂのオン、オフ動作信号を生成する。ハイ側パワーＭＯＳトランジスタＱ１のゲート信号と同期して切り替えスイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂがオンし、スイッチが導通する。また、Ｖｓｗ１の駆動波形は切り替えスイッチＳＷ１ａと切り替えスイッチＳＷ１ｂとの動作を示し、Ｖｓｗ２の駆動波形は切り替えスイッチＳＷ２ａと切り替えスイッチＳＷ２ｂとの駆動波形を示す。

切り替えスイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂがオンの状態で電流検出用オペアンプＯＰ１のオフセット電圧が上記反転入力端子のオフセットキャンセル用コンデンサＣ２に充電され、切り替えスイッチＳＷ３ａ，ＳＷ３ｂがオンの状態になるとオフセットキャンセル用コンデンサＣ２に充電された電荷を保持したまま電流検出が行われるため、フィードバック系にはオフセットの影響がキャンセルされる。

ハイ側パワーＭＯＳトランジスタＱ１のゲート信号とロウ側パワーＭＯＳトランジスタＱ２のゲート信号とセンス用トランジスタＱｓのゲート信号Ｖｇｓとがオン、オフに切り替わるときにＶｓｗ１とＶｓｗ２が共にオフまたはどちらかがオフの状態にし、反転入力端子のオフセットキャンセル用コンデンサＣ２にスイッチング電流が流れないようにすることで、精度はさらに向上する。

また、Ｖｓｗ３の駆動波形は切り替えスイッチＳＷ３ａと切り替えスイッチＳＷ３ｂとの動作を示す。上記ハイ側パワーＭＯＳトランジスタＱ１のゲート信号とロウ側パワーＭＯＳトランジスタＱ２のゲート信号とセンス用トランジスタＱｓのゲート信号Ｖｇｓとがオン、オフに切り替わるときにＶｓｗ３がオフの状態にし、反転入力端子のオフセットキャンセル用コンデンサＣ２にスイッチング電流が流れないようにすることで、精度はさらに向上する。

本実施の形態のようにスイッチング・レギュレータを動作させると、ハイ側パワーＭＯＳトランジスタＱ１がオンの状態では、電流検出用オペアンプＯＰ１の反転入力端子のオフセットキャンセル用コンデンサＣ２に電流検出用オペアンプＯＰ１のオフセット電圧と等しい大きさの電位がオフセットを相殺する方向に蓄積される。そして、ロウ側パワーＭＯＳトランジスタＱ２がオンの状態では、オフセットキャンセル用コンデンサＣ２にオフセット電圧を相殺する電位が蓄積された状態であり、センス用トランジスタＱｓのソース端子の電位が、ロウ側パワーＭＯＳトランジスタＱ２のソース端子に印加されている電位（本実施の形態の場合は接地電位ＧＮＤ）と同一の電位となるため、図３に示すようにロウ側パワーＭＯＳトランジスタＱ２に流れるドレイン電流Ｉｍに対してセンス抵抗Ｒｓｎｓに流れるドレイン電流Ｉｓは比例し、センス抵抗Ｒｓｎｓの両端に発生する電圧ＶｓｎｓはＩｍに比例する。

本実施の形態のようにオフセット電圧を相殺しキャンセルしなかった場合は、
Ｖｓｎｓ＝（Ｒｍ×Ｒｓｎｓ／Ｒｓ）×Ｉｍ＋（Ｒｓｎｓ／Ｒｓ）×Ｖｏｓ
（Ｖｓｎｓ：センス抵抗の両端電圧、Ｉｍ：ロウ側パワーＭＯＳトランジスタのドレイン電流、Ｖｏｓ：電流検出用オペアンプのオフセット電圧、Ｒｍ：ロウ側パワーＭＯＳトランジスタのオン抵抗、Ｒｓ：センス用トランジスタのオン抵抗、Ｒｓｎｓ：センス抵抗）
のように、ロウ側パワーＭＯＳトランジスタＱ２に流れるドレイン電流Ｉｍに対してセンス抵抗Ｒｓｎｓの両端に発生する電圧Ｖｓｎｓは比例せず、電流検出用オペアンプのオフセット電圧Ｖｏｓの影響により大きな測定誤差が生ずる（図４）。

また、ロウ側パワーＭＯＳトランジスタＱ２とセンス用トランジスタＱｓは、同一の半導体チップ上に同一のプロセスにて素子サイズ（ゲート幅もしくは素子個数）が所定の比（Ｎ：１）となるように形成されるとともに、Ｑｓのゲート端子にはＱ２のゲート駆動電圧と同一の電圧が印加されている。その結果、ロウ側パワーＭＯＳトランジスタＱ２とセンス用トランジスタＱｓのゲートバイアス状態が同一にされ、センス用トランジスタＱｓには、パワーＭＯＳトランジスタＱ２のドレイン電流Ｉｍを１／Ｎに正確に比例縮小したドレイン電流Ｉｓ（＝Ｉｍ／Ｎ）が流れるようになり、本実施の形態の電流検出回路を用いることで、精度の高い検出が可能となる。

ここで、センス抵抗Ｒｓｎｓの端子間電圧をＶｓｎｓとすると、Ｖｓｎｓは、Ｑ２のドレイン電流Ｉｍと、Ｑ２とＱｓのサイズ比Ｎ、センス抵抗Ｒｓｎｓの抵抗値Ｒｓｎｓを用いて、
Ｖｓｎｓ＝Ｉｓ×Ｒｓｎｓ＝（Ｉｍ／Ｎ）×Ｒｓｎｓ
のように、表わすことができる。

また、本実施の形態では、図１において、ノードｎ３と接地電位ＧＮＤ間に配置した抵抗Ｒ３はスイッチング時のスパイク電流を抑制するために配置しており、抵抗Ｒ３により応答速度が向上する。なお、抵抗Ｒ３は適当な値を持つダイオードや、ＭＯＳトランジスタなどを用いることも可能である。

さらに、本実施の形態では、ロウ側パワーＭＯＳトランジスタＱ２に流れるドレイン電流を検出する方法を示したが、同様の方法を用い、ハイ側パワーＭＯＳトランジスタＱ１に流れる電流を検出することも可能である。

また、本実施の形態は、ハイ側パワーＭＯＳトランジスタＱ１にＮＭＯＳを用いたが、ＰＭＯＳを用いるスイッチング電源装置においても本発明は利用可能である。

（第２の実施の形態）
図５により、本発明に係る第２の実施の形態のスイッチング電源装置の一例を説明する。なお、本実施の形態のスイッチング電源装置の構成、電流検出用オペアンプの構成は、前記第１の実施の形態と同じ構成（図１，図２）であるので、ここでの説明は省略する。

図５は、本実施の形態のスイッチング電源装置において、各素子、またはノードの電位および電流の変化の様子を示すタイミングチャートである。

本実施の形態のスイッチング電源装置は、前記第１の実施の形態（図３）におけるタイミングで動作された場合に、ハイ側パワーＭＯＳトランジスタＱ１がオンの状態の時間がとても短い時、ハイ側パワーＭＯＳトランジスタＱ１がオンの状態中に反転入力端子のオフセットキャンセル用コンデンサＣ２に電流検出用オペアンプＯＰ１のオフセット電圧と等しい大きさの電位が蓄積されるための十分な時間が確保できない場合、オフセット電圧をサンプルするタイミングを変え、ロウ側パワーＭＯＳトランジスタＱ２のオンの状態中にオフセットキャンセル用コンデンサＣ２に電流検出用オペアンプＯＰ１のオフセット電圧と大きさの等しい電位を蓄積するようにタイミングを設定する。

これにより、オン期間の短い電源ドライバ回路を内蔵した電源ドライバモジュールとそれを適用した降圧型スイッチング・レギュレータにおいてもオフセット電圧をキャンセルし、精度の高い検出が可能となる。

また、本実施の形態は、ロウ側パワーＭＯＳトランジスタＱ２がオンの状態において反転入力端子のオフセットキャンセル用コンデンサＣ２に電流検出用オペアンプＯＰ１のオフセット電圧と等しい大きさの電位が蓄積されるための十分な時間が確保するように設定したが、本方式でハイ側パワーＭＯＳトランジスタＱ１に流れる電流を検出する場合は、ハイ側パワーＭＯＳトランジスタＱ１がオンの状態の方がロウ側パワーＭＯＳトランジスタＱ２がオンの状態よりも十分大きく、ロウ側パワーＭＯＳトランジスタＱ２がオンの状態でオフセットキャンセル用コンデンサＣ２の充電時間が間に合わなければ、ハイ側パワーＭＯＳトランジスタＱ１がオンの状態においてオフセットキャンセル用コンデンサＣ２に電流検出用オペアンプＯＰ１のオフセット電圧と等しい大きさの電位が蓄積されるための十分な時間を確保するように設定することで、同様に高精度な検出が可能となる。

（第３の実施の形態）
図６により、本発明に係る第３の実施の形態のスイッチング電源装置の一例を説明する。

図６は、本実施の形態のスイッチング電源装置の要部の構成例を示す回路構成図である。

本実施の形態のスイッチング電源装置は、前記第１の実施の形態の図１における電流検出用オペアンプＯＰ１の反転入力端子の切り替えスイッチＳＷ１ａに使用したＭＯＳの半分程度のサイズの補助ＭＯＳトランジスタＱ３のソース端子とドレイン端子を接続し、補助ＭＯＳトランジスタＱ３のゲート駆動信号に切り替えスイッチＳＷ１ａの反転信号を接続し、電流検出用オペアンプＯＰ１の非反転入力端子のオフセットキャンセル用コンデンサＣ３を除き、短絡した構成となっている。

これにより、補助ＭＯＳトランジスタＱ３が切り替えスイッチＳＷ１ａの逆相で動作することにより、切り替えスイッチＳＷ１ａが動作したときに流れ出す電荷を補助ＭＯＳトランジスタＱ３が受け取り、電流検出用オペアンプＯＰ１の反転入力端子のオフセットキャンセル用コンデンサＣ２に流入するスイッチングによる電荷を打ち消すことが可能となり、オフセットキャンセル用コンデンサＣ３を必要としない。

（第４の実施の形態）
図７および図８により、本発明に係る第４の実施の形態のスイッチング電源装置の一例を説明する。

図７は、本実施の形態のスイッチング電源装置の要部の構成例を示す回路構成図であり、また、図８は、各素子、またはノードの電位および電流の変化の様子を示すタイミングチャートである。

本実施の形態のスイッチング電源装置は、前記第１の実施の形態の図１における電流検出用オペアンプＯＰ１の出力端子とＤＣ出力化用スイッチＳＷ４の一方の端子を接続し、もう一方の端子をＤＣ出力化用ホールドコンデンサＣ４の一方の端子とＤＣ出力化用オペアンプＯＰ２の非反転入力端子とを接続し、ＤＣ出力化用ホールドコンデンサＣ４のもう一方の端子を接地し、ＤＣ出力化用オペアンプＯＰ２の反転入力端子および出力端子とコントローラ２００の電流検出端子とを接続した構成となっている。

これにより、ロウ側パワーＭＯＳトランジスタＱ２がオンした後からロウ側パワーＭＯＳトランジスタＱ２がオン状態期間の中心タイミングまでを、ＤＣ出力化用スイッチＳＷ４をオン状態にすることで、ＤＣ出力化用ホールドコンデンサＣ４にロウ側パワーＭＯＳトランジスタＱ２のドレイン電流Ｉｍの平均値に比例した電圧をＤＣ出力化用オペアンプＯＰ２の出力端子にＤＣ出力化電圧Ｖｓｈとして検出することが可能となる。

しかし、本実施の形態は、ＤＣ出力化用スイッチＳＷ４のサイズを大きくし、オン抵抗を小さくする必要があるため、スイッチＳＷ４が切り替わる際に電荷が流出し、ＤＣ出力化用ホールドコンデンサＣ４の電位に影響を与える。その影響が大きい場合は、次に示す第５の実施の形態が効果的である。

（第５の実施の形態）
図９により、本発明に係る第５の実施の形態のスイッチング電源装置の一例を説明する。

図９は、本実施の形態のスイッチング電源装置の要部の構成例を示す回路構成図である。

本実施の形態のスイッチング電源装置は、前記第４の実施の形態の図７におけるＤＣ出力化用ホールドコンデンサＣ４とＤＣ出力化用オペアンプＯＰ２の非反転入力端子の接続ノードにスイッチング電圧補償ＭＯＳトランジスタＱ４のソース端子およびドレイン端子を接続した構成となっている。

これにより、ＤＣ出力化用スイッチＳＷ４が切り替わる際に流出する電荷をスイッチング電圧補償ＭＯＳトランジスタＱ４が相殺し、スイッチＳＷ４のスイッチングによる影響を打ち消し、精度の良い検出が可能である。

ただし、本実施の形態は、ロウ側パワーＭＯＳトランジスタＱ２のドレイン電流Ｉｍのリプル電流が大きい場合、ＤＣ出力化用スイッチＳＷ４がオンの状態時にはＤＣ出力化電圧Ｖｓｈにも同形のリプル電圧が乗ってしまい、リプル電流の大きな電源ドライバモジュールとそれを適用した降圧型スイッチング・レギュレータに使用する場合は、次に示す第６の実施の形態が効果的である。

（第６の実施の形態）
図１０および図１１により、本発明に係る第６の実施の形態のスイッチング電源装置の一例を説明する。

図１０は、本実施の形態のスイッチング電源装置の要部の構成例を示す回路構成図であり、また、図１１は、各素子、またはノードの電位および電流の変化の様子を示すタイミングチャートである。

本実施の形態のスイッチング電源装置は、前記第５の実施の形態の図９におけるＤＣ出力化用スイッチＳＷ４の一方の端子とＤＣ出力化用オペアンプＯＰ２の非反転入力端子間にＤＣ出力化用補助スイッチＳＷ５を配置し、ＤＣ出力化用補助スイッチＳＷ５とＤＣ出力化用オペアンプＯＰ２の非反転入力端子との接続ノードにＤＣ出力化用補助ホールドコンデンサＣ５の一方の端子を接続し、もう一方の端子を接地点と接続し、さらに、スイッチＳＷ５とオペアンプＯＰ２の端子の接続ノードにスイッチング電圧補償ＭＯＳトランジスタＱ５のソース端子およびドレイン端子を接続した構成となっている。

これにより、ＤＣ出力化用スイッチＳＷ４がオンしている間にロウ側パワーＭＯＳトランジスタＱ２のドレイン電流Ｉｍのリプル分がＤＣ出力化電圧Ｖｓｈに影響を与えることなく、常にロウ側パワーＭＯＳトランジスタＱ２のドレイン電流Ｉｍの平均値を検出することが可能となる。

（第７の実施の形態）
図１２および図１３により、本発明に係る第７の実施の形態のスイッチング電源装置の一例を説明する。

図１２は、本実施の形態のスイッチング電源装置の構成例を示す回路構成図であり、また、図１３は、要部の各素子、またはノードの電位および電流の変化の様子を示すタイミングチャートである。

本実施の形態のスイッチング電源装置は、前記第１〜第３の実施の形態の降圧型スイッチング・レギュレータをマルチフェーズで使用する場合の例である。

本発明を、マルチフェーズで動作するスイッチング・レギュレータで用いる場合、複数個の並列動作させるスイッチング・レギュレータのそれぞれにセンス抵抗が必要である。

そこで、本実施の形態のスイッチング電源装置は、ドライバＩＣ１１０（１１０ａ，１１０ｂ，…）、ロウ側ＩＣ１４０（１４０ａ，１４０ｂ，…）などからなる各電源ドライバモジュール１００（１００ａ，１００ｂ，…）のセンス抵抗Ｒｓｎｓ（Ｒｓｎｓａ，Ｒｓｎｓｂ，…）の一方の端子はドライバＩＣ１１０の電流検出用オペアンプＯＰ１の出力端子のノードｎ４（ｎ４ａ，ｎ４ｂ，…）とコントローラ２００とを接続し、もう一方のノードはセンス用トランジスタＱｓ（Ｑｓａ，Ｑｓｂ，…）のソース端子とドライバＩＣ１１０の切り替えスイッチＳＷ３ａ（ノードｎ３ａ，ｎ３ｂ，…）とコントローラ２００とを接続する。

これにより、複数個のスイッチング・レギュレータを並列動作させる場合にも、前記第１〜第３の実施の形態と同様の効果を得ることができる。

（第８の実施の形態）
図１４および図１５により、本発明に係る第８の実施の形態のスイッチング電源装置の一例を説明する。

図１４は、本実施の形態のスイッチング電源装置の構成例を示す回路構成図であり、また、図１５は、要部の各素子、またはノードの電位および電流の変化の様子を示すタイミングチャートである。

本実施の形態のスイッチング電源装置は、前記第７の実施の形態に対して、前記第４〜第６の実施の形態の降圧型スイッチング・レギュレータをマルチフェーズで使用する場合の例である。

本発明を、マルチフェーズで動作するＤＣ出力化のスイッチング・レギュレータで用いる場合には、各電源ドライバモジュール１００のセンス抵抗Ｒｓｎｓの一方の端子はドライバＩＣ１１０の電流検出用オペアンプＯＰ１の出力端子のノードｎ４と接続し、もう一方のノードはセンス用トランジスタＱｓのソース端子とドライバＩＣ１１０の切り替えスイッチＳＷ３ａに接続する。また、ドライバＩＣ１１０内のＤＣ出力化用オペアンプＯＰ２の出力端子とコントローラ２００とが接続される。

これにより、複数個のＤＣ出力化のスイッチング・レギュレータを並列動作させる場合にも、前記第４〜第６の実施の形態と同様の効果を得ることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態においては、電源ドライバモジュールにおいて、パワーＭＯＳトランジスタＱ１，Ｑ２や電流検出用ＭＯＳトランジスタＱｓとしてＭＯＳＦＥＴを使用したものを示したが、これらのトランジスタはバイポーラ・トランジスタやＩＧＢＴ等で構成することもできる。

また、前記実施の形態の説明では、主として本発明者によってなされた発明をその背景となった利用分野である電子機器の電源装置として使用する降圧型スイッチング・レギュレータについて説明したが、本発明は昇圧型のスイッチング・レギュレータなどにも広く適用可能である。

本発明は、スイッチング制御して入力電圧を変換して出力電圧を得るスイッチング電源装置の電流検出回路、およびそれを内蔵した電源ドライバモジュール、ならびにそのモジュールを使用したスイッチング電源装置に利用して有効である。

本発明に係る第１の実施の形態のスイッチング電源装置の構成例を示す回路構成図である。本発明に係る第１の実施の形態のスイッチング電源装置において、電流検出用オペアンプの構成例を示す回路構成図である。本発明に係る第１の実施の形態のスイッチング電源装置において、各素子、またはノードの電位および電流の変化の様子を示すタイミングチャートである。本発明に係る第１の実施の形態のスイッチング電源装置において、電流検出精度上昇を説明するために、オペアンプがオフセットを有する場合とオフセットを持たない場合のＩｍに対するＶｓｎｓの関係を示す図である。本発明に係る第２の実施の形態のスイッチング電源装置において、各素子、またはノードの電位および電流の変化の様子を示すタイミングチャートである。本発明に係る第３の実施の形態のスイッチング電源装置の要部の構成例を示す回路構成図である。本発明に係る第４の実施の形態のスイッチング電源装置の要部の構成例を示す回路構成図である。本発明に係る第４の実施の形態のスイッチング電源装置において、各素子、またはノードの電位および電流の変化の様子を示すタイミングチャートである。本発明に係る第５の実施の形態のスイッチング電源装置の要部の構成例を示す回路構成図である。本発明に係る第６の実施の形態のスイッチング電源装置の要部の構成例を示す回路構成図である。本発明に係る第６の実施の形態のスイッチング電源装置において、各素子、またはノードの電位および電流の変化の様子を示すタイミングチャートである。本発明に係る第７の実施の形態のスイッチング電源装置の構成例を示す回路構成図である。本発明に係る第７の実施の形態のスイッチング電源装置において、要部の各素子、またはノードの電位および電流の変化の様子を示すタイミングチャートである。本発明に係る第８の実施の形態のスイッチング電源装置の構成例を示す回路構成図である。本発明に係る第８の実施の形態のスイッチング電源装置において、要部の各素子、またはノードの電位および電流の変化の様子を示すタイミングチャートである。

符号の説明

１００，１００ａ，１００ｂ…電源ドライバモジュール、１１０…１１０ａ，１１０ｂ…ドライバＩＣ、１１１，１１２，１１３…ゲート駆動回路、１２０…コントロールロジック、１３０…ハイ側ＩＣ、１４０，１４０ａ，１４０ｂ…ロウ側ＩＣ、２００…コントローラ、ＯＰ１…電流検出用オペアンプ、ＯＰ２…ＤＣ出力化用オペアンプ、ＡＭＰ…差動アンプ、Ｑ１，Ｑ２…パワーＭＯＳトランジスタ、Ｑ３…補助ＭＯＳトランジスタ、Ｑ４，Ｑ５…スイッチング電圧補償ＭＯＳトランジスタ、Ｑ２１〜３３…ＭＯＳトランジスタ、Ｑｓ，Ｑｓａ，Ｑｓｂ…電流検出用ＭＯＳトランジスタ（センス用トランジスタ）、ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ３ａ，ＳＷ３ｂ…切り替えスイッチ、ＳＷ４…ＤＣ出力化用スイッチ、ＳＷ５…ＤＣ出力化用補助スイッチ、Ｒｓｎｓ，Ｒｓｎｓａ，Ｒｓｎｓｂ…電流検出用抵抗（センス抵抗）、Ｒ１〜４，Ｒ２０，Ｒ２１…抵抗、Ｌ０，Ｌ０ａ，Ｌ０ｂ…コイル（インダクタ）、Ｃ０…平滑容量、Ｃ１…容量素子、Ｃ２，Ｃ３…オフセットキャンセル用コンデンサ、Ｃ４…ＤＣ出力化用ホールドコンデンサ、Ｃ５…ＤＣ出力化用補助ホールドコンデンサ、Ｃ２０…コンデンサ、Ｄ１…ダイオード、Ｉ２０…定電流源、ＩＬ…電流源。

Claims

インダクタに電流を流すパワー半導体素子をスイッチング制御して入力電圧を所定の出力電圧に変換するスイッチング電源装置であって、
前記パワー半導体素子とドレイン端子同士またはコレクタ端子同士が接続される電流検出用半導体素子と、前記電流検出用半導体素子のソース端子またはエミッタ端子に接続される電流検出用抵抗とを接続するノードに、前記パワー半導体素子のソース電圧またはエミッタ電圧と同一電位の電圧が印加されるように正の電圧で動作する単電源オペアンプを用いてフィードバックループが構成される電流検出回路を有し、
前記単電源オペアンプの一方の入力端子に第１のコンデンサが配置され、前記電流検出用抵抗で生じる信号を基に電流検出信号を出力させることを特徴とするスイッチング電源装置。
請求項１に記載のスイッチング電源装置において、
前記単電源オペアンプの他方の入力端子に第２のコンデンサが配置されていることを特徴とするスイッチング電源装置。
請求項１または２に記載のスイッチング電源装置において、
前記パワー半導体素子のゲート駆動電圧またはベース駆動電圧と同期して前記単電源オペアンプのオフセット電圧をサンプリングすることを特徴とするスイッチング電源装置。
請求項１または２に記載のスイッチング電源装置において、
前記パワー半導体素子のゲート駆動電圧またはベース駆動電圧のオン期間の一部の期間に前記単電源オペアンプのオフセット電圧をサンプリングすることを特徴とするスイッチング電源装置。
請求項１〜４のいずれか１項に記載のスイッチング電源装置において、
前記単電源オペアンプのオフセット電圧が常に正または負になることを特徴とするスイッチング電源装置。
請求項１〜５のいずれか１項に記載のスイッチング電源装置において、
前記パワー半導体素子のゲート駆動電圧またはベース駆動電圧のオン期間の中心タイミングの手前から中心タイミングまでの信号を第３のコンデンサにサンプリングし、電流検出信号として出力することを特徴とするスイッチング電源装置。
請求項１〜６のいずれか１項に記載のスイッチング電源装置において、
前記電流検出用抵抗の一方の端子を前記単電源オペアンプの出力端子に接続し、他方の端子を前記単電源オペアンプの一方の入力端子および前記電流検出用半導体素子のソース端子またはエミッタ端子に接続することを特徴とするスイッチング電源装置。
請求項１〜７のいずれか１項に記載のスイッチング電源装置において、
複数個の電源を並列して動作させることを特徴とするスイッチング電源装置。
請求項１〜８のいずれか１項に記載のスイッチング電源装置において、
前記単電源オペアンプの動作マージンを確保する手段を有することを特徴とするスイッチング電源装置。
請求項１〜９のいずれか１項に記載のスイッチング電源装置において、
前記電流検出用抵抗の一端の電位が周期的に１ｍＶ以下になることを特徴とするスイッチング電源装置。