JP6244967B2 - キャパシタアレイおよびａｄ変換器 - Google Patents

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Description

開示の技術は、キャパシタアレイおよびＡＤ変換器に関する。
ＡＤ変換器は、サンプリングしたアナログ入力電圧に応じたデジタルコードを出力する装置である。ＡＤ変換器には様々なアーキテクチャがあり、応用から決まる変換速度および分解能の要求等に応じてアーキテクチャが選択される。
ＡＤ変換器の一形態である逐次比較型のＡＤ変換器として、容量ＤＡ変換器と比較器とを備えたものが知られている。容量ＤＡ変換器は二進加重された容量値を有する複数のキャパシタを含むキャパシタアレイを備えている。容量ＤＡ変換器を備えた逐次比較型のＡＤ変換器においては、容量ＤＡ変換器で発生した基準電圧とアナログ入力電圧との大小関係を比較器で複数回判定し、判定結果に応じたデジタルコードを出力する。
半導体集積回路中に形成されるキャパシタの構造として、平行平板構造や櫛型構造などが知られている。
例えば、容量素子と、所定の電位に電位固定されるシールド体と、半導体基板上に各々が絶縁膜を介在して多段に積層された複数の配線層とを有する半導体装置が提案されている。この半導体装置において、容量素子は、複数の配線層のうちの第１の配線層に、絶縁膜を挟んで形成された第１の電極と第２の電極とを有する。シールド体は、第１の配線層に容量素子を平面的に囲むようにして形成された第１の導電体と、複数の配線層のうちの第１の配線層よりも上層の第２の配線層に容量素子を平面的に囲むようにして形成された第２の導電体と、を有する。
また、半導体基板と、半導体基板の上方に形成された下部電極と、下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された上部電極とを有する容量素子と、容量素子の上方又は下方に形成されたシールド層と、を含む半導体装置が提案されている。この半導体装置は、容量素子とシールド層との間に形成され、下部電極又は上部電極に電気的に接続された引き出し配線層を有し、シールド層及び引き出し配線層に、それぞれ複数の孔が形成されている。
また、第１電極および第２電極を有する複数の容量セルと、第１電極に接続された第１の配線および第２電極に接続された第２の配線と、第１配線と第２配線との容量結合を抑えるように設けられたシールド配線と、を備えた半導体集積回路が提案されている。
特開２００７−８１０４４号公報 特開２００３−１５２０８５号公報 特開２００３−１７５７５号公報
キャパシタアレイを有する容量ＤＡ変換器を備えた逐次比較型のＡＤ変換器において、高精度のＡＤ変換出力を得るためには、二進加重された複数のキャパシタの容量値の相対精度がより高いことが望ましい。キャパシタアレイにおいて、キャパシタ間の容量値の相対精度を劣化させる要因の１つとして、寄生キャパシタが挙げられる。
例えば、容量値１ｃの１６個の単位キャパシタを含むキャパシタアレイを有する容量ＤＡ変換器を備えた４ビット逐次変換型のＡＤ変換器について考える。容量ＤＡ変換器において、単位キャパシタを適宜組み合わせることにより二進加重された複数の合成キャパシタが形成される。例えば、容量ＤＡ変換器は、単一の単位キャパシタにより形成される容量値１ｃのキャパシタＣ０およびダミーキャパシタＣｄと、２つの単位キャパシタを並列接続して形成される容量値２ｃのキャパシタＣ１と、を備える。更に、容量ＤＡ変換器は、４つの単位キャパシタを並列接続して形成される容量値４ｃのキャパシタＣ２と、８つの単位キャパシタを並列接続して形成される容量値８ｃのキャパシタＣ３と、を備える。この場合において、例えば、キャパシタＣ３に寄生キャパシタが並列接続されると、キャパシタＣ３の容量値は８ｃよりも大きい値となる。つまり、キャパシタアレイ内の特定のキャパシタに寄生キャパシタが並列接続されると、キャパシタの容量値の相対精度（二進加重性）が劣化して、容量ＤＡ変換器の出力信号のリニアリティが低下する。これにより、ＡＤ変換器から出力されるデジタルコードに誤差が生じ、適切なＡＤ変換結果を得ることが困難となる場合がある。
開示の技術は、１つの側面として、寄生キャパシタに起因する、キャパシタアレイに含まれるキャパシタ群の容量値の相対精度の劣化を防止することを目的とする。
キャパシタアレイは、複数の層のうちの少なくとも１つの層に設けられ且つ相互に対向する第１の電極および第２の電極を各々が有し、相互に間隙を隔てて設けられた複数のキャパシタを含む。キャパシタアレイは、前記複数のキャパシタの前記第１の電極に接続され、前記複数の層のうちのいずれかの層に設けられ、且つ前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第１の配線を含む。キャパシタアレイは、前記複数のキャパシタの前記第２の電極に接続され、前記第１の配線が設けられた層に対して少なくとも１層分隔てて離間した層に設けられた第２の配線を含む。第２の配線は、前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられている。キャパシタアレイは、前記第１の配線が設けられた層と前記第２の配線が設けられた層との間の層に設けられた第１の導電体を含む。前記第１の導電体は、前記第１の配線と前記第２の配線との間に介在するように前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位に延在している。前記第１の導電体は、前記複数のキャパシタの各々に対して絶縁されている。
開示の技術は、一つの側面として、寄生キャパシタに起因する、キャパシタアレイに含まれるキャパシタ群の容量値の相対精度の劣化を防止するという効果を奏する。
開示の技術の一実施形態に係るＡＤ変換器の構成を示す回路図である。 開示の技術の一実施形態に係るキャパシタアレイを形成する複数の単位キャパシタの配列形態を示す平面図である。 開示の技術の一実施形態に係る単位キャパシタの構成を示す平面図である。 図３における４−４線に沿った断面図である。 図３における５−５線に沿った断面図である。 開示の技術の一実施形態に係るメタル配線層Ｍ４におけるキャパシタアレイのレイアウトを示す平面図である。 開示の技術の一実施形態に係るメタル配線層Ｍ３におけるキャパシタアレイのレイアウトを示す平面図である。 開示の技術の一実施形態に係るメタル配線層Ｍ２におけるキャパシタアレイのレイアウトを示す平面図である。 開示の技術の一実施形態に係るメタル配線層Ｍ１におけるキャパシタアレイのレイアウトを示す平面図である。 開示の技術の一実施形態に係るメタル配線層Ｍ４におけるキャパシタアレイ全体のレイアウトを示す平面図である。 開示の技術の一実施形態に係るメタル配線層Ｍ３におけるキャパシタアレイ全体のレイアウトを示す平面図である。 開示の技術の一実施形態に係るメタル配線層Ｍ２におけるキャパシタアレイ全体のレイアウトを示す平面図である。 開示の技術の一実施形態に係るメタル配線層Ｍ１におけるキャパシタアレイ全体のレイアウトを示す平面図である。 開示の技術の一実施形態に係るキャパシタアレイの製造方法を示す断面図である。 開示の技術の一実施形態に係るキャパシタアレイの製造方法を示す断面図である。 開示の技術の一実施形態に係るキャパシタアレイの製造方法を示す断面図である。 開示の技術の一実施形態に係るキャパシタアレイの製造方法を示す断面図である。 開示の技術の一実施形態に係るキャパシタアレイの製造方法を示す断面図である。 開示の技術の一実施形態に係るキャパシタアレイの製造方法を示す断面図である。 開示の技術の一実施形態に係るキャパシタアレイの製造方法を示す断面図である。 開示の技術の一実施形態に係るキャパシタアレイの製造方法を示す断面図である。 開示の技術の一実施形態に係るキャパシタアレイの製造方法を示す断面図である。 開示の技術の一実施形態に係るキャパシタアレイの製造方法を示す断面図である。 開示の技術の一実施形態に係るキャパシタアレイの製造方法を示す断面図である。 開示の技術の一実施形態に係るメタル配線層Ｍ１の形成が完了した段階におけるキャパシタアレイの断面図である。 比較例に係るキャパシタアレイの平面図である。 比較例に係るキャパシタアレイの斜視図である。 開示の技術の一実施形態に係るキャパシタアレイの部分的な構成を示す断面図である。 開示の技術の一実施形態に係るキャパシタアレイの部分的な構成を示す断面図である。 開示の技術の一実施形態に係る単位キャパシタの電極形状の変形例を示す図である。 開示の技術の一実施形態に係る単位キャパシタの電極形状の変形例を示す図である。
以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
［第１の実施形態］
図１は、開示の技術の実施形態に係るＡＤ変換器１０の構成を示す回路図である。ＡＤ変換器１０は、半導体集積回路内に形成される逐次比較型のＡＤ変換器であり、一例として４ビットの変換分解能を有する。
ＡＤ変換器１０は、容量ＤＡ変換器１１を形成するキャパシタアレイ１２およびスイッチＳｄ、Ｓ０〜Ｓ３を含む。ＡＤ変換器１０は、更にキャパシタアレイ１２の共通ノード１３に接続された比較器１４と、比較器１４の入出力端子間に設けられたスイッチ１６と、比較器１４の出力端子に接続された逐次比較制御回路１８と、を含む。なお、ＡＤ変換器１０は、開示の技術のＡＤ変換器の一例である。容量ＤＡ変換器１１は、開示の技術の容量ＤＡ変換器の一例である。キャパシタアレイ１２は、開示の技術のキャパシタアレイの一例である。
キャパシタアレイ１２は、二進加重された容量値を有するキャパシタＣｄおよびＣ０〜Ｃ３を含む。すなわち、ＬＳＢ（Least Significant Bit）に対応するキャパシタＣ０は容量値１ｃを有し、キャパシタＣ１は容量値２ｃを有し、キャパシタＣ２は容量値４ｃを有し、ＭＳＢ（Most Significant Bit）に対応するキャパシタＣ３は容量値８ｃを有する。ダミーのキャパシタＣｄは、キャパシタＣ０と同様、容量値１ｃを有する。なお、本実施形態では、４ビットの変換分解能を実現するために、キャパシタアレイ１２に容量値が異なる４種類のキャパシタを含めることとしているが、キャパシタの構成は、所望の変換分解能が得られるように適宜変更することが可能である。変換分解能をｎビットとする場合には、ｎ種類のキャパシタが設けられ、ｋ（＝１、２、３、・・・、ｎ）番目のキャパシタＣｋの容量値を、２ｋ−１ｃとすればよい。
キャパシタＣｄ、Ｃ０〜Ｃ３は、それぞれ、トップ電極２１およびボトム電極２２を有する。キャパシタＣｄ、Ｃ０〜Ｃ３のトップ電極２１の各々は、それぞれ共通ノード１３に接続され、共通ノード１３は、比較器１４の入力端子に接続されている。キャパシタＣｄ、Ｃ０〜Ｃ３のボトム電極２２は、それぞれ、対応するスイッチＳｄ、Ｓ０〜Ｓ３に接続されている。
スイッチＳｄ、Ｓ０〜Ｓ３は、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ等のスイッチング素子を含んでいる。スイッチＳｄは、アナログ入力電圧ＶＩＮおよび接地電圧ＧＮＤのいずれか一方を選択的にキャパシタＣｄのボトム電極２２に印加するように切り替えられる。スイッチＳ０〜Ｓ３は、アナログ入力電圧ＶＩＮ、接地電圧ＧＮＤおよび参照電圧ＶＲＥＦのいずれかを選択的に対応するキャパシタＣ０〜Ｃ３のボトム電極２２に印加するように切り替えられる。スイッチＳｄ、Ｓ０〜Ｓ３は、逐次比較制御回路１８から供給される制御信号に基づいて切り替えられる。
ＡＤ変換器１０は、アナログ入力電圧ＶＩＮのＡＤ変換を以下のようにして行う。初めに、アナログ入力電圧ＶＩＮのサンプリングを行う。具体的には、キャパシタＣｄ、Ｃ０〜Ｃ３のボトム電極２２にそれぞれアナログ入力電圧ＶＩＮが印加されるようにスイッチＳｄ、Ｓ０〜Ｓ３を切り替える。また、比較器１４の入出力端子間に設けられたスイッチ１６をオン状態に切り替える。これにより、キャパシタＣｄ、Ｃ０〜Ｃ３の各々のボトム電極２２側の電位はアナログ入力電圧ＩＮに応じた電位となり、トップ電極２１側の電位（共通ノード１３の電位）は比較器１４のしきい値電圧程度の電位となる。すなわち、キャパシタＣｄ、Ｃ０〜Ｃ３の各々には、アナログ入力電圧ＶＩＮに応じた電荷が充電される。
次に、スイッチ１６をオフ状態に切り替える。これにより、共通ノード１３は、フローティング状態となり、キャパシタＣｄ、Ｃ０〜Ｃ３に充電された電荷は放電されることはない。その後、ＭＳＢ（Most Significant Bit）に対応するキャパシタＣ３のボトム電極２２に参照電圧ＶＲＥＦが印加されるようにスイッチＳ３を切り替える。更に、キャパシタＣｄ、Ｃ０〜Ｃ２のボトム電極２２に接地電圧ＧＮＤが印加されるようにスイッチＳｄ、Ｓ０〜Ｓ２を切り替える。このときの共通ノード１３の電圧変動量ΔＶは、下記の（１）式で表わされる。
ΔＶ＝−（ＶＩＮ−８ｃ×ＶＲＥＦ／１６ｃ）＝−（ＶＩＮ−ＶＲＥＦ／２）・・（１）
（１）式において、１６ｃは、キャパシタＣｄ、Ｃ０〜Ｃ３の容量値の総和であり、８ｃは、参照電圧ＶＲＥＦが印加されたキャパシタＣ３の容量値である。
（１）式よりアナログ入力電圧ＶＩＮが参照電圧ＶＲＥＦの２分の１の電圧よりも大きい場合（ＶＩＮ＞ＶＲＥＦ／２）にはΔＶは負の値となるため、共通ノード１３の電位は下降し、その結果、比較器１４は、論理値“１”を出力する。一方、アナログ入力電圧ＶＩＮが参照電圧ＶＲＥＦの２分の１の電圧よりも小さい場合（ＶＩＮ＜ＶＲＥＦ／２）にはΔＶは正の値となるため、共通ノード１３の電位は上昇し、その結果、比較器１４は、論理値“０”を出力する。かかる比較器１４の出力信号は、ＡＤ変換結果の最上位ビットとして、逐次比較制御回路１８に保持される。
先の試行により、比較器１４から論理値“１”が出力された場合には、キャパシタＣ３のボトム電極２２に参照電圧ＶＲＥＦを印加したままとする。一方、先の試行により、比較器１４から論理値“０”が出力された場合には、キャパシタＣ３のボトム電極２２に接地電圧ＧＮＤが印加されるようにスイッチＳ３を切り替える。その後、キャパシタＣ２のボトム電極２２に参照電圧ＶＲＥＦが印加されるようにスイッチＳ２を切り替える。このときの比較器１４の出力信号に基づいてＡＤ変換結果の第２ビットが決定される。以下、同様の試行を、スイッチＳ１、Ｓ０を順次切り替えることにより行う。これにより、最上位から１ビットずつＡＤ変換結果が決定してゆく。逐次比較制御回路１８は、ＡＤ変換結果を出力する。
図２は、半導体基板上に形成されたキャパシタアレイ１２を形成する複数の単位キャパシタ３０の配列形態の一例を示す平面図である。本実施形態において、キャパシタアレイ１２は、各々が容量値１ｃを有する１６個の単位キャパシタ３０を含む。単位キャパシタ３０は、開示の技術のキャパシタの一例である。１６個の単位キャパシタ３０は、半導体基板上に一例として４行×４列の配列をなすように並置されている。なお、キャパシタアレイ１２に含まれる単位キャパシタ３０の数は、ＡＤ変換器１０の変換分解能に応じて適宜増減することが可能である。また、図２において、後述するトップノード配線４６０およびボトムノード配線４５０の図示は省略されている。
図１に示す容量値１ｃを有するキャパシタＣｄおよびＣ０は１つの単位キャパシタ３０により形成され、容量値２ｃを有するキャパシタＣ１は２つの単位キャパシタ３０を並列接続することにより形成される。また、容量値４ｃを有するキャパシタＣ２は４つの単位キャパシタ３０を並列接続することにより形成され、容量値８ｃを有するキャパシタＣ３は８つの単位キャパシタ３０を並列接続することにより形成される。
図３は、キャパシタアレイ１２を形成する一部の単位キャパシタ３０を示す平面図、図４は、図３における４−４線に沿った断面図、図５は、図３における５−５線に沿った断面図である。図３には、キャパシタアレイ１２に含まれる１６個の単位キャパシタ３０のうちの４つの単位キャパシタ３０ａ、３０ｂ、３０ｃおよび３０ｄが示されている。なお、以下の説明においては、単位キャパシタ３０ａ〜３０ｄを区別しない場合、単位キャパシタ３０と表記する。
図３に示すように、単位キャパシタ３０の各々は、導電体によって形成される第１の電極４１および第２の電極４２を含む。第１の電極４１は、図１に示すキャパシタＣｄ、Ｃ０〜Ｃ３のトップ電極２１に対応し、第２の電極４２は、ボトム電極２２に対応する。本実施形態において、第１の電極４１および第２の電極４２は櫛型形状を有する。なお、第１の電極４１は開示の技術の第１の電極の一例である。第２の電極４２は開示の技術の第２の電極の一例である。
キャパシタアレイ１２は、シールド部５０を有する。シールド部５０は、単位キャパシタ３０から絶縁された導電体によって形成され、所定の電位（例えば接地電位）に固定される。シールド部５０の詳細な構成については後述する。
図４および図５に示すように、単位キャパシタ３０の各々は半導体基板１００上に形成された例えば４層のメタル配線層Ｍ１〜Ｍ４に形成されている。なお、メタル配線層Ｍ１〜Ｍ４は、開示の技術の複数の層の一例である。メタル配線層の層数は、３層または５層以上であってもよい。
図４に示すように、単位キャパシタ３０の各々の第１の電極４１は、メタル配線層Ｍ１に形成された電極片４１１と、メタル配線層Ｍ２に形成された電極片４１２と、メタル配線層Ｍ３に形成された電極片４１３と、を含む。電極片４１１〜４１３は、導電性を有するビア１２０を介して互いに電気的に接続されている。同様に、単位キャパシタ３０の各々の第２の電極４２は、メタル配線層Ｍ１に形成された電極片４２１と、メタル配線層Ｍ２に形成された電極片４２２と、メタル配線層Ｍ３に形成された電極片４２３と、を含む。電極片４２１〜４２３は、導電性を有するビア１２０を介して互いに電気的に接続されている。なお、電極片４１１〜４１３および電極片４２１〜４２３は、開示の技術の電極片の一例である。
図６〜図９は、キャパシタアレイ１２のメタル配線層毎の平面図である。図６は、最上層のメタル配線層Ｍ４におけるキャパシタアレイ１２のレイアウトを示し、図７は、メタル配線層Ｍ４よりも１層下のメタル配線層Ｍ３におけるキャパシタアレイ１２のレイアウトを示す。図８は、メタル配線層Ｍ３よりも１層下のメタル配線層Ｍ２におけるキャパシタアレイ１２のレイアウトを示し、図９は、メタル配線層Ｍ２よりも１層下のメタル配線層Ｍ１におけるキャパシタアレイ１２のレイアウトを示す。
図７に示すように、メタル配線層Ｍ３に形成された単位キャパシタ３０の第１の電極４１を形成する電極片４１３は、一例として帯状の３つの櫛歯部４１３ａを有する。一方、メタル配線層Ｍ３に形成された単位キャパシタ３０の第２の電極４２を形成する電極片４２３は、一例として帯状の４つの櫛歯部４２３ａを有する。第１の電極４１を形成する３本の櫛歯部４１３ａの各々は、第２の電極４２を形成する櫛歯部４２３ａの間に配置されている。すなわち、第１の電極４１を形成する櫛歯部４１３ａと第２の電極４２を形成する櫛歯部４２３ａが、同一の配線層内において、あるいは、半導体基板１００に対する平面視において、絶縁膜１１０を間に挟んで交互に並ぶように配置されている。単位キャパシタ３０の各々において、第２の電極４２を形成する電極片４２３は、第１の電極４１を形成する電極片４１３を３方向から囲む構成を有する。
図８に示すように、メタル配線層Ｍ２に形成された第１の電極４１を形成する電極片４１２および第２の電極４２を形成する電極片４２２は、それぞれ、メタル配線層Ｍ３に形成された電極片４１３および４２３と同じ櫛型形状を有する。すなわち、第１の電極４１を形成する櫛歯部４１２ａと第２の電極４２を形成する櫛歯部４２２ａが、同一の配線層内において、あるいは、半導体基板１００に対する平面視において、絶縁膜１１０を間に挟んで交互に並ぶように配置されている。第２の電極４２を形成する電極片４２２は、第１の電極４１を形成する電極片４１２を３方向から囲んでいる。
図９に示すように、メタル配線層Ｍ１に形成された第１の電極４１を形成する電極片４１１および第２の電極４２を形成する電極片４２１は、それぞれ、メタル配線層Ｍ３に形成された電極片４１３および４２３と同じ櫛型形状を有する。すなわち、第１の電極４１を形成する櫛歯部４１１ａと第２の電極４２を形成する櫛歯部４２１ａが、同一の配線層内において、あるいは、半導体基板１００に対する平面視において、絶縁膜１１０を間に挟んで交互に並ぶように配置されている。第２の電極４２を形成する電極片４２１は第１の電極４１を形成する電極片４１１を３方向から囲んでいる。
このように、単位キャパシタ３０において、第１の電極４１および第２の電極４２を積層構造とするとともに櫛型形状とすることにより、面積当たりの容量値を大きくすることが可能となる。なお、単位キャパシタ３０において、所望の容量値を得るために櫛歯部の数および第１の電極４１および第２の電極４２の積層数を適宜増減してもよい。また、メタル配線層Ｍ１〜Ｍ３に形成された電極片の形状が互いに異なっていてもよい。
一方、シールド部５０は、図５に示すように、メタル配線層Ｍ１に形成されたシールド片５０１と、メタル配線層Ｍ２に形成されたシールド片５０２と、を含む。更に、シールド部５０は、メタル配線層Ｍ３に形成されたシールド片５０３と、メタル配線層Ｍ４に形成されたシールド片５０４と、を含む。シールド片５０１〜５０４は、導電性を有するビア１２０を介して互いに電気的に接続されている。なお、シールド片５０２は、開示の技術の第１の導電体の一例である。シールド片５０１は、開示の技術の第２の導電体の一例である。シールド片５０３は、開示の技術の第３の導電体の一例である。シールド片５０４は、開示の技術の第４の導電体の一例である。ビア１２０は、開示の技術の接続用導電体の一例である。
図３に示すように、シールド部５０（シールド片５０１〜５０４）に接続された複数のビア１２０は、シールド片５０１、５０３および５０４の環状形状（外縁）に沿って２つの列をなして配列されている。１列目に配置されたビア１２０の各々は、２列目に配列されたビア１２０の各間隙に対応する位置に設けられている。すなわち、シールド部５０において複数のビア１２０は列間で互い違いとなるように配置されている。
メタル配線層Ｍ４に形成されたシールド片５０４は、図６に示すように、単位キャパシタ３０の各々に対応して設けられ、対応する単位キャパシタ３０の形成領域に対応する領域の外周を囲む環状を呈している。シールド片５０４は、単位キャパシタ３０毎に分離した形態を有する。例えば、単位キャパシタ３０ａの外周を囲むシールド片５０４は、隣接する単位キャパシタ３０ｂおよび３０ｃの外周を囲むシールド片５０４とは絶縁膜１１０を介して分離されている。
メタル配線層Ｍ３に形成されたシールド片５０３は、図７に示すように、単位キャパシタ３０の各々に対応して設けられ、対応する単位キャパシタ３０（電極片４１３および４２３）の外周を囲む環状を呈している。すなわち、単位キャパシタ３０の各々は、対応するシールド片５０３の内側に設けられている。シールド片５０３と、電極片４１３および４２３との間には、絶縁膜１１０が設けられており、シールド片５０３は、電極片４１３および４２３に対して絶縁されている。シールド片５０３は、単位キャパシタ３０毎に分離した形態を有する。例えば、単位キャパシタ３０ａの外周を囲むシールド片５０３は、隣接する単位キャパシタ３０ｂおよび３０ｃの外周を囲むシールド片５０３とは絶縁膜１１０を介して分離されている。
メタル配線層Ｍ１に形成されたシールド片５０１は、図９に示すように、単位キャパシタ３０の各々に対応して設けられ、対応する単位キャパシタ３０（電極片４１１および４２１）の外周を囲む環状を呈している。すなわち、単位キャパシタ３０の各々は、対応するシールド片５０１の内側に設けられている。シールド片５０１と、電極片４１１および４２１との間には、絶縁膜１１０が設けられており、シールド片５０１は、電極片４１１および４２１に対して絶縁されている。シールド片５０１は、単位キャパシタ３０毎に分離した形態を有する。例えば、単位キャパシタ３０ａの外周を囲むシールド片５０１は、隣接する単位キャパシタ３０ｂおよび３０ｃの外周を囲むシールド片５０１とは絶縁膜１１０を介して分離されている。
メタル配線層Ｍ２に形成されたシールド片５０２は、図８に示すように、複数の単位キャパシタ３０相互間の間隙部１３０（電極片４１２および４２２の周辺部）を全体的に覆うように設けられている。すなわち、シールド片５０２は、単位キャパシタ３０毎に分離されておらず、一体的な形態を有している。例えば、シールド片５０２は、メタル配線層Ｍ２において複数の単位キャパシタ３０に対応する部位に設けられた複数の開口部を有し、複数の単位キャパシタ３０に対して絶縁された単一の導電体であり、複数のキャパシタ３０の各々は、その複数の開口部のうちの対応する開口部の内側に配置されている。また、例えば、シールド片５０２は、メタル配線層Ｍ２において、複数の単位キャパシタ３０の外周を囲むように設けられた複数の第１導電領域と、複数の第１導電領域の間の間隙の全域に亘って延在する第２導電領域を含むものである。シールド片５０２と、電極片４１２および４２２との間には、絶縁膜１１０が設けられており、シールド片５０２は、電極片４１２および４２２、すなわち、単位キャパシタ３０に対して絶縁されている。なお、間隙部１３０は、開示の技術の複数のキャパシタ相互間の間隙の一例である。
図７に示すように、メタル配線層Ｍ３に形成された第２の電極４２を形成する電極片４２３にはボトムノード配線４５０が接続されている。ボトムノード配線４５０は、図１に示すキャパシタＣｄ、Ｃ０〜Ｃ３のボトム電極２２に対応する第２の電極４２と、スイッチＳｄ、Ｓ０〜Ｓ３のうちの対応するスイッチとを接続するための配線である。単位キャパシタ３０の各々を囲むシールド片５０３の各々は、環状の形状の中に開口部５０３ａを有する。ボトムノード配線４５０は、シールド片５０３の開口部５０３ａを通って電極片４２３との接続点からシールド片５０３の外側に引き出されている。シールド片５０３の外側に引き出されたボトムノード配線４５０は、複数のシールド片５０３相互間の間隙部１４０を通ってキャパシタアレイ１２の外部に引き出されている。なお、ボトムノード配線４５０は、開示の技術の第２の配線の一例である。
図９に示すように、メタル配線層Ｍ１に形成された第１の電極４１を形成する電極片４１１にはトップノード配線４６０が接続されている。トップノード配線４６０は、図１に示すキャパシタＣｄ、Ｃ０〜Ｃ３のトップ電極２１に対応する第１の電極４１を互いに接続して共通ノード１３を形成するための配線である。単位キャパシタ３０の各々を囲むシールド片５０１の各々は、環状の形状の中に開口部５０１ａを有する。トップノード配線４６０は、シールド片５０１の開口部５０１ａを通って電極片４１１との接続点からシールド片５０１の外側に引き出されている。シールド片５０１の外側に引き出されたトップノード配線４６０は、複数のシールド片５０１相互間の間隙部１４０を通って相互に接続されている。なお、トップノード配線４６０は、開示の技術の第１の配線の一例である。
このように、ボトムノード配線４５０はメタル配線層Ｍ３に設けられ、トップノード配線４６０はメタル配線層Ｍ１に設けられている。すなわち、ボトムノード配線４５０とトップノード配線４６０は、メタル配線層１層分の間隙を隔ててメタル配線層Ｍ１〜Ｍ４の積層方向に離間している。また、ボトムノード配線４５０およびトップノード配線４６０は、それぞれ、シールド片５０３および５０１相互間の間隙部１４０を通るように配置されている。一方、シールド片５０２は、ボトムノード配線４５０が設けられたメタル配線層Ｍ３とトップノード配線４６０が設けられたメタル配線層Ｍ１との間のメタル配線層Ｍ２において、複数の単位キャパシタ３０相互間の間隙部１３０の全域に亘って延在している。すなわち、シールド片５０２は、メタル配線層Ｍ１〜Ｍ４の積層方向において、ボトムノード配線４５０とトップノード配線４６０との間に介在するように配置されている。図４には、単位キャパシタ３０相互間の間隙部１３０において単位キャパシタ３０ｂに接続されたトップノード配線４６０と単位キャパシタ３０ａに接続されたボトムノード配線４５０との間にシールド片５０２が介在している様子が示されている。
図１０〜図１３は、それぞれ、メタル配線層Ｍ４〜Ｍ１におけるキャパシタアレイ１２全体のレイアウトの一例を示す図である。図１０〜図１３において、キャパシタアレイ１２を形成する単位キャパシタ３０の各々と、図１に示すキャパシタＣｄ、Ｃ０〜Ｃ３との対応関係の一例が示されている。
図１０に示すように、メタル配線層Ｍ４には、単位キャパシタ３０の各々を囲む環状のシールド片５０４が４行×４列の配列をなして並置されている。
図１１に示すように、メタル配線層Ｍ３には、電極片４１３、４２３、シールド片５０３およびボトムノード配線４５０が形成されている。
容量値８ｃを有するキャパシタＣ３は、各々が容量値１ｃを有する８個の単位キャパシタ３０を並列接続することにより形成される。キャパシタＣ３を形成する８個の単位キャパシタ３０の各々の電極片４２３は、ボトムノード配線４５０によって相互に接続され、スイッチＳ３（図１参照）に向けてキャパシタアレイ１２の外部に引き出されている。
容量値４ｃを有するキャパシタＣ２は、各々が容量値１ｃを有する４個の単位キャパシタ３０を並列接続することにより形成される。キャパシタＣ２を形成する４個の単位キャパシタ３０の各々の電極片４２３は、ボトムノード配線４５０によって相互に接続され、スイッチＳ２（図１参照）に向けてキャパシタアレイ１２の外部に引き出されている。
容量値２ｃを有するキャパシタＣ１は、各々が容量値１ｃを有する２個の単位キャパシタ３０を並列接続することにより形成される。キャパシタＣ１を形成する２個の単位キャパシタ３０の各々の電極片４２３は、ボトムノード配線４５０によって相互に接続され、スイッチＳ１（図１参照）に向けてキャパシタアレイ１２の外部に引き出されている。
容量値１ｃを有するキャパシタＣ０およびＣｄは、単一の単位キャパシタ３０により形成される。キャパシタＣ０およびＣｄを形成する単位キャパシタ３０の電極片４２３は、それぞれボトムノード配線４５０によってスイッチＳ０およびＳｄ（図１参照）に向けてキャパシタアレイ１２の外部に引き出されている。
ボトムノード配線４５０は、シールド片５０３相互間の間隙部１４０を通るように引き回されている。なお、所望の接続状態を実現するために、必要に応じてジャンパー配線４５１を用いてもよい。ジャンパー配線４５１は、ボトムノード配線４５０同士を接続するための配線であり、メタル配線層Ｍ３以外の層に形成されている。ジャンパー配線４５１は、ビアを介して特定のボトムノード配線４５０に接続されている。なお、ボトムノード配線４５０のレイアウトは、図１１に示されたレイアウトに限定されるものではなく、適宜変更することが可能である。
図１２に示すように、メタル配線層Ｍ２には、電極片４１２、４２２およびシールド片５０２が設けられている。シールド片５０２は、複数の単位キャパシタ３０相互間の間隙部１３０を全域に亘って延在するように設けられている。
図１３に示すように、メタル配線層Ｍ１には、電極片４１１、４２１、シールド片５０１およびトップノード配線４６０が設けられている。単位キャパシタ３０の各々の電極片４１１は、トップノード配線４６０によって相互に接続され、キャパシタアレイ１２の外部に引き出されている。トップノード配線４６０は、シールド片５０１相互間の間隙部１４０を通るように引き回されている。なお、トップノード配線４６０のレイアウトは、図１３に示されたレイアウトに限定されるものではなく、適宜変更することが可能である。
図１１〜図１３からも明らかなように、キャパシタアレイ１２は、メタル配線層Ｍ２を間に挟んで積層方向に離間して設けられたボトムノード配線４５０およびトップノード配線４６０を有する。また、キャパシタアレイ１２は、メタル配線層Ｍ２において、ボトムノード配線４５０およびトップノード配線４６０が通過する複数の単位キャパシタ３０相互間の間隙部１３０の全域に亘って延在するシールド片５０２を有する。すなわち、キャパシタアレイ１２は、メタル配線層Ｍ１〜Ｍ４の積層方向において、ボトムノード配線４５０とトップノード配線４６０との間にシールド片５０２が介在する構成を有する。
以下に、本実施形態に係るキャパシタアレイ１２を含む半導体装置の製造方法の一例について説明する。図１４Ａ〜図１４Ｅ、図１５Ａ〜図１５Ｄ、図１６Ａおよび図１６Ｂは、キャパシタアレイ１２を含む半導体装置の製造方法の一例を示す断面図である。図１４Ａ〜図１６Ｂに示された断面は、図３における４−４線に沿った断面に対応する。
初めに、ＡＤ変換器１０の比較器１４、スイッチ１６、Ｓｄ、Ｓ０〜Ｓ３および逐次比較制御回路１８等（図１参照）が形成された半導体基板１００上に絶縁膜１１０ａを形成する（図１４Ａ参照）。絶縁膜１１０ａは、互いに異なる複数の種類の絶縁体を積層して形成してもよい。絶縁膜１１０ａは、一例として、ＳｉＣ層、ＳｉＯＣ層およびＳｉＯ２層を順次積層して形成してもよい。ＳｉＣ層は配線材料（例えばＣｕ）の半導体基板１００中への拡散を防止する機能を有し、ＳｉＯＣ層は、誘電率が比較的小さいＬｏｗ−ｋ膜として機能する。ＳｉＯ２層は、絶縁膜１１０ａを後の工程においてエッチングする際のハードマスクとして機能する。絶縁膜１１０ａは、使用する絶縁体の種類に応じて、例えば公知の酸化法、ＣＶＤ法、塗布法等を適宜選択して用いることにより形成することができる。
次に、例えば公知のフォトリソグラフィー技術およびエッチング技術を用いて絶縁膜１１０ａに電極片４１１、４２１、シールド片５０１およびトップノード配線４６０のパターン（図１３参照）に対応する溝１１２ａを形成する（図１４Ｂ参照）。
次に、例えば公知のスパッタ技術を用いて溝１１２ａが形成された絶縁膜１１０ａの表面に、配線材料の絶縁膜１１０ａ中への拡散を防止するためのバリアメタル層１１４を形成する。バリアメタル層１１４として、例えばＴｉＮを用いることが可能である。次に、公知のスパッタ技術を用いて配線材料を電界めっき法により形成する際の電極として機能するシード層１１６をバリアメタル層１１４の表面に形成する。シード層１１６としては、例えばＣｕを用いることが可能である（図１４Ｃ参照）。
次に、例えば公知の電界めっき法を用いて、溝１１２ａ内に配線材料１１８を埋め込む。配線材料１１８としては、例えばＣｕを用いることが可能である（図１４Ｄ参照）。Ｃｕは、Ａｌに比べて電気抵抗が小さく、エレクトロマイグレーションに対する耐性が高いという利点がある。
次に、例えば公知のＣＭＰ（Chemical Mechanical Polishing）法により余分な配線材料１１８を除去するとともに平坦化を行う（図１４Ｅ参照）。ＣＭＰ工程では、砥粒を含むスラリーを用いて余分な配線材料１１８を化学的に反応させつつ、研磨布を用いて機械的に余分な配線材料１１８を除去する。
以上の各工程を経て、メタル配線層Ｍ１が形成され、メタル配線層Ｍ１において単位キャパシタ３０の電極片４１１および４２１、シールド部５０のシールド片５０１およびトップノード配線４６０が形成される。具体的には、図１３に示すように、メタル配線層Ｍ１には、単位キャパシタ３０を形成する櫛型形状の電極片４１１および４２１が形成され、電極片４１１および４２１の外周を囲むように環状のシールド片５０１が形成される。また、メタル配線層Ｍ１には、電極片４１１に接続され、シールド片５０１相互間の間隙部１４０を通るように配置されたトップノード配線４６０が形成される。
次に、メタル配線層Ｍ１上に絶縁膜１１０ｂを形成する。絶縁膜１１０ｂは、メタル配線層Ｍ１の絶縁膜１１０ａと同様の手法によって形成することができる。次に、公知のフォトリソグラフィー技術およびエッチング技術を用いて絶縁膜１１０ｂにビア１２０、電極片４１２、４２２およびシールド片５０２のパターン（図１２参照）に対応する溝１１２ｂを形成する（図１５Ａ参照）。
次に、例えば公知のスパッタ技術を用いて、溝１１２ｂが形成された絶縁膜１１０ｂ上にバリアメタル層１１４およびシード層１１６を順次形成する（図１５Ｂ参照）。
次に、例えば公知の電界めっき法を用いて、溝１１２ｂ内に配線材料１１８を埋め込む。配線材料１１８は、溝１１２ｂのビア１２０に対応する部分と、電極片４１２、４２２およびシールド片５０２に対応する部分の双方に埋め込まれる（図１５Ｃ参照）。
次に、例えば公知のＣＭＰ（Chemical Mechanical Polishing）法により余分な配線材料１１８を除去するとともに平坦化を行う（図１５Ｄ参照）。
以上の各工程を経て、メタル配線層Ｍ２が形成され、メタル配線層Ｍ２において単位キャパシタ３０の電極片４１２、４２２およびシールド部５０のシールド片５０２が形成される。具体的には、図１２に示すように、メタル配線層Ｍ２には、単位キャパシタ３０を形成する櫛型形状の電極片４１２および４２２が形成され、複数の単位キャパシタ３０相互間の間隙部１３０の全域に亘って延在するようにシールド片５０２が形成される。
次に、メタル配線層Ｍ２上にメタル配線層Ｍ３を形成する（図１６Ａ参照）。メタル配線層Ｍ３は、メタル配線層Ｍ１およびＭ２と同様のプロセスで形成することができるので、詳細な説明については省略する。メタル配線層Ｍ３において単位キャパシタ３０の電極片４１３および４２３、シールド部５０のシールド片５０３およびボトムノード配線４５０が形成される。具体的には、図１１に示すように、メタル配線層Ｍ３には、単位キャパシタ３０を形成する櫛型形状の電極片４１３および４２３が形成され、電極片４１３および４２３の外周を囲むように環状のシールド片５０３が形成される。また、メタル配線層Ｍ３には、電極片４２３に接続され、シールド片５０３相互間の間隙部１４０を通るように配置されたボトムノード配線４５０が形成される。
次に、メタル配線層Ｍ３上にメタル配線層Ｍ４を形成する（図１６Ｂ参照）。メタル配線層Ｍ４は、メタル配線層Ｍ１〜Ｍ３と同様の手法によって形成することができるので、詳細な説明については省略する。メタル配線層Ｍ４においてシールド片５０４が形成される。具体的には、図１０に示すように、メタル配線層Ｍ４には、単位キャパシタ３０の各々の形成領域の外周を囲むように環状のシールド片５０４が形成される。
以上のように、本実施形態に係るキャパシタアレイ１２を含む半導体装置は、ダマシンプロセスを適用して製造することが可能である。
以下に、本実施形態に係るキャパシタアレイ１２およびＡＤ変換器１０の作用効果について説明する。
本実施形態に係るＡＤ変換器１０において、高精度のＡＤ変換出力を得るためには、二進加重されたキャパシタＣｄ、Ｃ０〜Ｃ３の容量値の相対精度がより高いことが望ましい。キャパシタアレイ１２において、キャパシタＣｄ、Ｃ０〜Ｃ３の容量値の相対精度を劣化させる要因の１つとして、キャパシタＣｄ、Ｃ０〜Ｃ３に接続される寄生キャパシタが挙げられる。例えば、図１に示すように、キャパシタＣ３にのみ寄生キャパシタＣｐが並列に接続されると、キャパシタＣ３の容量値は、８ｃよりも大きい値となり、キャパシタＣｄ、Ｃ０〜Ｃ３の容量値の相対精度（二進加重性）が劣化する。これにより、ＡＤ変換器１０から出力されるデジタルコードに誤差が生じ、適切なＡＤ変換結果を得ることができない場合がある。
本実施形態に係るキャパシタアレイ１２において、ボトムノード配線４５０およびトップノード配線４６０は、メタル配線層１層分の間隙を隔ててメタル配線層Ｍ１〜Ｍ４の積層方向に離間して設けられている。これにより、ボトムノード配線４５０とトップノード配線４６０との間に所定の電位（例えば接地電位）に固定されるシールド部材を挿入することが可能となる。キャパシタアレイ１２は、ボトムノード配線４５０が形成されたメタル配線層Ｍ３とトップノード配線４６０が形成されたメタル配線層Ｍ１との間のメタル配線層Ｍ２に所定電位に固定されるシールド片５０２を有する。シールド片５０２は、ボトムノード配線４５０とトップノード配線４６０が配置される複数の単位キャパシタ３０相互間の間隙部１３０に延在しており、ボトムノード配線４５０とトップノード配線４６０の間に介在する。このように、ボトムノード配線４５０とトップノード配線４６０との間に導電体によって形成されるシールド片５０２を介在させることにより、ボトムノード配線４５０とトップノード配線４６０との間での静電結合の形成を防止することが可能となる。本実施形態において、シールド片５０２は複数の単位キャパシタ３０相互間の間隙部１３０の全域に亘って延在しているので、ボトムノード配線４５０およびトップノード配線４６０のレイアウトにかかわらず、静電結合の形成を防止することができる。
ボトムノード配線４５０とトップノード配線４６０との間で静電結合が形成されると、これらの配線に接続された単位キャパシタ３０に寄生キャパシタが並列接続されることとなる。単位キャパシタ３０に寄生キャパシタが並列接続されると、当該単位キャパシタ３０の容量値は設計値から変動し、キャパシタアレイ１２を形成する複数の単位キャパシタ３０において容量値の相対精度が劣化する。本実施形態に係るキャパシタアレイ１２によれば、単位キャパシタ３０に並列接続される寄生キャパシタの生成が防止されるので、複数の単位キャパシタ３０における容量値の相対精度の劣化を防止することができる。これにより、ＡＤ変換器１０において、高精度のＡＤ変換出力を得ることができる。
また、本実施形態に係るキャパシタアレイ１２は、単位キャパシタ３０の各々の外周を囲むように設けられたシールド片５０１、５０３および５０４を含むシールド部５０を有する。これにより、シールド部５０の外側に配置される配線と、シールド部５０の内側に配置された第１の電極４１との間での静電結合の形成を防止することができる。例えば、図４に示すように、単位キャパシタ３０ａに接続されるボトムノード配線４５０は、単位キャパシタ３０ｂの外周を囲むシールド部５０の外側に配置されている。これにより、単位キャパシタ３０ｂの第１の電極４１と単位キャパシタ３０ａに接続されたボトムノード配線４５０との間での静電結合の形成を防止することができる。また、単位キャパシタ３０の各々の外周をシールド部５０で囲むことにより、互いに隣接する単位キャパシタ３０間における静電結合の形成を防止することができる。
また、シールド部５０を形成するシールド片５０１〜５０４を相互に電気的に接続するビア１２０は、図３に示すように、シールド部５０の環状形状（外縁）に沿って２つの列をなして配列されている。そして、１列目に配置されたビア１２０の各々は、２列目に配列されたビア１２０の間隙に対応する位置に設けられている。このように、シールド部５０において複数のビア１２０を互い違いに配置することで、ビア１２０の間隙からの電気力線の漏えいを防止することができ、シールド部５０におけるシールド効果を高めることができる。
また、本実施形態に係るキャパシタアレイ１２において、単位キャパシタ３０の第１の電極４１を形成する電極片４１１、４１２および４１３と、第２電極４２を形成する電極片４２１、４２２および４２３は、メタル配線層Ｍ１〜Ｍ３に形成されている。これに対して、シールド部５０を形成するシールド片５０１〜５０４は、メタル配線層Ｍ１〜Ｍ４に形成されている。すなわち、シールド部５０の層数は、単位キャパシタ３０の層数よりも多く、単位キャパシタ３０が形成されたメタル配線層Ｍ１〜Ｍ３よりも上のメタル配線層Ｍ４にシールド片５０４が設けられている。このような構成によれば、単位キャパシタ３０が形成されたメタル配線層Ｍ１〜Ｍ３の上方領域を介して形成される寄生キャパシタの容量値を低減することができる。
また、本実施形態に係る単位キャパシタ３０の各々は、第２の電極４２を形成する電極片４２１、４２２および４２３が、それぞれ、第１の電極４１を形成する電極片４１１、４１２および４１３を３方向から囲む構造を有する。これにより、第１の電極４１とシールド部５０との間に形成される寄生キャパシタの容量値を、当該構造を有しない場合と比較して小さくすることができる。第１の電極４１とシールド部５０との間に形成される寄生キャパシタは、容量ＤＡ変換器１１の出力信号を減衰させる原因となるため、当該寄生キャパシタの容量値は小さいことが望ましい。なお、第２の電極４２とシールド部５０との間に形成される寄生キャパシタは、単位キャパシタ３０の容量値の相対精度および容量ＤＡ変換器１１の出力信号に何ら悪影響を及ぼすものではない。
また、本実施形態に係る単位キャパシタ３０の各々は、第１の電極４１および第２の電極４２を有する電極対が対称構造を有する。このように、単位キャパシタ３０の電極対を対象構造とすることで、キャパシタアレイ１２も対象構造とすることができる。キャパシタアレイ１２を対象構造とすることで、メタル配線層Ｍ１〜Ｍ４の金属層や絶縁層に厚みの傾斜等の線形的な製造誤差が生じていても、当該製造誤差による単位キャパシタ３０の容量値の相対精度への影響を低減するための方策が立てやすくなる。従って、上記のような製造誤差が生じていても、単位キャパシタ３０の容量値の相対精度の劣化を容易に抑制することができる。
本実施形態に係るキャパシタアレイ１２は、上記したように、ダマシンプロセスを用いて製造することが可能である。ここで、図１７は、メタル配線層Ｍ１の形成が完了した段階におけるキャパシタアレイ１２の断面図であり、図１３における１７−１７線に沿った断面を示している。
ダマシンプロセスにおいては、ＣＭＰ法を用いて余分な配線材料の除去とメタル配線層の表面の平坦化が行われる。平坦化されるメタル配線層の表面には、絶縁膜と配線材料である金属とが混在している。ＣＭＰ工程においては、研磨面における配線密度（金属密度）が不均一であると、研磨レートが不均一となり、研磨面の平坦性が損なわれるという問題がある。ＡＤ変換器１０においては、半導体基板１００上において、キャパシタアレイ１２の形成領域の配線密度（金属密度）は、他の領域（例えば、比較器１４および逐次比較制御回路１８等の形成領域）と比較して高くなりやすい。これにより、キャパシタアレイ１２の中央部分の研磨レートが、外側部分の研磨レートよりも高くなり、図１７に示すように、キャパシタアレイ１２の中央部分が外側部分に対して凹むディッシングが生じる場合がある。このようなディッシングが生じると、キャパシタアレイ１２の中央部分に配置された単位キャパシタ３０の容量値は、外側部分に配置された単位キャパシタ３０の容量値よりも小さくなる。その結果、キャパシタアレイ１２に含まれる複数の単位キャパシタ３０の容量値の相対精度が劣化して、これにより、ＡＤ変換精度が劣化する。
ディッシングを抑制するためには、キャパシタアレイ１２の形成領域における配線密度（金属密度）を小さくすることが効果的である。本実施形態に係るキャパシタアレイ１２においては、個々の単位キャパシタ３０が互いに分離した形態を有するので、単位キャパシタ３０間の距離を任意の長さに設定することが可能である。従って、ディッシングによる容量値のばらつきが許容範囲内に収まるように、キャパシタアレイ１２の形成領域における配線密度（金属密度）を小さくすることが可能である。
また、ディッシングをはじめとするプロセス特性に起因するＡＤ変換精度の劣化防止対策として、単位キャパシタ３０のキャパシタＣｄ、Ｃ０〜Ｃ３（図１参照）への割り当てを適切に設定することが挙げられる。すなわち、キャパシタＣｄ、Ｃ０〜Ｃ３のいずれかにおいて、プロセス特性に起因する容量値のずれ幅が比較的大きい単位キャパシタ３０が偏在しないように単位キャパシタ３０の組み合わせを定めることが好ましい。本実施形態に係るキャパシタアレイ１２において、単位キャパシタ３０の各々はシールド部５０で囲まれており、他の単位キャパシタ３０との間で静電結合が生じないようになっている。従って、単位キャパシタ３０の配置によって寄生キャパシタの影響が変化することもないので、製造プロセスの特性を考慮して単位キャパシタ３０のキャパシタＣｄ、Ｃ０〜Ｃ３への割り当てを自由に設定することが可能である。例えば、単位キャパシタ３０の配置をコモンセントロイドとすることもできるし、あるいは別の形態とすることも可能であり、設計自由度が高い。
ここで、図１８Ａは、比較例に係るキャパシタアレイ２００の平面図、図１８Ｂは、比較例に係るキャパシタアレイ２００の斜視図である。図１８Ａおよび図１８Ｂには、キャパシタアレイ２００を形成する８つの単位キャパシタ２１０が示されている。単位キャパシタ２１０の各々は、第１の電極２２０および第２の電極２３０を有する。単位キャパシタ２１０の各々の第１の電極２２０は、第２の電極２３０を囲む環状を呈しており且つ隣接する他の単位キャパシタ２１０の第１の電極２２０と結合している。すなわち、互いに隣接する単位キャパシタ２１０間で第１の電極２２０を共有している。従って、比較例に係るキャパシタアレイ２００において、単位キャパシタ２１０間の間隔を調整することはできず、配線密度の設計自由度は、本実施形態に係るキャパシタアレイ１２よりも低い。
また、図１８Ｂに示すように、比較例に係るキャパシタアレイ２００は、第１の電極２２０および第２の電極２３０が形成された層よりも下の層に所定の電位（例えば接地電位）に固定されるシールド部２４０を有する。シールド部２４０は、キャパシタアレイ２００の形成領域の全体に亘って延在する平板状の形態を有する。シールド部２４０には、複数の貫通孔２５０が設けられており、単位キャパシタ２１０の各々の第２の電極２３０に接続された配線２６０が貫通孔２５０を通ってシールド部２４０の下方に引き出されている。シールド部２４０は、配線２６０と第１の電極２２０との間での静電結合の形成を防止する機能を有する。
しかしながら、比較例に係るキャパシタアレイ２００を、ダマシンプロセスを用いて形成することは困難である。ダマシンプロセスにおいては、最小幅の配線に合わせてプロセス条件が最適化される。最小幅の配線よりも著しく幅の広い構造物と最小幅の配線とが混在する場合においてダマシンプロセスを適用すると、均一な研磨レートが得られず、平坦性が劣化する。比較例に係るキャパシタアレイ２００においては、シールド部２４０は、キャパシタアレイ２００の形成領域の全域に亘って延在する平板状の形態を有しており、最小幅の配線よりも著しく広い幅を有している。従って、比較例に係るキャパシタアレイ２００を、ダマシンプロセスを用いて形成することは困難である。
一方、本実施形態に係るキャパシタアレイ１２において、シールド部５０を形成する各シールド片５０１〜５０４は、複数の単位キャパシタ３０相互間の間隙部１３０に延在し、最小幅の配線の数倍程度の幅で形成される。従って、ダマシンプロセスを好適に用いてキャパシタアレイ１２を製造することが可能である。近年の数十ナノメータープロセスでは、多くの場合ダマシンプロセスが用いられる。従って、本実施形態に係るキャパシタアレイ１２は、近年の数十ナノメータープロセスに適合した構成を有しているといえる。
[第２の実施形態]
図１９および図２０は、開示の技術の第２の実施形態に係るキャパシタアレイ１２Ａの部分的な構成を示す断面図である。図１９は、図４に対応する断面を示しており、図２０は図５に対応する断面を示している
第２の実施形態に係るキャパシタアレイ１２Ａを形成する単位キャパシタ３０Ａの各々は、第１の電極４１および第２の電極４２が単一のメタル配線層に形成された単層構造を有する。本実施形態において、第１の電極４１を形成する電極片４１２および第２の電極４２を形成する電極片４２２は、メタル配線層Ｍ２に設けられている。メタル配線層Ｍ２におけるレイアウトは、図１２に示す第１の実施形態に係るキャパシタアレイ１２と同様である。すなわち、メタル配線層Ｍ２には、単位キャパシタ３０Ａを形成する櫛型形状の電極片４１２および４２２が形成され、複数の単位キャパシタ３０Ａ相互間の間隙部１３０に延在するようにシールド片５０２が形成されている。
メタル配線層Ｍ３にはボトムノード配線４５０が形成されている。ボトムノード配線４５０は、ビア１２０を介してメタル配線層Ｍ２に形成された電極片４２２に接続されている。ボトムノード配線４５０は、メタル配線層Ｍ３において、単位キャパシタ３０Ａ間の間隙部１３０に対応する部位を通るように配置されている。
メタル配線層Ｍ１にはトップノード配線４６０が形成されている。トップノード配線４６０は、ビア１２０を介してメタル配線層Ｍ２に形成された電極片４１２に接続されている。トップノード配線４６０は、メタル配線層Ｍ１において、単位キャパシタ３０Ａ相互間の間隙部１３０に対応する部位を通るように配置されている。
このように第２の実施形態に係るキャパシタアレイ１２Ａにおいても第１の実施形態に係るキャパシタアレイ１２と同様、ボトムノード配線４５０とトップノード配線４６０はメタル配線層１層分の間隙を隔ててメタル配線層Ｍ１〜Ｍ３の積層方向に離間している。また、ボトムノード配線４５０とトップノード配線４６０は、それぞれ、複数の単位キャパシタ３０Ａ相互間の間隙部１３０に対応する部位を通過するように配置されている。一方、シールド片５０２は、ボトムノード配線４５０が設けられたメタル配線層Ｍ３とトップノード配線４６０が設けられたメタル配線層Ｍ１との間のメタル配線層Ｍ２において、複数の単位キャパシタ３０Ａ相互間の間隙部１３０に延在している。すなわち、シールド片５０２は、メタル配線層Ｍ１〜Ｍ３の積層方向において、ボトムノード配線４５０とトップノード配線４６０との間に配置されている。
このような構成によれば、ボトムノード配線４５０とトップノード配線４６０との間での静電結合の形成を防止することが可能となる。このように、単位キャパシタ３０Ａの各々を単層構造とした場合においても、第１の実施形態に係るキャパシタアレイ１２と同様の効果を得ることができる。なお、第２の実施形態においては、単位キャパシタ３０Ａの第１の電極４１および第２の電極４２をメタル配線層Ｍ２に形成する場合を例示したが、第１の電極４１および第２の電極４２をメタル配線層Ｍ１またはＭ３に形成してもよい。例えば、第１の電極４１および第２の電極４２をメタル配線層Ｍ１に形成した場合には、トップノード配線４６０をメタル配線層Ｍ１に形成し、ボトムノード配線４５０をメタル配線層Ｍ３に形成し、シールド片５０２をメタル配線層Ｍ２に形成してもよい。この場合、シールド片５０２は、複数の単位キャパシタ３０Ａ相互間の間隙部１３０に対応する部位に延在することになる。
開示の技術は上記した各実施形態に限定されることなく種々の変形が可能である。図２１Ａおよび図２１Ｂは、それぞれ、単位キャパシタの電極形状の変形例を示す図である。
図２１Ａに示す単位キャパシタ３０Ｂは、櫛型形状の第１の電極４１および第２の電極４２を有する。第１の電極４１は３つの櫛歯部４１ａを有し、第２の電極４２は４つの櫛歯部４２ａを有する。櫛歯部４２ａおよび櫛歯部４１ａは、同一の配線層内において、あるいは、半導体基板１００に対する平面視において、交互に並ぶように配置されている。櫛歯部４１ａの外側に配置された櫛歯部４２ａの各々は、隣接する櫛歯部４１ａの側方を通り、第１の電極４１の後方に回り込むようなパターンを有している。すなわち、単位キャパシタ３０Ｂは、第２の電極４２が第１の電極４１を４方向から囲む構成を有する。このように第１の電極４１の外周を第２の電極４２で４方向から囲む構成とすることにより、第１の電極４１とシールド部５０との間に生じる寄生キャパシタの容量値を、３方向から囲む構成を有する第１の実施形態に係る単位キャパシタ３０よりも小さくできる。なお単位キャパシタ３０Ｂは、単層構造または積層構造で形成することが可能である。
図２１Ｂに示す単位キャパシタ３０Ｃは、櫛型形状の第１の電極４１および第２の電極４２を有する。第１の電極４１は３つの櫛歯部４１ａを有し、第２の電極４２は３つの櫛歯部４２ａを有する。櫛歯部４２ａおよび櫛歯部４１ａは、同一の配線層内において、あるいは、半導体基板１００に対する平面視において、交互に並ぶように配置されている。このように、櫛歯部４１ａの数と櫛歯部４２ａの数を同数とし、一方の電極で他方の電極の外周を３方向または４方向から囲まない構成とすることにより、単位キャパシタ３０Ｃの面積を単位キャパシタ３０および３０Ｂの面積よりも小さくすることができる。なお単位キャパシタ３０Ｃは、単層構造または積層構造で形成することが可能である。
上記の各実施形態においては、櫛型形状の電極を有する単位キャパシタを例示したが、単位キャパシタの電極形状は、櫛型形状に限定されるものではない。単位キャパシタは、同一の配線層内において、あるいは、半導体基板１００に対する平面視において、複数の電極形成要素が並置される構成を有していればよい。
また、上記の各実施形態においては、ボトムノード配線４５０とトップノード配線４６０とがメタル配線層１層分の間隙を隔ててメタル配線層の積層方向に離間している場合を例示したが、これに限定されるものではない。ボトムノード配線４５０とトップノード配線４６０とがメタル配線層２層分以上の間隙を隔ててメタル配線層の積層方向に離間していてもよい。
また、上記の実施形態においては、単位キャパシタ３０の外周に環状のシールド片５０１、５０３および５０４を設けた場合を例示した。しかしながら、同一配線層内に形成される寄生キャパシタによる影響が問題とならない場合には、シールド片５０１、５０３および５０４を設けないこととしてもよい。
また、上記の実施形態においては、複数の単位キャパシタ３０相互間の間隙部１３０の全域に亘って延在するようにシールド片５０２を設けることとしているが、このような構成に限定されるものではない。シールド片５０２は、複数の単位キャパシタ３０相互間の間隙部において、ボトムノード配線４５０とトップノード配線４６０とが重なるもしくは近接する部分にのみ選択的に設けられていてもよい。
また、上記の実施形態においては、各々が同一の容量値を有する複数の単位キャパシタを含むキャパシタアレイを例示したが、キャパシタアレイは、容量値が互いに異なる複数の種類の単位キャパシタを含んでいてもよい。
以上の第１及び第２の実施形態、並びに、これらの変形例に関し、更に以下の付記を開示する。
（付記１）
複数の層のうちの少なくとも１つの層に設けられ且つ相互に対向する第１の電極および第２の電極を各々が有し、相互に間隙を隔てて設けられた複数のキャパシタと、
前記複数のキャパシタの前記第１の電極に接続され、前記複数の層のうちのいずれかの層に設けられ、且つ前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第１の配線と、
前記複数のキャパシタの前記第２の電極に接続され、前記第１の配線が設けられた層に対して少なくとも１層分隔てて離間した層に設けられ、且つ前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第２の配線と、
前記第１の配線が設けられた層と前記第２の配線が設けられた層との間の層において前記第１の配線と前記第２の配線との間に介在するように前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位に延在し且つ前記複数のキャパシタに対して絶縁された第１の導電体と、
を含むキャパシタアレイ。
（付記２）
前記第１の配線が設けられた層において前記複数のキャパシタの外周を囲むように設けられ、前記第１の導電体に電気的に接続され且つ前記複数のキャパシタに対して絶縁された複数の第２の導電体と、
前記第２の配線が設けられた層において前記複数のキャパシタの外周を囲むように設けられ、前記第１の導電体に電気的に接続され且つ前記複数のキャパシタに対して絶縁された複数の第３の導電体と、
を含み、
前記第１の電極の各々は、３層以上の各層に設けられ且つ互いに電気的に接続された複数の第１電極片を含み、
前記第２の電極の各々は、前記複数の第１電極片が設けられた各層に設けられ且つ互いに電気的に接続された複数の第２電極片を含み、
前記第１の配線および前記第２の配線はそれぞれ、前記複数の第１電極片および前記複数の第２電極片が設けられた各層のうちのいずれかの層に設けられ、
前記複数のキャパシタの各々は、前記複数の第２の導電体のうちの対応する第２の導電体の内側に配置され、且つ、前記複数の第３の導電体のうちの対応する第３の導電体の内側に配置され、
前記第１の配線の前記複数のキャパシタ相互間の間隙を通る部分が前記第２の導電体の各々の外側に配置され、
前記第２の配線の前記複数のキャパシタ相互間の間隙を通る部分が前記第３の導電体の各々の外側に配置されている
付記１に記載のキャパシタアレイ。
（付記３）
前記第２の導電体の各々および前記第３の導電体の各々は、それぞれ、開口部を有し、前記第１の配線は、前記第１の電極との接続点から前記第２の導電体の前記開口部を通って前記第２の導電体の外側に引き出され、前記第２の配線は、前記第２の電極との接続点から前記第３の導電体の前記開口部を通って前記第３の導電体の外側に引き出されている 付記２に記載のキャパシタアレイ。
（付記４）
前記複数の第１電極片及び複数の第２電極片が設けられた層よりも上の層において、前記複数のキャパシタに対応する領域の外周を囲むように設けられ、且つ前記第１の導電体に電気的に接続された複数の第４の導電体を更に含む
付記２または付記３に記載のキャパシタアレイ。
（付記５）
前記第１の導電体、前記第２の導電体および前記第３の導電体は、複数の接続用導電体によって互いに電気的に接続され、
前記複数の接続用導電体は、前記第２の導電体および前記第３の導電体の外縁に沿って複数の列をなすように設けられ、１の列に配列された前記接続用導電体の各々が他の列に配列された前記接続用導電体の間の位置に配置されている
付記２または付記３に記載のキャパシタアレイ。
（付記６）
前記複数の第２電極片の各々は、対応する前記第１電極片の外周を少なくとも３方向から囲むように形成されている
付記２から付記５のいずれか１つに記載のキャパシタアレイ。
（付記７）
前記第１の導電体は、前記第１の配線が設けられた層と前記第２の配線が設けられた層との間の層において前記複数のキャパシタの外周を囲むように設けられ、且つ前記複数のキャパシタに対して絶縁された複数の第１導電領域と、前記複数の第１導電領域の間の間隙の全域に亘って延在する第２導電領域を含む
付記１から付記６のいずれか１つに記載のキャパシタアレイ。
（付記８）
前記第１の導電体は、前記第１の配線が設けられた層と前記第２の配線が設けられた層との間の層において前記複数のキャパシタに対応する部位に設けられた複数の開口部を有し、前記複数のキャパシタに対して絶縁された単一の導電体であり、
前記複数のキャパシタの各々は、前記複数の開口部のうちの対応する開口部の内側に配置されている
付記１から付記６のいずれか１つに記載のキャパシタアレイ。
（付記９）
前記第１の電極と前記第２の電極はそれぞれ、櫛型形状を有する
付記１から付記８のいずれか１つに記載のキャパシタアレイ。
（付記１０）
前記第１の電極および前記第２の電極は、それぞれ、前記複数の層のうちの１つの層に設けられ、前記第１の導電体は、前記第１の電極および前記第２の電極が設けられた層に設けられている
付記１に記載のキャパシタアレイ。
（付記１１）
前記複数のキャパシタは、二進加重された容量値を有する複数の合成キャパシタを形成している
付記１から付記１０のいずれか１つに記載のキャパシタアレイ。
（付記１２）
半導体基板上に形成されている
付記１から付記１１のいずれか１つに記載のキャパシタアレイ。
（付記１３）
キャパシタアレイを備えた容量ＤＡ変換器と、
前記容量ＤＡ変換器の動作を制御する制御回路と、
を含むＡＤ変換器であって、
前記キャパシタアレイは、
複数の層のうちの少なくとも１つの層に設けられ且つ相互に対向する第１の電極および第２の電極を各々が有し、相互に間隙を隔てて設けられた複数のキャパシタと、
前記複数のキャパシタの前記第１の電極に接続され、前記複数の層のうちのいずれかの層に設けられ、且つ前記複数のキャパシタの外側の領域において前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第１の配線と、
前記複数のキャパシタの前記第２の電極に接続され、前記第１の配線が設けられた層に対して少なくとも１層分隔てて離間した層に設けられ、且つ前記複数のキャパシタの外側の領域において前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第２の配線と、
前記第１の配線が設けられた層と前記第２の配線が設けられた層との間の層において前記第１の配線と前記第２の配線との間に介在するように前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位に延在し且つ前記複数のキャパシタに対して絶縁された第１の導電体と、
を含むＡＤ変換器。
（付記１４）
前記第１の配線が設けられた層において前記複数のキャパシタの外周を囲むように設けられ、前記第１の導電体に電気的に接続され且つ前記複数のキャパシタに対して絶縁された複数の第２の導電体と、
前記第２の配線が設けられた層において前記複数のキャパシタの外周を囲むように設けられ、前記第１の導電体に電気的に接続され且つ前記複数のキャパシタに対して絶縁された複数の第３の導電体と、
を含み、
前記第１の電極の各々は、３層以上の各層に設けられ且つ互いに電気的に接続された複数の第１電極片を含み、
前記第２の電極の各々は、前記複数の第１電極片が設けられた各層に設けられ且つ互いに電気的に接続された複数の第２電極片を含み、
前記第１の配線および前記第２の配線はそれぞれ、前記複数の第１電極片および前記複数の第２電極片が設けられた各層のうちのいずれかの層に設けられ、
前記複数のキャパシタの各々は、前記複数の第２の導電体のうちの対応する第２の導電体の内側に配置され、且つ、前記複数の第３の導電体のうちの対応する第３の導電体の内側に配置され、
前記第１の配線の前記複数のキャパシタ相互間の間隙を通る部分が前記第２の導電体の各々の外側に配置され、
前記第２の配線の前記複数のキャパシタ相互間の間隙を通る部分が前記第３の導電体の各々の外側に配置されている
付記１３に記載のＡＤ変換器。
（付記１５）
前記第２の導電体の各々および前記第３の導電体の各々は、それぞれ、開口部を有し、前記第１の配線は、前記第１の電極との接続点から前記第２の導電体の前記開口部を通って前記第２の導電体の外側に引き出され、前記第２の配線は、前記第２の電極との接続点から前記第３の導電体の前記開口部を通って前記第３の導電体の外側に引き出されている 付記１４に記載のＡＤ変換器
（付記１６）
前記複数の第１電極片及び複数の第２電極片が設けられた層よりも上の層において、前記複数のキャパシタに対応する領域の外周を囲むように設けられ、且つ前記第１の導電体に電気的に接続された複数の第４の導電体を更に含む
付記１４または付記１５に記載のＡＤ変換器。
（付記１７）
前記第１の導電体、前記第２の導電体および前記第３の導電体は、複数の接続用導電体によって互いに電気的に接続され、
前記複数の接続用導電体は、前記第２の導電体および前記第３の導電体の外縁に沿って複数の列をなすように設けられ、１の列に配列された前記接続用導電体の各々が他の列に配列された前記接続用導電体の間の位置に配置されている
付記１４または付記１５に記載のＡＤ変換器。
（付記１８）
前記複数の第２電極片の各々は、対応する前記第１電極片の外周を少なくとも３方向から囲むように形成されている
付記１４から付記１７のいずれか１つに記載のＡＤ変換器。
（付記１９）
前記第１の導電体は、前記第１の配線が設けられた層と前記第２の配線が設けられた層との間の層において前記複数のキャパシタの外周を囲むように設けられ、且つ前記複数のキャパシタに対して絶縁された複数の第１導電領域と、前記複数の第１導電領域の間の間隙の全域に亘って延在する第２導電領域を含む
付記１３から付記１８のいずれか１つに記載のＡＤ変換器。
（付記２０）
前記第１の導電体は、前記第１の配線が設けられた層と前記第２の配線が設けられた層との間の層において前記複数のキャパシタに対応する部位に設けられた複数の開口部を有し、前記複数のキャパシタに対して絶縁された単一の導電体であり、
前記複数のキャパシタの各々は、前記複数の開口部のうちの対応する開口部の内側に配置されている
付記１３から付記１９のいずれか１つに記載のＡＤ変換器。
（付記２１）
前記第１の電極と前記第２の電極はそれぞれ、櫛型形状を有する
付記１３から付記２０のいずれか１つに記載のＡＤ変換器。
（付記２２）
前記第１の電極および前記第２の電極は、それぞれ、前記複数の層のうちの１つの層に設けられ、前記第１の導電体は、前記第１の電極および前記第２の電極が設けられた層に設けられている
付記１３に記載のＡＤ変換器。
（付記２３）
前記複数のキャパシタは、二進加重された容量値を有する複数の合成キャパシタを形成している
付記１３から付記２２のいずれか１つに記載のＡＤ変換器。
（付記２４）
半導体基板上に形成されている
付記１３から付記２３のいずれか１つに記載のＡＤ変換器。
（付記２５）
前記ＡＤ変換器は、逐次比較型のＡＤ変換器であり、
前記容量ＤＡ変換器で生成された基準電圧と入力電圧とを比較する比較器を含み、
前記制御回路は、前記比較器の比較結果に基づいて、前記容量ＤＡ変換器の動作を制御する
付記１３から付記２４のいずれか１つに記載のＡＤ変換器。
（付記２６）
複数の層のうちの少なくとも１つの層に設けられ且つ相互に対向する第１の電極および第２の電極を各々が有し、相互に間隙を隔てて設けられた複数のキャパシタと、
前記複数のキャパシタの前記第１の電極に接続され、前記複数の層のうちのいずれかの層に設けられ、且つ前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第１の配線と、
前記複数のキャパシタの前記第２の電極に接続され、前記第１の配線が設けられた層に対して少なくとも１層分隔てて離間した層に設けられ、且つ前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第２の配線と、
前記第１の配線が設けられた層と前記第２の配線が設けられた層との間の層において前記第１の配線と前記第２の配線との間に介在するように前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位に延在し且つ前記複数のキャパシタに対して絶縁された第１の導電体と、
を含む半導体装置。
（付記２７）
前記第１の配線が設けられた層において前記複数のキャパシタの外周を囲むように設けられ、前記第１の導電体に電気的に接続され且つ前記複数のキャパシタに対して絶縁された複数の第２の導電体と、
前記第２の配線が設けられた層において前記複数のキャパシタの外周を囲むように設けられ、前記第１の導電体に電気的に接続され且つ前記複数のキャパシタに対して絶縁された複数の第３の導電体と、
を含み、
前記第１の電極の各々は、３層以上の各層に設けられ且つ互いに電気的に接続された複数の第１電極片を含み、
前記第２の電極の各々は、前記複数の第１電極片が設けられた各層に設けられ且つ互いに電気的に接続された複数の第２電極片を含み、
前記第１の配線および前記第２の配線はそれぞれ、前記複数の第１電極片および前記複数の第２電極片が設けられた各層のうちのいずれかの層に設けられ、
前記複数のキャパシタの各々は、前記複数の第２の導電体のうちの対応する第２の導電体の内側に配置され、且つ、前記複数の第３の導電体のうちの対応する第３の導電体の内側に配置され、
前記第１の配線の前記複数のキャパシタ相互間の間隙を通る部分が前記第２の導電体の各々の外側に配置され、
前記第２の配線の前記複数のキャパシタ相互間の間隙を通る部分が前記第３の導電体の各々の外側に配置されている
付記２６に記載の半導体装置。
（付記２８）
前記第２の導電体の各々および前記第３の導電体の各々は、それぞれ、開口部を有し、前記第１の配線は、前記第１の電極との接続点から前記第２の導電体の前記開口部を通って前記第２の導電体の外側に引き出され、前記第２の配線は、前記第２の電極との接続点から前記第３の導電体の前記開口部を通って前記第３の導電体の外側に引き出されている 付記２７に記載の半導体装置。
（付記２９）
前記複数の第１電極片及び複数の第２電極片が設けられた層よりも上の層において、前記複数のキャパシタに対応する領域の外周を囲むように設けられ、且つ前記第１の導電体に電気的に接続された複数の第４の導電体を更に含む
付記２７または付記２８に記載の半導体装置。
（付記３０）
前記第１の導電体、前記第２の導電体および前記第３の導電体は、複数の接続用導電体によって互いに電気的に接続され、
前記複数の接続用導電体は、前記第２の導電体および前記第３の導電体の外縁に沿って複数の列をなすように設けられ、１の列に配列された前記接続用導電体の各々が他の列に配列された前記接続用導電体の間の位置に配置されている
付記２７または付記２８に記載の半導体装置。
（付記３１）
前記複数の第２電極片の各々は、対応する前記第１電極片の外周を少なくとも３方向から囲むように形成されている
付記２７から付記３０のいずれか１つに記載の半導体装置。
（付記３２）
前記第１の導電体は、前記第１の配線が設けられた層と前記第２の配線が設けられた層との間の層において前記複数のキャパシタの外周を囲むように設けられ、且つ前記複数のキャパシタに対して絶縁された複数の第１導電領域と、前記複数の第１導電領域の間の間隙の全域に亘って延在する第２導電領域を含む
付記２６から付記３１のいずれか１つに記載の半導体装置。
（付記３３）
前記第１の導電体は、前記第１の配線が設けられた層と前記第２の配線が設けられた層との間の層において前記複数のキャパシタに対応する部位に設けられた複数の開口部を有し、前記複数のキャパシタに対して絶縁された単一の導電体であり、
前記複数のキャパシタの各々は、前記複数の開口部のうちの対応する開口部の内側に配置されている
付記２６から付記３１のいずれか１つに記載の半導体装置。
（付記３４）
前記第１の電極と前記第２の電極はそれぞれ、櫛型形状を有する
付記２６から付記３３のいずれか１つに記載の半導体装置。
（付記３５）
前記第１の電極および前記第２の電極は、それぞれ、前記複数の層のうちの１つの層に設けられ、前記第１の導電体は、前記第１の電極および前記第２の電極が設けられた層に設けられている
付記２６に記載の半導体装置。
（付記３６）
前記複数のキャパシタは、二進加重された容量値を有する複数の合成キャパシタを形成している
付記２６から付記３５のいずれか１つに記載の半導体装置。
１０ ＡＤ変換器
１１ 容量ＤＡ変換器
１２ キャパシタアレイ
１４ 比較器
３０ 単位キャパシタ
４１ 第１の電極
４２ 第２の電極
５０ シールド部
１３０ 間隙部
４１１〜４１３ 電極片
４２１〜４２３ 電極片
４５０ ボトムノード配線
４６０ トップノード配線
５０１〜５０４ シールド片
５０１ａ、５０３ａ 開口部
Ｍ１〜Ｍ４ メタル配線層

Claims (11)

  1. 複数の層のうちの少なくとも１つの層に設けられ且つ相互に対向する第１の電極および第２の電極を各々が有し、相互に間隙を隔てて設けられた複数のキャパシタと、
    前記複数のキャパシタの前記第１の電極に接続され、前記複数の層のうちのいずれかの層に設けられ、且つ前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第１の配線と、
    前記複数のキャパシタの前記第２の電極に接続され、前記第１の配線が設けられた層に対して少なくとも１層分隔てて離間した層に設けられ、且つ前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第２の配線と、
    前記第１の配線が設けられた層と前記第２の配線が設けられた層との間の層において前記第１の配線と前記第２の配線との間に介在するように前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位に延在し且つ前記複数のキャパシタに対して絶縁された第１の導電体と、
    を含むキャパシタアレイ。
  2. 前記第１の配線が設けられた層において前記複数のキャパシタの外周を囲むように設けられ、前記第１の導電体に電気的に接続され且つ前記複数のキャパシタに対して絶縁された複数の第２の導電体と、
    前記第２の配線が設けられた層において前記複数のキャパシタの外周を囲むように設けられ、前記第１の導電体に電気的に接続され且つ前記複数のキャパシタに対して絶縁された複数の第３の導電体と、
    を含み、
    前記第１の電極の各々は、３層以上の各層に設けられ且つ互いに電気的に接続された複数の第１電極片を含み、
    前記第２の電極の各々は、前記複数の第１電極片が設けられた各層に設けられ且つ互いに電気的に接続された複数の第２電極片を含み、
    前記第１の配線および前記第２の配線はそれぞれ、前記複数の第１電極片および前記複数の第２電極片が設けられた各層のうちのいずれかの層に設けられ、
    前記複数のキャパシタの各々は、前記複数の第２の導電体のうちの対応する第２の導電体の内側に配置され、且つ、前記複数の第３の導電体のうちの対応する第３の導電体の内側に配置され、
    前記第１の配線の前記複数のキャパシタ相互間の間隙を通る部分が前記第２の導電体の各々の外側に配置され、
    前記第２の配線の前記複数のキャパシタ相互間の間隙を通る部分が前記第３の導電体の各々の外側に配置されている
    請求項１に記載のキャパシタアレイ。
  3. 前記複数の第１電極片及び複数の第２電極片が設けられた層よりも上の層において、前記複数のキャパシタに対応する領域の外周を囲むように設けられ、且つ前記第１の導電体に電気的に接続された複数の第４の導電体を更に含む
    請求項２に記載のキャパシタアレイ。
  4. 前記第１の導電体、前記第２の導電体および前記第３の導電体は、複数の接続用導電体によって互いに電気的に接続され、
    前記複数の接続用導電体は、前記第２の導電体および前記第３の導電体の外縁に沿って複数の列をなすように設けられ、１の列に配列された前記接続用導電体の各々が他の列に配列された前記接続用導電体の間の位置に配置されている
    請求項２に記載のキャパシタアレイ。
  5. 前記複数の第２電極片の各々は、対応する前記第１電極片の外周を少なくとも３方向から囲むように形成されている
    請求項２から請求項４のいずれか１項に記載のキャパシタアレイ。
  6. 前記第１の導電体は、前記第１の配線が設けられた層と前記第２の配線が設けられた層との間の層において前記複数のキャパシタの外周を囲むように設けられ、且つ前記複数のキャパシタに対して絶縁された複数の第１導電領域と、前記複数の第１導電領域の間の間隙の全域に亘って延在する第２導電領域を含む
    請求項１から請求項５のいずれか１項に記載のキャパシタアレイ。
  7. 前記第１の導電体は、前記第１の配線が設けられた層と前記第２の配線が設けられた層との間の層において前記複数のキャパシタに対応する部位に設けられた複数の開口部を有し、前記複数のキャパシタに対して絶縁された単一の導電体であり、
    前記複数のキャパシタの各々は、前記複数の開口部のうちの対応する開口部の内側に配置されている
    請求項１から請求項５のいずれか１項に記載のキャパシタアレイ。
  8. 前記第１の電極と前記第２の電極はそれぞれ、櫛型形状を有する
    請求項１から請求項７のいずれか１項に記載のキャパシタアレイ。
  9. キャパシタアレイを備えた容量ＤＡ変換器と、
    前記容量ＤＡ変換器の動作を制御する制御回路と、
    を含むＡＤ変換器であって、
    前記キャパシタアレイは、
    複数の層のうちの少なくとも１つの層に設けられ且つ相互に対向する第１の電極および第２の電極を各々が有し、相互に間隙を隔てて設けられた複数のキャパシタと、
    前記複数のキャパシタの前記第１の電極に接続され、前記複数の層のうちのいずれかの層に設けられ、且つ前記複数のキャパシタの外側の領域において前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第１の配線と、
    前記複数のキャパシタの前記第２の電極に接続され、前記第１の配線が設けられた層に対して少なくとも１層分隔てて離間した層に設けられ、且つ前記複数のキャパシタの外側の領域において前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第２の配線と、
    前記第１の配線が設けられた層と前記第２の配線が設けられた層との間の層において前記第１の配線と前記第２の配線との間に介在するように前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位に延在し且つ前記複数のキャパシタに対して絶縁された第１の導電体と、
    を含むＡＤ変換器。
  10. 前記ＡＤ変換器は、逐次比較型のＡＤ変換器であり、
    前記容量ＤＡ変換器で生成された基準電圧と入力電圧とを比較する比較器を含み、
    前記制御回路は、前記比較器の比較結果に基づいて、前記容量ＤＡ変換器の動作を制御する
    請求項９記載のＡＤ変換器。
  11. 複数の層のうちの少なくとも１つの層に設けられ且つ相互に対向する第１の電極および第２の電極を各々が有し、相互に間隙を隔てて設けられた複数のキャパシタと、
    前記複数のキャパシタの前記第１の電極に接続され、前記複数の層のうちのいずれかの層に設けられ、且つ前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第１の配線と、
    前記複数のキャパシタの前記第２の電極に接続され、前記第１の配線が設けられた層に対して少なくとも１層分隔てて離間した層に設けられ、且つ前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第２の配線と、
    前記第１の配線が設けられた層と前記第２の配線が設けられた層との間の層において前記第１の配線と前記第２の配線との間に介在するように前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位に延在し且つ前記複数のキャパシタに対して絶縁された第１の導電体と、
    を含む半導体装置。
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