JP4363716B2 - Ｌｓｉの配線構造の設計方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の設計に係り、特にＬＳＩの配線構造及びその設計方法に関する。
【０００２】
【従来の技術】
ＬＳＩの大規模化を実現するため、素子の微細化が進んでいる。この微細化の進展に伴い、パターニングやイオン注入などのプロセスばらつきの回路特性に与える影響が顕在化している。（N. Shigyo et al.,“Statistical Simulation of MOSFETS using TCAD: Meshing noise problem and selection of factors,”Proc.IWSM98, p. 10, 1998）。
【０００３】
これまでに、プロセスばらつきが回路特性に与える影響については、感度解析に基づく手法（Z. J. Lin and C. j. Sponos, “Sensitivity study of interconnect using statistical design,”Proc. IWSM, p. 68, 1998）や解析式を使った検討が行われてきた（O. S. Nakagawa et al.,“modeling of pattern-dependent on-chip interconnect geometry variation for deep-submicron process and design technology,”Tech. Dig. IWSM, p. 137, 1997）。
【０００４】
【発明が解決しようとする課題】
ＬＳＩの回路特性のひとつとしては、例えば回路遅延特性が挙げられる。回路の遅延時間は、配線長Ｌが長い場合、配線抵抗Ｒと配線容量Ｃの積ＲＣで与えられる。一方、配線長Ｌが短い場合、トランジスタのオン抵抗Ｒｔｒと配線容量Ｃとの積ＲｔｒＣで与えられる。（H. B. Bakoglu and J. D. Meindl,“Optimun interconnection circuits for VLSI,”IEEE Trans. Electron Devices, ED-32, p. 903, 1985）。つまり、良好な回路遅延特性を得るためには、配線性能として、配線長が長い場合は配線遅延ＲＣ、短い場合は配線容量Ｃが重要である。
【０００５】
従って、ＬＳＩの微細化に伴って、配線容量Ｃと配線遅延ＲＣの低減が急務となっているが、これに加えて、プロセスばらつきに起因する配線容量変動ΔＣと配線遅延変動Δ（ＲＣ）／（ＲＣ）の抑制もまた重要になってきている。このため、Ｃ及びΔＣ、ＲＣ及びΔ（ＲＣ）／（ＲＣ）を同時に抑制可能な配線構造を見出す必要がある。
【０００６】
しかし、従来はプロセスばらつきが回路特性に与える影響を解析するに止まり、プロセスばらつきによる容量変動△Ｃ／Ｃや配線遅延変動△ＲＣ／ＲＣの変動を抑制する配線構造の検討までは行われていなかった。またこのような配線構造を見いだすための技術的指針も無かった。
【０００７】
そこで、本発明の目的は、プロセスばらつきを考慮しつつ、実用に適した配線容量Ｃ又は配線遅延ＲＣの変動を抑制することの可能なＬＳＩの設計方法を提供することである。また、この設計方法に基づいた配線構造を提供することである。
【０００８】
【課題を解決するための手段】
上記課題を達成するために、本発明によるＬＳＩの配線構造の設計方法は、配線構造に含まれる配線のプロセスによる配線幅及び配線膜厚のばらつきを推定し、プロセスばらつき量δＰとする段階と、配線容量変動ΔＣ／Ｃの許容範囲を設定しξＣとする段階と、フリンジ容量ＣＦと平行平板容量ＣＰからフリンジ容量比Ｆ＝ＣＦ／ＣＰを評価して、以下の式
Ｆ ≧ δP／ξC − １
を満たすように、前記配線構造を決定することを特徴とする。
【０００９】
上記特徴によれば、プロセスばらつきに対して、配線容量変動ΔＣ／Ｃの許容範囲ξＣ以内に抑制するＬＳＩの配線を実現できる。
【００１０】
特に、配線の配線長が１ｍｍ未満の短い配線の場合には、配線容量変動ΔＣ／Ｃが配線特性に与える影響が大きいので有効である。
【００６８】
【発明の実施の形態】
（第１の実施の形態）
配線容量Ｃ、及び配線遅延ＲＣの低減に関して、従来の技術の問題点を解析した結果、本発明者等は、プロセスばらつきが配線容量ＣおよびＣと抵抗Ｒとの積である配線遅延に与える影響の抑制が重要であると判断した。この影響を解析した結果、Ｃの変動ΔＣ／ＣとＲＣの変動量Δ（ＲＣ）／（ＲＣ）は相反する関係にあることが分かった。これは、配線の「フリンジ容量」に起因する。
【００６９】
図１は、１０％のプロセスばらつき量δＰがある場合のＣの変動量ΔＣ／ＣとＲＣの変動量Δ（ＲＣ）／（ＲＣ）をフリンジ容量比Ｆ（＝ＣＦ／ＣＰ、ここでＣＦとＣＰはフリンジおよび平行平板容量）の関数として表したものである。Ｆが大きければ、Ｃの変動を抑えられる。逆に、Ｆが小さいほどＲＣの変動量Δ（ＲＣ）／（ＲＣ）は少ない。
【００７０】
さらに、所望のＣまたはＲＣの変動量とプロセスばらつき量δＰから、満たすべきフリンジ容量比Ｆを求める式を導出した。即ち、後に証明するように配線容量変動ΔＣ／Ｃと配線ＲＣ変動量Δ（ＲＣ）／（ＲＣ）をそれぞれの許容範囲ξＣおよびξＲＣ以内にするためには、フリンジ容量比Ｆは下記の式（１）または式（２）を満たさなければならない。
【００７１】
【数１】
これら式と、容量シミュレータを用いて算出したＦから、配線構造を決められる。設計指針として、配線長Ｌが短い場合、Ｃ変動を抑えるためにＦを大きくする配線構造をすれば良い。一方、Ｌが長い場合、ＲＣ変動を抑えるためＦを小さくした方が良い。
【００７２】
また、容量変動とＲＣ変動を共に抑えたい場合には、妥協点としてＦ＝１−δＰとすれば、２つ変動をδＰの半分にまでなら抑えられる。例えば、δＰが１０％である図１の場合、２つの曲線の交点であるＦＣＲＣ＝０．９にする。
【００７３】
以下、より詳しく説明する。図２は、解析に用いた周期的配線構造である。ここで、Ｓは配線間隔、Ｈは絶縁膜厚である。ピッチは一定とした。つまり、Ｗ＋Ｓ＝一定である。寸法は、Ｈで規格化した（２次元容量は、大きさではなく、形状で決まる）。Ｔ／Ｈ＝０．６で固定とした。配線容量は、２次元シミュレーションを用いて算出した。
【００７４】
図３は、Ｗを＋１０％、−１０％変化させた場合の配線容量Ｃへの影響である。シミュレーション結果と共に平行平板近似についても示した。平行平板近似では、対地容量Ｃ２０と配線間容量Ｃ２１をＣ２０／（κｏｘ・εｏ・Ｌ）＝Ｗ／Ｈ、Ｃ２１／（κｏ・εｏ・Ｌ）＝Ｔ／Ｓとして算出した。ここで、容量は絶縁膜の誘電定数κｏｘ・εｏと配線長Ｌで規格化した。Ｗが広いと対地容量Ｃ２０が支配的になり、一方、Ｗが狭くなると配線間容量Ｃ２１が支配的となる。実線がnominal値で、点線がＷを＋１０％、−１０％変化させた場合の配線容量Ｃである。
【００７５】
図４は、Ｗを＋１０％、−１０％変化させた場合の相対変化量ΔＣ／Ｃである。Ｗ／Ｈ＝２近傍でΔＣ／Ｃの変化量は最小となる。一方、平行平板近似の場合、ΔＣ／Ｃは常に１０％程度である。この原因は、「フリンジ容量」である。このフリンジ容量により、Ｗの変化に対して、ΔＣ／Ｃが緩和される。つまり、ΔＣ／Ｃの変化が鈍くなる。従って、配線容量の変動を抑えるためには最適であると言える。しかし、後述するように、配線遅延の変動という観点からは、このＷ／Ｈ＝２という配線構造は最悪なものである。
【００７６】
図５は、配線抵抗Ｒを考慮して求めた配線遅延ＲＣの変動の相対変化量Δ（ＲＣ）／（ＲＣ）である。ここで、Ｒは断面積ＷＴに逆比例するとした。Ｗが広い場合と狭い場合の両極端で、Δ（ＲＣ）／（ＲＣ）が減少する。つまり、これらはＷのばらつきに対してＲＣ的には強い配線構造と言える。その中間のＷ／Ｈ＝２近傍では、Δ（ＲＣ）／（ＲＣ）は４％近くになっている。配線遅延の変動という観点からは、このＷ／Ｈ＝２という配線構造は最悪のものである。尚、平行平板近似の場合、Δ（ＲＣ）／（ＲＣ）は常に１％以下である。
【００７７】
これらは、以下のように説明できる。ΔＷが、抵抗Ｒと容量Ｃに与える影響は逆である。つまり、ΔＲ／ＲとΔＣ／Ｃが相殺する関係（負の相関）にある。例えば、配線幅Ｗが狭まるとＲは増えるが、逆に対地容量Ｃ２０は減る。これは配線間容量Ｃ２１でも同様で、Ｗが狭まるとスペースＳが広がり配線間容量Ｃ２１が減る（ピッチは一定）。単純化して、平行平板近似が成り立つと仮定すると、ＲＣの変動は０になる。
【００７８】
式で表すと、
【数２】
となる。平行平板近似が成り立てば、ΔＲ／Ｒ＋ΔＣ／Ｃ＝０となる。
【００７９】
実際には、微細化すると、配線の構造（Ｗ，Ｓ，Ｈ，Ｔ）により、Δ（ＲＣ）／（ＲＣ）は増加または減少する。これは、フリンジ容量が原因である。平行平板近似が、成り立たなくなるためである。例えば、対地容量Ｃ２０では、微細化によりΔＣ／Ｃがフリンジ容量のため緩和され（Ｗの変化に対して鈍くなり）、ΔＲ／Ｒがそのまま見えてしまう。一方、配線間容量は、微細化で平行平板近似が成り立つようになり、ΔＲ／Ｒ＝−ΔＣ／Ｃとなる。平行平板近似が成り立てば、ΔＲ／ＲとΔＣ／Ｃは相殺し、ＲＣの変動は０になる。
【００８０】
図６は、Ｗを１０％増加した場合での式（１）の各成分である。ΔＣ／Ｃは、図３に示したものと同じである。ΔＲ／Ｒは、単に断面積から求めた。Ｗに逆比例し、一定の変化量である。ΔＣ／Ｃに対してΔＲ／Ｒは符号が逆であり、相殺する関係にある。しかし、Ｗ／Ｈ＝２付近では、フリンジ容量のためΔＣ／Ｃが小さく、ΔＲ／Ｒを相殺できない。このため、Δ（ＲＣ）／（ＲＣ）が大きくなる。つまり、ＷのばらつきΔＷに対してＲＣの変動が大きくなる。
【００８１】
次に、解析的に解く。配線容量は、平行平板成分ＣＰとフリンジ成分ＣＦから成る。
【００８２】
Ｃ＝ＣＰ＋ＣＦ＝（１＋Ｆ）ＣＰ
ここで、Ｆはフリンジ容量比で、Ｆ＝ＣＦ／ＣＰである。
【００８３】
変動量について、以下の２つを仮定した。
【００８４】
（ｉ）フリンジ容量の変動ΔＣ Ｆ は、平行平板成分の変動ΔＣ Ｐ に比べて無視できる。
【００８５】
ΔＣＦ << ΔＣＰ
（ii）容量の平行平板成分と抵抗の変動量は相殺し、その絶対値はプロセスばらつきδＰと等しい。
【００８６】
【数３】
これらの仮定に基づくと、容量変動ΔＣ／Ｃは、フリンジ容量比Ｆを使って、以下のように表される。
【００８７】
【数４】
ＲＣ変動Δ（ＲＣ）／（ＲＣ）は、以下のように表される。
【００８８】
【数５】
さらに、式（３）を考慮すると、次のようになる。
【００８９】
【数６】
容量変動ΔＣ／ＣとＲＣ変動Δ（ＲＣ）／（ＲＣ）をそれぞれξ Ｃ およびξ ＲＣ 以内にするためには、フリンジ容量比Ｆは次式を満たさなければならない。
【００９０】
【数７】
ここで、δＰはプロセスのばらつき量であり、δＰ＝ΔＣＰ／ＣＰ＝−ΔＲ／Ｒとした。これは、配線幅Ｗや配線膜厚Ｔに対するばらつきとしては、妥当な仮定である。試みに、δＰを０．１（１０％）とすると、ξＣ＝０．０５（５％）を実現するには、Ｆは１以上でなければならない。一方、ξＲＣ＝０．０５（５％）を実現するには、Ｆは０．８以下でなければならない。
【００９１】
図１は、容量変動ΔＣ／ＣとＲＣ変動Δ（ＲＣ）／（ＲＣ）をフリンジ容量比Ｆの関数として表したものである。尚、Δ（ＲＣ）／（ＲＣ）は、符号ΔＣ／Ｃの逆である。この場合、負であり、絶対値をとり表示した。Ｆが増加するにつれ、容量変動ΔＣ／Ｃは減少する。逆にＲＣ変動Δ（ＲＣ）／（ＲＣ）が増加する。これは、前述の結論に一致する。やはり、プロセスばらつきδＰを０．１（１０％）とした図２の配線構造の場合、ξＣ＝０．０５（５％）にするにはＦは１以上でなければならなく、一方、ξＲＣ＝０．０５（５％）にするにはＦは０．８以下でなければならないことが分かる。
【００９２】
以下、具体例を説明する。容量変動とＲＣ変動は、背反するため、同時に変動を抑制することができない。しかし、ある程度なら２つの変動を抑えることはできる。このためには、図１の２つの曲線の交点となるフリンジ容量比ＦＣＲＣに設定するのが良い。ここで、ＦＣＲＣは式（４）と式（６）から、次のように表される。
【００９３】
ＦＣＲＣ ＝１−δＰ （７）
また、このとき、ξＣとξＲＣは、δＰ << ２なら、以下のように近似できる。
【００９４】
【数８】
つまり、フリンジ容量比ＦＣＲＣの場合、容量変動ΔＣ／ＣとＲＣ変動Δ（ＲＣ）／（ＲＣ）をプロセスばらつきδＰの半分に抑えることができる。図１に示した２つの曲線の交点であるＦ＝０．９では、１０％のプロセスばらつきに対して、容量変動ΔＣ／ＣとＲＣ変動の２つの変動を共に５％程度にすることができる。
【００９５】
図７は、図２の配線構造でのフリンジ容量比Ｆである。Ｗ／Ｈ＝１近傍でＦ＝１となっている。この配線構造では、Ｗ／Ｈ＝１近傍でフリンジ容量が全体の容量に占める割合が最も高い。ここで、ＦＣＲＣ＝０．９となる配線構造は、Ｗ／Ｈは０．７または２である。そこで、Ｗ／Ｈと０．７とすると、例えばＷ＝Ｓ＝０．２５μｍでは、Ｈ＝０．３６μｍ、Ｔ＝０．２２μｍとすれば良い。
【００９６】
図８は、単一配線の構造モデルを示す図である。
【００９７】
図９は、単一配線でのフリンジ容量比Ｆである。このＦと式（１）、式（２）または式（７）から、所望の変動仕様を満たす配線構造を決定できる。
【００９８】
又、配線長Ｌが長い場合、式（１）に示したように、ＲＣ変動Δ（ＲＣ）／（ＲＣ）を抑制するため、Ｆが小さい配線構造が望ましい。つまり配線容量として平行平板近似が成り立つようにする。逆に、Ｌが短い場合、配線容量の変動ΔＣ／Ｃを重視すべきであり、フリンジ容量比Ｆの大きい配線構造が良い。
【００９９】
具体的には、ＬＳＩでの回路の遅延時間は、配線長Ｌが１ｍｍ以上の長い場合、配線の抵抗Ｒと容量Ｃの積ＲＣで与えられる。一方、配線長Ｌが１ｍｍ未満の短い場合、トランジスタのオン抵抗をＲｔｒとして、Ｒｔｒで与えられる（M. R. Anand, Design of optimized high performance interconnect schemes for ULSI devices, Ph.D. Desertation, Waseda Univ., p. 4, 1999.）。つまり、配線としては、配線長が１ｍｍ以上の長い場合はＲＣ、１ｍｍ未満の短い場合は容量Ｃの抑制が重要である。
【０１００】
配線長が１ｍｍ未満の短い場合に容量Ｃの変動を抑制するには、図４で、１０％のプロセス変動に対しＣの変動を７％以下に抑えるために配線幅Ｗと該配線直下の絶縁膜厚ＨとのＷ／Ｈが１≦Ｗ／Ｈ≦６としなければならない。又、配線長が１ｍｍ以上の長い場合にＲＣの変動を抑制するためには、図４から、配線幅Ｗと該配線直下の絶縁膜厚ＨとのＷ／Ｈが１以下または６以上としなければならない。
【０１０１】
一方、多層配線では、下層の配線は短く、上層の配線は長い。そこで、下から２層目以下の配線は容量変動の抑制を主に考慮し、３層以上はＲＣ変動を考慮して、配線構造を決定すれば良い。
【０１０２】
つまり、２層以下の配線は配線幅Ｗと該配線直下の絶縁膜厚ＨとのＷ／Ｈを１≦Ｗ／Ｈ≦６とし、容量変動を抑制する。一方、３層以上の配線ではＲＣの変動を３％以下に抑制するため、配線幅Ｗと該配線直下の絶縁膜厚ＨとのＷ／Ｈを１以下またはで６以上とする。
【０１０３】
この結果、図１０に示すように、配線間絶縁層厚を考慮すると、２層目の配線幅Ｗと該配線膜厚Ｔとの比Ｗ／Ｈは、３層目の配線のＷ／Ｔは、３層目の配線のＷ／Ｔよりも大きくなる。
【０１０４】
配線間のカップリング容量によるクロストークを抑制するには手段として、図１１に示すように、電源線またはクロック信号線の配線１１をシールド・プレートとして電源線またはクロック信号線以外の上の配線１２と下の配線１３との配線間クロストークを抑制する。
【０１０５】
さらに、図１２に示すように、電源線用またはクロック信号用の配線１１，１４の間にそれ以外の配線１５を位置し、電源線とクロック信号用の配線１１と１４をシールド・プレートとして、その間の配線１５での配線間クロストークを抑制を実現できる。
【０１０６】
（第２の実施の形態：Ｃｕ配線構造）
次に、Ｃｕ配線の場合を考える。図１４に示すように、Ｃｕ配線を用いる場合は拡散防止のためにＣｕ配線の底面と側面にバリアメタルを形成することが多い（M. T. Bohr,“Interconnect scaling-the real limiter to high performance ULSI、”Tech. Dig. 1995 IEDM, p. 241.）。このため、抵抗率がＡｌのほぼ半分のＣｕ配線を使っても、実効断面積が小さくなる。この影響は図１５に示すように、配線幅Ｗが狭くなると顕著になる。この効果を取り入れると、配線抵抗Ｒの変動ΔＲ／Ｒは、
【数９】
と表される。ここで、Ｔｂはバリアメタルの厚みである。通常、Ｔｂは１０〜２０ｎｍ程度である。
【０１０７】
従って、Ｃｕ配線の場合、バリアメタルを考慮すると、配線抵抗変動ΔＲ／ＲをξＲ以内にするためには、Ｔｂ／Ｗは下記の式（８）を満たさなければならない。
【０１０８】
【数１０】
また、配線ＲＣ変動Δ（ＲＣ）／（ＲＣ）をξＲＣ以内にするためには、プロセスばらつき量をδＰとして、Ｔｂ／Ｗおよびフリンジ容量比は次式を満たさなければならない。
【０１０９】
【数１１】
以下、より詳しく説明する。ここでも、図１４に示したような周期的な配線構造について考える。やはり、Ｓは配線間隔、Ｈは絶縁膜厚、Ｔは配線膜厚である。ピッチは一定とした。つまり、Ｗ＋Ｓ＝一定である。Ｔ／Ｈ＝０．６で固定とした。
【０１１０】
図１５は、バリアメタルの配線抵抗Ｒへの影響である。バリアメタルが無ければ、ＲはＷに逆比例する。しかし、バリアメタルが一定膜厚存在する場合（ここではＴｂ／Ｈ＝０．０５）、Ｗの微細化と共に、１／Ｗより急激に増加する。言換えると、実効的断面積が急激に減少する。
【０１１１】
図１６は、Ｗが＋１０％増加した場合の配線抵抗の変動量ΔＲ／Ｒである。図１５で述べたように、Ｗの微細化と共に、Ｒが１／Ｗよりも急激に増加するため、ΔＲ／Ｒも急増する。
【０１１２】
配線幅の変動ΔＷのみを考慮し、Ｒが配線の断面積に逆比例すると、ΔＲ／Ｒは以下のように表される。
【０１１３】
【数１２】
ここで、δＰ ＝ΔＷ／Ｗとした。従って、Ｃｕ配線の場合、バリアメタルを考慮すると、配線抵抗変動ΔＲ／ＲをξＲ以内にするためには、Ｔｂ／Ｗは式（８）を満たさなければならない。
【０１１４】
【数１３】
また、配線ＲＣ変動Δ（ＲＣ）／（ＲＣ）をξＲＣ以内にするためには、プロセスばらつき量δＰとして、Ｔｂ／Ｗおよびフリンジ容量比Ｆは次式を満たさなければならない。
【０１１５】
【数１４】
図１３は、配線容量Ｃを２次元シミュレーションで算出して求めたＲＣの変動Δ（ＲＣ）／（ＲＣ）である。配線幅のばらつきΔＷ／Ｗが１０％でのものである。ＲＣの変動を４％以下に抑制するには、Ｃｕ配線では幅Ｗと該配線直下の絶縁膜厚Ｈとの比Ｗ／Ｈを０．４≦Ｗ／Ｈ≦２とする。
【０１１６】
配線長Ｌが長い場合、ＲＣの遅延が回路動作を律速する。具体的には、ＬＳＩでの回路の遅延時間は、配線長Ｌが１ｍｍ以上の長い場合、配線の抵抗Ｒと容量Ｃの積ＲＣで与えられる。（M. R. Anand, Design of optimized high performance interconnect schemes for ULSI devices, Ph.D. Desertation, Waseda Univ., p. 4, 1999.）。つまり、配線としては、配線長が１ｍｍ以上の長い場合はＲＣの抑制が重要であり、Ｃｕ配線では幅Ｗと該配線直下の絶縁膜厚ＨとのＷ／Ｈが０．４≦Ｗ／Ｈ≦２とする。
【０１１７】
多層配線では、下層の配線は短く、上層の配線は長い。そこで、下から２層目以下の配線は容量変動の抑制を主に考慮し、３層以上はＲＣ変動を考慮して、配線構造を決定すれば良い。
【０１１８】
つまり、３層以上の配線ではＲＣの変動を４％以下に抑制するため、配線幅Ｗと該配線直下の絶縁膜厚Ｈとの比Ｗ／Ｈを０．４≦Ｗ／Ｈ≦２とする。
【０１１９】
（第３の実施の形態：Equivalent-Variationsの概念の導入）
今回、配線容量変動△Ｃ／Ｃと配線遅延変動Δ（ＲＣ）／（ＲＣ）を解析した結果、Equivalent-Variationsという新たな概念を見出した。さらにその概念の持つUniversalityという特性を発見した。このEquivalent-Variationsは、配線構造設計の技術的指針として用いることができる。この概念を用いることで、Ｃ及びΔＣ、ＲＣ及びΔ（ＲＣ）を同時に抑制可能な配線構造がより明らかになった。以下、これについて説明する。
【０１２０】
最初に、Equivalent-Variationsの概念について説明する。
【０１２１】
配線容量変動ΔＣ／Ｃと配線遅延変動Δ（ＲＣ）／（ＲＣ）とは、２次の微小量（ΔＣ／Ｃ）・（ΔＲ／Ｒ）を無視すると、次のような関係式で表わされる。
【０１２２】
Δ（ＲＣ）／（ＲＣ）＝（ΔＣ／Ｃ）＋（ΔＲ／Ｒ）
ΔＣ／ＣとΔＲ／Ｒの符号は常に逆である。ここで、│ΔＣ／Ｃ│を出来るだけ小さくし、同時に│Δ（ＲＣ）／（ＲＣ）│も出来るだけ小さくする条件、即ち、│ΔＣ／Ｃ│＝│Δ（ＲＣ）／（ＲＣ）│をEquivalent-Variationsと定義する。
【０１２３】
ΔＣ／ＣとΔ（ＲＣ）／（ＲＣ）が常に逆符号であること、および上式の関係を用いてEquivalent-Variationsの定義式を書き直すと、以下の式（１１）が得られる。
【０１２４】
２×ΔＣ／Ｃ＝−ΔＲ／Ｒ （１１）
“Ｃ rc”（ΔＲＣ−suppression）を「ＲＣ変動│Δ（ＲＣ）／（ＲＣ）│をＣ変動│ΔＣ／Ｃ│より小さく抑える条件」と定義し、“ｃ ＲＣ”（ΔＣ−suppression）を「Ｃの変動│ΔＣ／Ｃ│をＲＣの変動│Δ（ＲＣ）／（ＲＣ）│より小さく抑える条件」と定義すると、Ｃ rcの条件式は２×ΔＣ／Ｃ＞−ΔＲ／Ｒ、一方、ｃ ＲＣの条件式は２×ΔＣ／Ｃ＜−ΔＲ／Ｒとなる。
【０１２５】
次に、配線幅Ｗと配線厚みＴのプロセスばらつきを、δＷ＝ΔＷ／Ｗ、及び、δＴ＝ΔＴ／Ｔと置くと（例えばＷが±１０％ばらつく時、δＷ＝０．１である）、
【数１５】
であるから、
【数１６】
ここで、（ΔＲ／Ｒ）ｐｐは、プロセスばらつき起因により、ＷとＴが共にプラス方向にばらつく場合を意味し、同様に（ΔＲ／Ｒ）ｍｍは、ＷとＴが共にマイナス方向にばらつく場合を意味する。このとき、（ΔＲ／Ｒ）ｐｐ−（ΔＲ／Ｒ）ｍｍは、抵抗Ｒの変動ΔＲ／Ｒに対して最大ばらつき（ワーストケース）を与える。
【０１２６】
式（１２）より、ΔＲ／Ｒは常に一定値であり、２次微小量を無視すれば、−２・（δＷ＋δＴ）となることが分かる。
【０１２７】
次に、関数ＦＥＶを、
【数１７】
のように定義する。この関数ＦＥＶを用いれば、上記の内容を簡潔にまとめることができる。
【０１２８】
即ち、ＦＥＶ＞０のときＣ rc,ＦＥＶ＜０のときｃ ＲＣである。そして、ＦＥＶ＝０がEquivalent-Variationsの条件式である。
【０１２９】
ここで次のような一連の重要な結論が得られる。式（１３）から、ＦＥＶ＝０によって与えられるEquivalent-Variationsのばらつきの割合は、δＷ＋δＴに等しい。つまり、プロセスのばらつきにより、Ｗが±δＷ％ばらつき、ＴがδＴ％ばらつく時、Equivalent-Variationsのばらつきの割合は、（δＷ＋δＴ）％に等しい。
【０１３０】
さらに、Equivalent-Variationsを与える条件式ＦＥＶ＝０は、δＷ、δＴに対してUniversalityを持つことは、次のようにして証明される。
【０１３１】
Equivalent-Variationsの条件式は、式（１１）、及び、式（１２）から、
【数１８】
ここでｘ＝Ｗ／Ｈ、及びｙ＝Ｔ／Ｈと置く。さらに、配線容量ＣはＷ／ＨとＴ／Ｈのみの関数であるから（もう一つの変数としてＳ／Ｈが含まれるが、ここではピッチ固定のため変数として考慮する必要が無い）、Ｃ＝ｆ（Ｗ／Ｈ、Ｔ／Ｈ）＝ｆ（ｘ，ｙ）である。従って、
【数１９】
よって、式（１４）〜式（１６）より、
【数２０】
ここで、プロセスばらつきの比をＬ＝δＷ／δＴと置き、上式の両辺をδＴで割れば、
【数２１】
この式は、Ｌのみに依存する。つまり、Universalityが証明された。
【０１３２】
Equivalent-Variationsは、配線構造の設計基準として利用できる。具体的には、ＲＣの変動をＣの変動より小さく抑える必要が有る場合、例えば、長い配線の構造を決めるような場合には、ＦＥＶ＜０という条件の元で設計を行えばよい。逆に、Ｃの変動をＲＣの変動より小さく抑える必要が有る場合、例えば、短い配線の構造を決めるような場合には、ＦＥＶ＞０という条件の元で設計を行えばよい。又、Ｃの変動もＲＣの変動も均等に小さく抑えたい場合、例えば、平均的な長さの配線の構造を決めるような場合には、ＦＥＶ≒０という条件の下で設計を行えばよい。
【０１３３】
（実施例：Equivalent-Variations概念に基づく配線構造設計）
次に、Equivalent-Variationsの概念に基づいて、配線構造の設計方法について説明する。ここでも、図２に示したような周期的な配線構造について考える。
やはり、Ｗは配線幅、Ｓは配線間隔、Ｈは下層の絶縁層の厚み、Ｔは配線層の厚みである。配線ピッチは一定とした。つまり、Ｗ＋Ｓ＝一定とした。また、第１次近似として、膜厚の寸法は、Ｈで規格化し、スケーリングしていない。２次元容量は、サイズではなく、形状で決まるからである。
【０１３４】
まず、配線材料としてはアルミニウム（Ａｌ）を用い、絶縁層材料としては酸化膜（ＳｉＯ２ ）を用いた例について考える。
【０１３５】
図１７に、図２の配線構造に対して求めたEquivalent-Variationsを示した。
図１８は、図１７中のグラフを両対数表示のグラフに書き換えたものである。ここで各プロットは、Equivalent-Variationsを与える条件式ＦＥＶ＝０が満たされているＷ／Ｈ及びＴ／Ｈのペアを示している。
【０１３６】
従来、どのような配線構造が配線容量変動△Ｃ／Ｃを抑制するのか（この条件はｃ ＲＣと表記される）、また、どのような配線構造が配線遅延変動Δ（ＲＣ）／（ＲＣ）抑制するのか（この条件はＣ rcと表記される）を見極める具体的な技術的指導がなかったが、図１７、図１８に示されるように、Equivalent-Variationsの概念を用いれば、この条件を境界にして、ｃ ＲＣ、Ｃ rc の領域に分離されるため、より変動を抑えたい所望の条件に基づき、設計条件を選択することができる。さらに図１７、図１８から明らかになったように、Equivalent-Variationsに対して前述のUniversalityが成り立っている。
【０１３７】
シミュレーションによって解析的に得られる図１７もしくは図１８を元にして、配線容量変動△Ｃ／Ｃ、及び、配線遅延変動Δ（ＲＣ）／（ＲＣ）を抑制するための配線構造を決定することが可能である。
【０１３８】
また、ＴＥＧ(Test Element Group)の実測からΔＣ／Ｃを求め、式（１３）で定義される関数ＦＥＶ＝０の条件を検索することで、任意の配線構造に対する、Equivalent-Variationsを求めることも可能である。ここで、ＴＥＧとは、チップ上に異った寸法の多くの配線を形成したものをいう。
【０１３９】
よって、このEquivalent-Variationsを求めるアルゴリズムを内蔵するＣＡＤツールを用いれば、様々な配線形状からEquivalent-Variationsの条件を抽出し、効率的に最適な配線構造を予測することができる。プロセスばらつきに対し配線特性ばらつきの少ない配線構造設計を効率的に行うことができる。
【０１４０】
（第４の実施の形態）
（実施例１：長い配線の配線構造１）
ＬＳＩ回路の遅延特性は、配線長が１ｍｍ以上となる長い配線の場合は主に配線遅延ＲＣに依存する。よって、配線長が長い場合は、配線遅延ＲＣと配線遅延変動Δ（ＲＣ）／（ＲＣ）によって配線性能が決まる。従って、この場合は、ＲＣ及びΔ（ＲＣ）／（ＲＣ）を抑制する配線構造とする必要がある。
【０１４１】
まず、配線材料としてＡｌを用い、絶縁層としてＳｉＯ２を用いた場合についてＲＣ及びΔ（ＲＣ）／（ＲＣ）を抑制しうる配線構造について求める。
【０１４２】
以下、プロセスばらつきを、配線幅の変動ΔＷを±１０％、配線厚みの変動ΔＴを±１０％として説明する。
【０１４３】
図１９は、Ｗ／Ｈ値とＴ／Ｈ値に対する配線遅延ＲＣの値を示す。ｘ軸にＷ／Ｈ、ｙ軸にＴ／Ｈ、ｚ軸にＲＣの値をとっている。なお、Ｗは配線幅、Ｈは下層の絶縁層の厚み、Ｔは配線層の厚みである。ＲＣの値はρ・κｏｘ・εｏ・Ｌ２で規格化した。ρはＡｌ配線の抵抗率、εｏは真空の誘電率、κｏｘはＳｉＯ２の誘電率、Ｌは配線長を意味する。
【０１４４】
図１９の３次元分布を２次元平面に射影したものが図２０である。図２０の等高線から明らかなように、配線遅延ＲＣを低減させるためには、Ｗ／ＨとＴ／Ｈを共に大きくする配線構造とすれば良い。
【０１４５】
図２１は、配線遅延変動Δ（ＲＣ）／（ＲＣ）を示す。ｘ軸はＷ／Ｈ，ｙ軸はＴ／Ｈ、ｚ軸は−Δ（ＲＣ）／ＲＣである。図２１の３次元分布を２次元平面に射影したものが図２２である。図中の”ＥＶ”は、Equivalent-Variationsのラインを示している。図２２の等高線分布から明らかなように、配線遅延変動Δ（ＲＣ）／（ＲＣ）を低減させるためには、Ｗ／Ｈを小さくする配線構造にすれば良い。
【０１４６】
この結果を踏まえて、配線遅延ＲＣと配線遅延変動Δ（ＲＣ）／（ＲＣ）を同時に抑制するための配線構造を求める目的で、図２０と図２２を重ねて表示したものが図２３である。
【０１４７】
ところで、超高速ＬＳＩのＲＣ遅延スペックは一般に１ｍｍ当たり約１ｎｓｅｃといわれる。この値を単一配線でフリンジ容量を無視した近似計算により、グラフ中の規格化されたＲＣ値に直すと、１０１１．５ となる。そこで、ＲＣ遅延についてはこの値以下であることを望ましい条件の目安にできる。
【０１４８】
また、ＲＣ遅延ばらつきΔ（ＲＣ）／（ＲＣ）については１５％以下をひとつの目安とすれば、この両者の条件を充たす配線構造は、図２３中の斜線部分となる。即ち、Ｗ／Ｈが約４前後、Ｔ／Ｈが約９〜１０という条件で配線構造を形成すれば、配線遅延ＲＣが小さく、しかもプロセスばらつきに対し配線遅延変動Δ（ＲＣ）／（ＲＣ）の少ない配線構造を得ることができる。
【０１４９】
（実施例２：長い配線の配線構造２）
図２３中の斜線部分の条件に相当する配線構造を図２６（ａ）に示した。こうして求めた配線構造は、ＲＣとΔ（ＲＣ）／（ＲＣ）とを同時に抑制することが可能なものである。しかし、この条件下では配線層の幅Ｗと厚みＴの比は４：９〜１０であり、アスペクト比（Ｔ／Ｗ）は大きなものになってしまう。このようにアスペクト比の大きい配線形状は、溝加工やエッチング加工が困難であり、プロセス上好ましくない。
【０１５０】
そこで、従来の配線材料と絶縁材料を変えることによって、ＲＣとΔ（ＲＣ）／（ＲＣ）を同時に抑制するとともに、プロセス上良好なアスペクト比が得られる条件を求める検討を行った。
【０１５１】
まず、配線材料をＡｌからより比抵抗の小さいＣｕに代える検討を行った。比抵抗が小さくなれば、同じ抵抗値を得るのに膜厚Ｔを薄くできる。図２４は、Ａｌ配線をＣｕ配線に置き換えた結果である。Ｃｕ配線の比抵抗ρＣｕは１．７μΩ・ｃｍ、Ａｌ配線の比抵抗ρＡｌは３．０μΩ・ｃｍであるから、ρＣｕ／ρＡｌを約０．５として計算した。
【０１５２】
図２４から明らかなように、配線材料をＣｕに変えると、グラフ上Ｗ／Ｔに対するＲＣの等高線が大きく下がる。その結果、ＲＣを１０１１．５以下に抑制し、且つ、Δ（ＲＣ）／（ＲＣ）を１５％以下に抑制しうる配線構造の領域（斜線部分）は図２３に比べて広がる。つまり、Ｗ／ＨとＴ／Ｈの選択の幅、プロセス・ウィンドウが広がる。
【０１５３】
ＲＣを１０１１．５ 以下とし、Δ（ＲＣ）／（ＲＣ）を１５％以下とする配線構造は、Ｗ／Ｈが約２〜４、Ｔ／Ｈが約５〜１０という条件であり、アスペクト比（Ｔ／Ｗ）が改善できることがわかる。
【０１５４】
このように、配線長の長い配線構造において、配線材料をＡｌからより比抵抗の低いＣｕに変えると、より良好なアスペクト比の配線形状にできる。
【０１５５】
（実施例３：長い配線の配線構造３）
上述するように、配線材料をＡｌからＣｕに変えることで、プロセスウィンドウを広げ、配線形状のアスペクト比の改善を図ることができるが、さらに理想的なアスペクト比である１：１に近づけるため、絶縁層の一部を従来のＳｉＯ２からＳｉＮに置き換える検討を行った。即ち、配線間のカップリング容量Ｃ２１を決める横方向（幅方向）の配線間絶縁層を高誘電体材料であるＳｉＮに置き換える検討を行った。
【０１５６】
配線間のカップリング容量Ｃ２１は、配線の膜厚Ｔと配線間絶縁層の誘電率に依存するため、横方向の配線間絶縁層の誘電率を上げることにより、配線間のカップリング容量Ｃ２１を大きくできる。このため、全体の配線容量Ｃも上がり、配線遅延変動Δ（ＲＣ）／（ＲＣ）をより緩和できる。また、より薄い配線層膜厚Ｔで高いカップリング容量Ｃ２１を得ることができるので、配線幅Ｗに対する配線層膜厚Ｔの値を相対的に下げることも可能となる。
【０１５７】
図２５は、Ｃｕ配線を用いるとともに、横方向の配線間絶縁層をＳｉＯ２からＳｉＮに置き換えた場合の結果である。ＳｉＯ２の誘電率ε(SiO2)は３．９、ＳｉＮの誘電率ε(SiN)は６．７であるから、ε(SiN)／ε(SiO2)を約２として計算した。
【０１５８】
同図から明らかなように、Δ（ＲＣ）／（ＲＣ）の範囲が広がることにより、プロセス・ウィンドウ（斜線部分）は、図２４の場合よりもさらに増加している。これにより、Ｗ／Ｈ、Ｔ／Ｈをそれぞれ５とする配線構造を選ぶことで、Ｗ：Ｔ＝１：１であるような良好なアスペクト比の配線形状も得られることが分かる。
【０１５９】
図２６（ｂ）に、上述する配線構造を示す。配線層１０としてＣｕを用い、横方向の配線間絶縁層として、高誘電絶縁膜４０であるＳｉＮを用い、それ以外の絶縁層２０ａ、２０ｂとしてＳｉＯ２を使用する。
【０１６０】
これまでの配線設計では、縦（厚み）方向、横（幅）方向いずれの配線間絶縁層も同じ材料を用いることが前提で検討されてきたが、上述するように１ｍｍ以上の長い配線構造において縦方向の配線間絶縁層に対し、横方向の配線間絶縁層をより高誘電率な材料に変えることで配線遅延変動Δ（ＲＣ）／（ＲＣ）抑制することができる。またＣｕ配線を用いることで、配線遅延ＲＣ、配線遅延変動Δ（ＲＣ）／（ＲＣ）をともに抑制し、良好なアスペクト比の配線形状も提供できる。
【０１６１】
上述する例では、縦方向の配線間絶縁層として従来のＳｉＯ２膜を用い、横方向の配線間絶縁層としてＳｉＮ膜を用いたが、必ずしも、選択する絶縁材料はこれに限られない。横方向の配線間絶縁層の平均的な誘電率が、縦方向の配線間の配線間絶縁層の平均的な誘電率に対し相対的に高ければ、同様な効果が期待できる。
【０１６２】
よって、縦方向の配線間絶縁層と横方向の配線間絶縁層の選択には種々の組み合わせが考えられる。図３５は、現在配線間絶縁層として用いることができる絶縁層材料とその比抵抗の一例を挙げた表である。
【０１６３】
例えば、図２６（ｂ）において、縦方向の配線間絶縁層２０としてＳｉＯ２より低誘電率を有するＦＳＧ（Flourine-doped Spin-on-glass）を用いれば、横方向の配線間絶縁層（高誘電絶縁膜）４０としてＳｉＯ２膜を用いることができる。
【０１６４】
即ち、必ずしもＳｉＮのような高誘電率材料を用いなくても上述と同様な効果を得ることができる。また、配線遅延ＲＣの低減を図る目的を考慮すれば、むしろ全体的に低い誘電率材料を用いることが望まれる。よって、例えば、縦方向の配線間絶縁層２０として誘電率が３．２のＨＳＧ（Hydrogen Silses Quioxane）を用い、横方向の配線間絶縁層（高誘電絶縁膜）４０として誘電率が３．６のＦＳＧ膜を用いれば、配線遅延ＲＣの値をより低く抑制することもできる。
【０１６５】
さらに、誘電率が３以下のポリイミド系樹脂や、現在開発中の誘電率２．５以下あるいは誘電率１．０の将来の新材料等の低誘電材料を配線間絶縁層２０として用いれば、さらにトータルな容量Ｃの低減を図り、配線遅延ＲＣの値をより低減することが可能となる。
【０１６６】
また、図２６（ｃ）に、横方向の配線間絶縁層の誘電率を、縦方向の配線間絶縁層の誘電率より相対的に高くした別の構造例を示す。同図に示すように、高誘電絶縁膜４０ｂを横方向の層間絶縁層の一部に設けることによっても、平均的な誘電率を上げ、カップリング容量Ｃ２１を増やし、図２６（ｂ）の構造と同様な効果を得ることができる。例えば、絶縁層２０としてＳｉＯ２を用い、Ｃｕ材料を用いた配線層１０の側壁に、ＳｉＮからなる高誘電絶縁膜４０ｂを設ける。この配線構造では、高誘電絶縁膜４０ｂの厚みを調整することでカップリング容量Ｃ２１を調整することも可能である。このように、各配線間絶縁層は単層構造に限らず、複数の層を積層した構造であってもよい。
【０１６７】
図２６（ｃ）に示すような配線層１０の側壁の高誘電絶縁膜４０ｂは、一般的なプロセスを用いて形成できる。例えばダマシン法を用いて配線層を形成する場合には、配線間絶縁層に配線溝を形成した後、まず配線溝の内壁にスパッタ法もしくはコーティング法を用いて高誘電材料４０ｂを薄くコーティングし、その後ＲＩＥ（Reactive Ion Etching）法で異方性エッチングを行い溝側面の高誘電材料４０ｂを残したまま溝底面についた膜のみを選択的にエッチング除去する。
この後、通常の方法で配線の埋め込みを行えばよい。
【０１６８】
図２６（ｃ）に示す配線構造の場合も絶縁層２０と高誘電絶縁膜４０ｂとして用いる材料は図３５に示した表中の絶縁層材料等の中から、あるいはそれ以外から選ぶことができる。例えば、絶縁層２０としてＨＳＧを選択し、高誘電絶縁膜４０ｂとしてＦＳＧを選択するという組み合わせを選択すればトータルな配線容量Ｃを減らすことができる。
【０１６９】
（実施例４：短い配線の配線構造１）
ＬＳＩ回路の遅延時間は、配線長が１ｍｍ未満の短い配線が用いられる場合には、トランジスタのオン抵抗Ｒｔｒと配線容量Ｃの積、ＲｔｒＣで与えられる。
よって、回路動作に与える配線性能としては配線容量Ｃおよび配線容量変動△Ｃ／Ｃが重要となる。即ち、短い配線の場合にはＣ及びΔＣを抑制する配線構造が望まれる。
【０１７０】
まず、配線材料としてＡｌを用い、絶縁層としてＳｉＯ２を用いた場合の望ましい配線構造を求める。以下、プロセスばらつきについてΔＷを±１０％、ΔＴを±１０％として説明する。
【０１７１】
図２７に、配線容量Ｃを示した。ｘ軸はＷ／Ｈ，ｙ軸はＴ／Ｈ、ｚ軸はＣである。なお、Ｃの値は、εｏ・Ｌで規格化している。図２７の３次元分布を２次元平面に射影したものが図２８である。図２８の等高線分布から明らかなように、配線容量Ｃを低減させるためには、Ｗ／ＨとＴ／Ｈを共に小さくする配線構造にすれば良い。
【０１７２】
一方、図２９に、配線容量変動ΔＣ／Ｃを示した。ｘ軸はＷ／Ｈ，ｙ軸はＴ／Ｈ、ｚ軸はΔＣ／Ｃである。この図２９の３次元分布を２次元平面に射影したものが図３０である。図中の”ＥＶ”は、Equivalent-Variationsのラインを示している。図３０の等高線から明らかなように、配線容量変動ΔＣ／Ｃを低減させるためには、Ｔ／Ｈを小さくする配線構造にすれば良い。
【０１７３】
この結果を踏まえて、配線容量Ｃと配線容量変動ΔＣ／Ｃを同時に抑制するための配線構造を求める目的で、図２８と図３０を重ねて表示したものが図３１である。
【０１７４】
実用上好ましい配線容量Ｃの目安をＣ／（εｏ・Ｌ）の規格値で７以下とし、△Ｃ／Ｃを１５％以下とすると、図３１中の斜線部分がこの条件を満たす構造として求められる。即ち、Ｗ／Ｈが約１．５〜４、Ｔ／Ｈが約０．８未満の条件で配線構造を形成すれば、配線容量Ｃが小さく、しかもプロセスのばらつきに対し配線容量変動△Ｃ／Ｃの少ない配線構造を得ることができる。こうして求めた配線構造の一例を図３３（ａ）に示す。
【０１７５】
（実施例５：短い配線の配線構造２）
上述の方法で求めた図３３（ａ）に示す配線構造は、確かにＣとΔＣ／Ｃを同時に抑制することが可能である。しかし、絶縁膜厚Ｈを一定にすると、Ｗ：Ｔ＝４：１〜８：１であり、配線幅に較べ配線厚みの薄い、アスペクト比（Ｔ／Ｗ）の小さい配線となる。
【０１７６】
このように小さいアスペクト比の配線を用いると、配線幅を広くせざるを得ないため、基板上の占有面積が広くなり、ＬＳＩの微細化の観点から好ましいものではない。
【０１７７】
特に、短い配線層が形成される層では、微細パターンが求められる場合が多いので、この小さすぎるアスペクト比は問題となる。そこで配線幅Ｗを狭めることができる構造が望まれる。例えば、配線抵抗Ｒを増加させないで配線幅Ｗを減少させるため例えば配線材料をＡｌからより比抵抗の小さいＣｕにかえる。
【０１７８】
一方、配線層厚みＴが一定のままで配線幅Ｗが減少すると、カップリング容量Ｃ２１が減るためトータルな配線容量Ｃが減り、配線容量変動ΔＣ／Ｃが大きくなる。従って、ΔＣ／Ｃを低減させるためには、配線幅Ｗを広げずに配線の対接地容量Ｃ２０を増加させることが望ましい。
【０１７９】
そこで、Ａｌ配線をＣｕ配線に置き換え、且つ、配線の下層絶縁層（縦方向の配線間絶縁層）をＳｉＯ２からより高い誘電率を持つＳｉＮに置き換える。図３１にこの結果を示す。プロセス・ウィンドウ（斜線部分）は図３１よりも狭くなってしまう。しかし、ＳｉＮにより対接地容量Ｃ２０が増加し、プロセス・ウィンドウの位置が、よりＷの小さい方へシフトする。その結果、Ｗ／Ｈが約１かつＴ／Ｈが約０．５の配線構造を選ぶことで、Ｗ：Ｔ＝２：１にまでアスペクト比を改善できる。
【０１８０】
図３３（ｂ）は、アスペクト比を改善した上述の配線構造を示す断面図である。同図に示すように、ここでは配線層１１としてＣｕを用い、下層の縦方向配線間絶縁層として、高誘電絶縁膜５０であるＳｉＮを用い、それ以外の配線間絶縁層２１としてＳｉＯ２を使用している。なお、下地配線層３１は、より下層の配線層もしくは半導体基板そのものを指す。
【０１８１】
これまでの配線設計では、縦方向、横方向いずれの配線間絶縁層も同じ材料を用いることが前提で検討されてきたが、上述するように１ｍｍ未満の短い配線構造において横方向の配線間絶縁層に対し、縦方向の配線間絶縁層、特に配線下層の絶縁層を相対的に高誘電率を有する材料に置き換え、配線層をより比抵抗の小さいＣｕに変えることで、配線容量Ｃとプロセスばらつきに対する配線容量変動ΔＣ／Ｃを同時に抑制するとともに、微細化プロセスに適したアスペクト比の配線形状を持つ配線構造が提供できる。
【０１８２】
上述する例では、縦方向の配線間絶縁層として従来のＳｉＯ２膜を用い、横方向の配線間絶縁層としてＳｉＮ膜を用いているが、必ずしも選択する絶縁材料の組み合わせはこれに限られない。縦方向の配線間絶縁層の平均的な誘電率が、横方向の配線間絶縁層の平均的な誘電率より相対的に高ければ、同様な効果が期待できる。
【０１８３】
図３３（ｃ）に、縦方向の配線間絶縁層の誘電率を、横方向の配線間絶縁層の誘電率より相対的に高くした別の配線構造例を示す。同図に示すように、Ｃｕ材料を用いた配線層１１の底面にＳｉＮ等の高誘電絶縁膜５０ｂを設け、他の絶縁層２１は従来と同様ＳｉＯ２膜を用いている。
【０１８４】
このように、高誘電絶縁膜５０ｂを縦方向の配線間絶縁層の一部に設けることによって、縦方向の配線間絶縁層の実質的な誘電率を上げ、対接地容量Ｃ２０を増やし、図３３（ｂ）の構造と同様な効果を得ることができる。
【０１８５】
図３３（ｃ）に示す配線構造の場合は、高誘電絶縁膜５０ｂの厚みを調整することでカップリング容量Ｃ２１の調整も可能である。
【０１８６】
配線層１１底面に高誘電絶縁膜５０ｂを設けるには、例えば配線層の下にあらかじめ層間絶縁層の中間層としてパターニングした高誘電絶縁膜５０ｂの層を形成し、層間絶縁層に配線溝を形成する際にこの高誘電絶縁膜５０ｂが底面に露出するように溝を形成し、この後は通常の配線の埋め込みを行えばよい。
【０１８７】
なお、この場合、高誘電絶縁膜５０ｂは必ずしも配線層１１の底面に接している必要はなく縦方向の配線間絶縁層の一部に層形成されていればよい。また、必ずしも配線パターンと同じ平面パターンにする必要はない。
【０１８８】
図３３（ｄ）に、縦方向の配線間絶縁層の誘電率を、横方向の配線間絶縁層の誘電率より相対的に高くしたもう一つ別の配線構造例を示す。
【０１８９】
同図に示すように、縦方向の層間絶縁膜２１としては従来通りＳｉＯ２膜を用い、横方向の配線間絶縁層として、低誘電絶縁膜６０を用いることで相対的に縦方向の配線間絶縁層の誘電率を上げる構造である。例えば、低誘電絶縁膜６０としてＦＳＧ（Flourine-doped Spin-on-glass）を用いることができる。
【０１９０】
このように、ＳｉＮのような高誘電材料を用いなくても相対的な誘電率が横方向の配線間絶縁層より縦方向の配線間絶縁層が高ければ、上述と同様な効果を得ることができる。配線容量Ｃの低減を図る目的を考慮すれば、むしろ全体的に低い誘電率材料を用いることが望まれる。
【０１９１】
この場合も図３５に示した表中の絶縁層材料等の中から各絶縁層材料を選ぶことができる。例えば、横方向の配線間絶縁層として誘電率が３．２のＨＳＧ（Hydrogen Silses Quioxane）を用い、縦方向の配線間絶縁層として誘電率が３．６のＦＳＧを用いれば、上述の効果に加え、トータルな配線容量Ｃの値をより低く抑えることができる。
【０１９２】
誘電率が３以下のポリイミド系樹脂や、現在開発中の誘電率２．５以下あるいは誘電率１．０の将来の新材料等の低誘電率材料を用いれば、さらにトータルな容量Ｃの低減を図り、回路遅延時間を短くすることも可能となる。
【０１９３】
以上のように、配線材料としてＣｕを用い、横方向の配線間絶縁層に対し、縦方向の配線間絶縁層を相対的に高誘電率にすることにより、配線容量Ｃと配線容量変動ΔＣ／Ｃを同時に抑制するとともに、微細プロセスに適した良好なアスペクト比の配線を持つ配線構造を提供できる。回路遅延の主因子となる配線容量Ｃと配線容量変動△Ｃ／Ｃを同時に抑制できるので、プロセスばらつきに対し安定した良好な回路遅延特性を提供できる。
【０１９４】
（実施例６：多層配線構造）
以上、実施例１〜実施例５において長い配線構造、短い配線構造それぞれについて説明したが、実際のデバイスは、長い配線と短い配線の両方を有する多層配線構造を持つ。また、通常の多層配線構造では、トランジスタやメモリ等は半導体基板面に直接形成されることが多いため、下層には短い配線が形成され、上層に行くほど配線長が長くなる傾向がある。
【０１９５】
図３４（ａ）は、上述した実施例を多層配線構造に応用した例を示す配線構造の断面図である。ここには上層下層の配線１０、１１ともＣｕを配線材料に用いた場合を示している。
【０１９６】
配線長が１ｍｍ未満の下層では、例えば、下地配線層（基板）３１と配線層１１の間の縦方向の配線間絶縁層２１ａとして誘電率が４．１のＵＳＧを用い、横方向の層間絶縁層６０としては誘電率が３．２のＨＳＱを用いることで、相対的に縦方向の配線間絶縁層の誘電率を高くしている。
【０１９７】
一方、配線長が１ｍｍ以上の長い配線となる上層では、下地配線層３０と配線層１０の間の縦方向の配線間絶縁層２０ａとして誘電率が３．６のＦＳＧ膜を用い、横方向の配線間絶縁層４０として誘電率が４．１のＵＳＧ膜を用いることで、相対的に横方向の配線間絶縁層の誘電率を縦方向の配線間絶縁層の誘電率より高くしている。勿論、各配線間絶縁層の材料選択は、上述する組み合わせに限られない。
【０１９８】
上述する多層配線構造とすることで、上層、下層それぞれの配線層において、回路遅延を抑え、プロセスばらつきに対する回路遅延ばらつきを抑制できる配線構造とすることができる。また、それぞれの配線のアスペクト比も微細化に適した範囲に抑えられるので、デバイスの微細化要求に応え、プロセスばらつきの発生自体も抑制できる。
【０１９９】
図３４（ｂ）は、上述した実施例を多層配線構造に応用したもう一つの例を示す配線構造の断面図である。例えば、上層下層の配線１０、１１ともＣｕを配線材料に用い、配線長が１ｍｍ未満の下層配線層では、配線層１１の下層に、例えばＳｉＯ２より高誘電率な例えばＳｉＮ等の絶縁膜５０ｂを備えるとともに、配線長が１ｍｍ以上の上層配線層では、配線層１０の側壁にＳｉＯ２より高い誘電率を持つＳｉＮ等の絶縁膜４０ｂを備え、他の絶縁層２０、２１はＳｉＯ２を用いる。この場合も図３４（ａ）と同様な効果を得ることができる。
【０２００】
なお、各配線間絶縁層の各材料の選択は、上述する組み合わせに限定されるものではない。図３５に示す表の中から、あるいはこれ以外の絶縁層材料から広く選択することが可能である。
【０２０１】
また、実際のデバイスにおいてプロセスのばらつきが、配線性能に大きな影響を与えるのは、より微細なパターンの形成が必要となる下層配線であるので、下層配線のみを上述する本実施の形態の条件を充たす構造としてもよい。例えば、下層の配線のみＣｕを用い、上層の配線は従来通りＡｌを用いることも可能である。
【０２０２】
なお、多層配線構造では、上下の配線間でのクロストークの問題も発生しうる。この場合には、クロストークを発生しうる配線同士を上下で隣接配置しないように配線構造を設計することにより、未然にクロストークの発生を回避できる。
【０２０３】
なお、上述したＡｌ配線には、Ａｌを主成分とする種々の化合物配線が含まれ、Ｃｕ配線にはＣｕを主成分とする種々の配線、または配線周囲にバリアメタルを有する配線を含む。また、配線材料は、この２種の材料以外に種々の導電材料を用いることが可能である。
【０２０４】
以上、実施の形態に基づいて本発明の内容を説明したが、本発明は、上述の実施の形態の記載に限定されるものではない。種々の改変が可能であることは当業者にあきらかである。また、上述した配線構造は、ＬＳＩの配線構造としてのみならず、微細化プロセスに伴う回路遅延やそのばらつきの問題が発生しうるデバイスの配線構造に広く応用できることは明らかである。
【０２０５】
【発明の効果】
本発明の実施の形態によれば、プロセスばらつきに対して、配線容量変動ΔＣ／Ｃの許容範囲δＣ以内に抑制するＬＳＩの配線を実現できる。
【０２３７】
【図面の簡単な説明】
【図１】 １０％のプロセスばらつき量δＰがある場合のＣの変動ΔＣ／ＣとＲＣの変動量Δ（ＲＣ）／（ＲＣ）をフリンジ容量比Ｆの関数として表した図である。
【図２】 周期的配線構造のモデルを示す断面図である。
【図３】 配線幅Ｗを＋１０％／−１０％変化させた場合のＷ／Ｈに対する容量Ｃの変化を示す図である。実線がシミュレーション結果、波線は平行平板容量の結果を示す。
【図４】 配線幅Ｗを＋１０％／−１０％変化させた場合のＷ／Ｈに対する相対変化量ΔＣ／Ｃを示す図である。実線がシミュレーション結果、波線は平行平板容量の結果を示す。
【図５】 配線幅Ｗを＋１０％／−１０％変化させた場合のＷ／Ｈに対する配線遅延ＲＣの変動Δ（ＲＣ）／（ＲＣ）を示す図である。実線はシミュレーション結果、波線は平行平板容量の結果を示す。
【図６】 Ｗ／Ｈに対する配線遅延ＲＣの変動Δ（ＲＣ）／（ＲＣ）を示す図である。
【図７】 図２に示す周期的配線構造でのＷ／Ｈに対するフリンジ容量比Ｆ（＝ＣＦ／ＣＰ）の変化を示す図である。
【図８】 単一配線構造モデルを示す断面図である。
【図９】 図８に示す単一配線構造でのＷ／Ｈに対するフリンジ容量比Ｆ（＝ＣＦ／ＣＰ）の変化を示す図である。
【図１０】 ２層以下の短い配線を有する下層配線層で容量変動ΔＣ／Ｃを抑え、３層以上の長い配線を有する上層配線層でＲＣ遅延変動Δ（ＲＣ）／（ＲＣ）を抑えた配線構造の断面図である。
【図１１】 クロストークを抑えるため、電源線を最上層には置かない構造を示す配線構造の断面図である。
【図１２】 クロストークを抑えるため、クリティカルな配線層を電源線とクロック配線で挟みシールドした配線構造の断面図である。
【図１３】 Ｃｕ配線の幅Ｗを＋１０％変化させた場合の、Ｗ／Ｈに対する配線遅延の変動量Δ（ＲＣ）／（ＲＣ）の変化を示す図である。
【図１４】 バリアメタルを側面と底面に備えたＣｕ配線の周期的配線構造モデルを示す断面図である。
【図１５】 Ｃｕ配線の抵抗Ｒのバリアメタル有無の違いを示す図である。
【図１６】 配線幅Ｗを＋１０％変化させた場合の抵抗変動ΔＲ／Ｒを示す図である。
【図１７】 Equivalent VariationsのUniversalityを示す図である。
【図１８】 両対数表示におけるEquivalent Variationsを示す図である。
【図１９】 Ｗ／ＨとＴ／Ｈに対する配線遅延ＲＣ値を三次元的に示す図である。
【図２０】 Ｗ／ＨとＴ／Ｈに対する配線遅延ＲＣ値を二次元分布で示す図である。
【図２１】 Ｗ／ＨとＴ／Ｈに対する配線遅延変動△（ＲＣ）／（ＲＣ）値を三次元的に示す図である。
【図２２】 Ｗ／ＨとＴ／Ｈに対する配線遅延変動△（ＲＣ）／（ＲＣ）値を二次元的に示す図である。
【図２３】 Ｗ／ＨとＴ／Ｈに対する配線遅延ＲＣと配線遅延変動ΔＲＣ／ＲＣを示す図である。
【図２４】 Ｃｕ配線を用いた場合における、Ｗ／ＨとＴ／Ｈに対する配線遅延ＲＣと配線遅延変動ΔＲＣ／ＲＣを示す図である。
【図２５】 Ｃｕ配線及び幅方向の層間絶縁膜としてＳｉＮを用いた場合における、Ｗ／ＨとＴ／Ｈに対する配線遅延ＲＣと配線遅延変動ΔＲＣ／ＲＣを示す図である。
【図２６】 長い配線の配線構造例を示す断面図である。
【図２７】 Ｗ／ＨとＴ／Ｈに対する配線容量Ｃ値を三次元的に示す図である。
【図２８】 Ｗ／ＨとＴ／Ｈに対する配線容量Ｃ値を二次元分布で示す図である。
【図２９】 Ｗ／ＨとＴ／Ｈに対する配線容量変動△Ｃ／Ｃ値を三次元的に示す図である。
【図３０】 Ｗ／ＨとＴ／Ｈに対する配線容量変動△Ｃ／Ｃ値を二次元分布で示す図である。
【図３１】 Ｗ／ＨとＴ／Ｈに対する配線容量Ｃと配線容量変動△Ｃ／Ｃを示す図である。
【図３２】 Ｃｕ配線及び配線と下地間の絶縁膜としてＳｉＮを用いた場合における、配線容量Ｃと配線容量変動△Ｃ／Ｃを示す図である。
【図３３】 短い配線の配線構造例を示す断面図である。
【図３４】 多層配線の配線構造例を示す断面図である。
【図３５】 絶縁層の材料として用いられる誘電体材料を示した図表である。
【符号の説明】
１、４ 配線はクロック信号線
２ 電源線またはクロック信号線上の配線
１０、１１ 配線
２０ 絶縁層
３０、３１ 下地配線層
４０、５０ 高誘電絶縁膜
６０ 低誘電絶縁膜
【発明の属する技術分野】
本発明は、半導体装置の設計に係り、特にＬＳＩの配線構造及びその設計方法に関する。
【０００２】
【従来の技術】
ＬＳＩの大規模化を実現するため、素子の微細化が進んでいる。この微細化の進展に伴い、パターニングやイオン注入などのプロセスばらつきの回路特性に与える影響が顕在化している。（N. Shigyo et al.,“Statistical Simulation of MOSFETS using TCAD: Meshing noise problem and selection of factors,”Proc.IWSM98, p. 10, 1998）。
【０００３】
これまでに、プロセスばらつきが回路特性に与える影響については、感度解析に基づく手法（Z. J. Lin and C. j. Sponos, “Sensitivity study of interconnect using statistical design,”Proc. IWSM, p. 68, 1998）や解析式を使った検討が行われてきた（O. S. Nakagawa et al.,“modeling of pattern-dependent on-chip interconnect geometry variation for deep-submicron process and design technology,”Tech. Dig. IWSM, p. 137, 1997）。
【０００４】
【発明が解決しようとする課題】
ＬＳＩの回路特性のひとつとしては、例えば回路遅延特性が挙げられる。回路の遅延時間は、配線長Ｌが長い場合、配線抵抗Ｒと配線容量Ｃの積ＲＣで与えられる。一方、配線長Ｌが短い場合、トランジスタのオン抵抗Ｒｔｒと配線容量Ｃとの積ＲｔｒＣで与えられる。（H. B. Bakoglu and J. D. Meindl,“Optimun interconnection circuits for VLSI,”IEEE Trans. Electron Devices, ED-32, p. 903, 1985）。つまり、良好な回路遅延特性を得るためには、配線性能として、配線長が長い場合は配線遅延ＲＣ、短い場合は配線容量Ｃが重要である。
【０００５】
従って、ＬＳＩの微細化に伴って、配線容量Ｃと配線遅延ＲＣの低減が急務となっているが、これに加えて、プロセスばらつきに起因する配線容量変動ΔＣと配線遅延変動Δ（ＲＣ）／（ＲＣ）の抑制もまた重要になってきている。このため、Ｃ及びΔＣ、ＲＣ及びΔ（ＲＣ）／（ＲＣ）を同時に抑制可能な配線構造を見出す必要がある。
【０００６】
しかし、従来はプロセスばらつきが回路特性に与える影響を解析するに止まり、プロセスばらつきによる容量変動△Ｃ／Ｃや配線遅延変動△ＲＣ／ＲＣの変動を抑制する配線構造の検討までは行われていなかった。またこのような配線構造を見いだすための技術的指針も無かった。
【０００７】
そこで、本発明の目的は、プロセスばらつきを考慮しつつ、実用に適した配線容量Ｃ又は配線遅延ＲＣの変動を抑制することの可能なＬＳＩの設計方法を提供することである。また、この設計方法に基づいた配線構造を提供することである。
【０００８】
【課題を解決するための手段】
上記課題を達成するために、本発明によるＬＳＩの配線構造の設計方法は、配線構造に含まれる配線のプロセスによる配線幅及び配線膜厚のばらつきを推定し、プロセスばらつき量δＰとする段階と、配線容量変動ΔＣ／Ｃの許容範囲を設定しξＣとする段階と、フリンジ容量ＣＦと平行平板容量ＣＰからフリンジ容量比Ｆ＝ＣＦ／ＣＰを評価して、以下の式
Ｆ ≧ δP／ξC − １
を満たすように、前記配線構造を決定することを特徴とする。
【０００９】
上記特徴によれば、プロセスばらつきに対して、配線容量変動ΔＣ／Ｃの許容範囲ξＣ以内に抑制するＬＳＩの配線を実現できる。
【００１０】
特に、配線の配線長が１ｍｍ未満の短い配線の場合には、配線容量変動ΔＣ／Ｃが配線特性に与える影響が大きいので有効である。
【００６８】
【発明の実施の形態】
（第１の実施の形態）
配線容量Ｃ、及び配線遅延ＲＣの低減に関して、従来の技術の問題点を解析した結果、本発明者等は、プロセスばらつきが配線容量ＣおよびＣと抵抗Ｒとの積である配線遅延に与える影響の抑制が重要であると判断した。この影響を解析した結果、Ｃの変動ΔＣ／ＣとＲＣの変動量Δ（ＲＣ）／（ＲＣ）は相反する関係にあることが分かった。これは、配線の「フリンジ容量」に起因する。
【００６９】
図１は、１０％のプロセスばらつき量δＰがある場合のＣの変動量ΔＣ／ＣとＲＣの変動量Δ（ＲＣ）／（ＲＣ）をフリンジ容量比Ｆ（＝ＣＦ／ＣＰ、ここでＣＦとＣＰはフリンジおよび平行平板容量）の関数として表したものである。Ｆが大きければ、Ｃの変動を抑えられる。逆に、Ｆが小さいほどＲＣの変動量Δ（ＲＣ）／（ＲＣ）は少ない。
【００７０】
さらに、所望のＣまたはＲＣの変動量とプロセスばらつき量δＰから、満たすべきフリンジ容量比Ｆを求める式を導出した。即ち、後に証明するように配線容量変動ΔＣ／Ｃと配線ＲＣ変動量Δ（ＲＣ）／（ＲＣ）をそれぞれの許容範囲ξＣおよびξＲＣ以内にするためには、フリンジ容量比Ｆは下記の式（１）または式（２）を満たさなければならない。
【００７１】
【数１】
【００７２】
また、容量変動とＲＣ変動を共に抑えたい場合には、妥協点としてＦ＝１−δＰとすれば、２つ変動をδＰの半分にまでなら抑えられる。例えば、δＰが１０％である図１の場合、２つの曲線の交点であるＦＣＲＣ＝０．９にする。
【００７３】
以下、より詳しく説明する。図２は、解析に用いた周期的配線構造である。ここで、Ｓは配線間隔、Ｈは絶縁膜厚である。ピッチは一定とした。つまり、Ｗ＋Ｓ＝一定である。寸法は、Ｈで規格化した（２次元容量は、大きさではなく、形状で決まる）。Ｔ／Ｈ＝０．６で固定とした。配線容量は、２次元シミュレーションを用いて算出した。
【００７４】
図３は、Ｗを＋１０％、−１０％変化させた場合の配線容量Ｃへの影響である。シミュレーション結果と共に平行平板近似についても示した。平行平板近似では、対地容量Ｃ２０と配線間容量Ｃ２１をＣ２０／（κｏｘ・εｏ・Ｌ）＝Ｗ／Ｈ、Ｃ２１／（κｏ・εｏ・Ｌ）＝Ｔ／Ｓとして算出した。ここで、容量は絶縁膜の誘電定数κｏｘ・εｏと配線長Ｌで規格化した。Ｗが広いと対地容量Ｃ２０が支配的になり、一方、Ｗが狭くなると配線間容量Ｃ２１が支配的となる。実線がnominal値で、点線がＷを＋１０％、−１０％変化させた場合の配線容量Ｃである。
【００７５】
図４は、Ｗを＋１０％、−１０％変化させた場合の相対変化量ΔＣ／Ｃである。Ｗ／Ｈ＝２近傍でΔＣ／Ｃの変化量は最小となる。一方、平行平板近似の場合、ΔＣ／Ｃは常に１０％程度である。この原因は、「フリンジ容量」である。このフリンジ容量により、Ｗの変化に対して、ΔＣ／Ｃが緩和される。つまり、ΔＣ／Ｃの変化が鈍くなる。従って、配線容量の変動を抑えるためには最適であると言える。しかし、後述するように、配線遅延の変動という観点からは、このＷ／Ｈ＝２という配線構造は最悪なものである。
【００７６】
図５は、配線抵抗Ｒを考慮して求めた配線遅延ＲＣの変動の相対変化量Δ（ＲＣ）／（ＲＣ）である。ここで、Ｒは断面積ＷＴに逆比例するとした。Ｗが広い場合と狭い場合の両極端で、Δ（ＲＣ）／（ＲＣ）が減少する。つまり、これらはＷのばらつきに対してＲＣ的には強い配線構造と言える。その中間のＷ／Ｈ＝２近傍では、Δ（ＲＣ）／（ＲＣ）は４％近くになっている。配線遅延の変動という観点からは、このＷ／Ｈ＝２という配線構造は最悪のものである。尚、平行平板近似の場合、Δ（ＲＣ）／（ＲＣ）は常に１％以下である。
【００７７】
これらは、以下のように説明できる。ΔＷが、抵抗Ｒと容量Ｃに与える影響は逆である。つまり、ΔＲ／ＲとΔＣ／Ｃが相殺する関係（負の相関）にある。例えば、配線幅Ｗが狭まるとＲは増えるが、逆に対地容量Ｃ２０は減る。これは配線間容量Ｃ２１でも同様で、Ｗが狭まるとスペースＳが広がり配線間容量Ｃ２１が減る（ピッチは一定）。単純化して、平行平板近似が成り立つと仮定すると、ＲＣの変動は０になる。
【００７８】
式で表すと、
【数２】
【００７９】
実際には、微細化すると、配線の構造（Ｗ，Ｓ，Ｈ，Ｔ）により、Δ（ＲＣ）／（ＲＣ）は増加または減少する。これは、フリンジ容量が原因である。平行平板近似が、成り立たなくなるためである。例えば、対地容量Ｃ２０では、微細化によりΔＣ／Ｃがフリンジ容量のため緩和され（Ｗの変化に対して鈍くなり）、ΔＲ／Ｒがそのまま見えてしまう。一方、配線間容量は、微細化で平行平板近似が成り立つようになり、ΔＲ／Ｒ＝−ΔＣ／Ｃとなる。平行平板近似が成り立てば、ΔＲ／ＲとΔＣ／Ｃは相殺し、ＲＣの変動は０になる。
【００８０】
図６は、Ｗを１０％増加した場合での式（１）の各成分である。ΔＣ／Ｃは、図３に示したものと同じである。ΔＲ／Ｒは、単に断面積から求めた。Ｗに逆比例し、一定の変化量である。ΔＣ／Ｃに対してΔＲ／Ｒは符号が逆であり、相殺する関係にある。しかし、Ｗ／Ｈ＝２付近では、フリンジ容量のためΔＣ／Ｃが小さく、ΔＲ／Ｒを相殺できない。このため、Δ（ＲＣ）／（ＲＣ）が大きくなる。つまり、ＷのばらつきΔＷに対してＲＣの変動が大きくなる。
【００８１】
次に、解析的に解く。配線容量は、平行平板成分ＣＰとフリンジ成分ＣＦから成る。
【００８２】
Ｃ＝ＣＰ＋ＣＦ＝（１＋Ｆ）ＣＰ
ここで、Ｆはフリンジ容量比で、Ｆ＝ＣＦ／ＣＰである。
【００８３】
変動量について、以下の２つを仮定した。
【００８４】
（ｉ）フリンジ容量の変動ΔＣ Ｆ は、平行平板成分の変動ΔＣ Ｐ に比べて無視できる。
【００８５】
ΔＣＦ << ΔＣＰ
（ii）容量の平行平板成分と抵抗の変動量は相殺し、その絶対値はプロセスばらつきδＰと等しい。
【００８６】
【数３】
【００８７】
【数４】
【００８８】
【数５】
【００８９】
【数６】
【００９０】
【数７】
【００９１】
図１は、容量変動ΔＣ／ＣとＲＣ変動Δ（ＲＣ）／（ＲＣ）をフリンジ容量比Ｆの関数として表したものである。尚、Δ（ＲＣ）／（ＲＣ）は、符号ΔＣ／Ｃの逆である。この場合、負であり、絶対値をとり表示した。Ｆが増加するにつれ、容量変動ΔＣ／Ｃは減少する。逆にＲＣ変動Δ（ＲＣ）／（ＲＣ）が増加する。これは、前述の結論に一致する。やはり、プロセスばらつきδＰを０．１（１０％）とした図２の配線構造の場合、ξＣ＝０．０５（５％）にするにはＦは１以上でなければならなく、一方、ξＲＣ＝０．０５（５％）にするにはＦは０．８以下でなければならないことが分かる。
【００９２】
以下、具体例を説明する。容量変動とＲＣ変動は、背反するため、同時に変動を抑制することができない。しかし、ある程度なら２つの変動を抑えることはできる。このためには、図１の２つの曲線の交点となるフリンジ容量比ＦＣＲＣに設定するのが良い。ここで、ＦＣＲＣは式（４）と式（６）から、次のように表される。
【００９３】
ＦＣＲＣ ＝１−δＰ （７）
また、このとき、ξＣとξＲＣは、δＰ << ２なら、以下のように近似できる。
【００９４】
【数８】
【００９５】
図７は、図２の配線構造でのフリンジ容量比Ｆである。Ｗ／Ｈ＝１近傍でＦ＝１となっている。この配線構造では、Ｗ／Ｈ＝１近傍でフリンジ容量が全体の容量に占める割合が最も高い。ここで、ＦＣＲＣ＝０．９となる配線構造は、Ｗ／Ｈは０．７または２である。そこで、Ｗ／Ｈと０．７とすると、例えばＷ＝Ｓ＝０．２５μｍでは、Ｈ＝０．３６μｍ、Ｔ＝０．２２μｍとすれば良い。
【００９６】
図８は、単一配線の構造モデルを示す図である。
【００９７】
図９は、単一配線でのフリンジ容量比Ｆである。このＦと式（１）、式（２）または式（７）から、所望の変動仕様を満たす配線構造を決定できる。
【００９８】
又、配線長Ｌが長い場合、式（１）に示したように、ＲＣ変動Δ（ＲＣ）／（ＲＣ）を抑制するため、Ｆが小さい配線構造が望ましい。つまり配線容量として平行平板近似が成り立つようにする。逆に、Ｌが短い場合、配線容量の変動ΔＣ／Ｃを重視すべきであり、フリンジ容量比Ｆの大きい配線構造が良い。
【００９９】
具体的には、ＬＳＩでの回路の遅延時間は、配線長Ｌが１ｍｍ以上の長い場合、配線の抵抗Ｒと容量Ｃの積ＲＣで与えられる。一方、配線長Ｌが１ｍｍ未満の短い場合、トランジスタのオン抵抗をＲｔｒとして、Ｒｔｒで与えられる（M. R. Anand, Design of optimized high performance interconnect schemes for ULSI devices, Ph.D. Desertation, Waseda Univ., p. 4, 1999.）。つまり、配線としては、配線長が１ｍｍ以上の長い場合はＲＣ、１ｍｍ未満の短い場合は容量Ｃの抑制が重要である。
【０１００】
配線長が１ｍｍ未満の短い場合に容量Ｃの変動を抑制するには、図４で、１０％のプロセス変動に対しＣの変動を７％以下に抑えるために配線幅Ｗと該配線直下の絶縁膜厚ＨとのＷ／Ｈが１≦Ｗ／Ｈ≦６としなければならない。又、配線長が１ｍｍ以上の長い場合にＲＣの変動を抑制するためには、図４から、配線幅Ｗと該配線直下の絶縁膜厚ＨとのＷ／Ｈが１以下または６以上としなければならない。
【０１０１】
一方、多層配線では、下層の配線は短く、上層の配線は長い。そこで、下から２層目以下の配線は容量変動の抑制を主に考慮し、３層以上はＲＣ変動を考慮して、配線構造を決定すれば良い。
【０１０２】
つまり、２層以下の配線は配線幅Ｗと該配線直下の絶縁膜厚ＨとのＷ／Ｈを１≦Ｗ／Ｈ≦６とし、容量変動を抑制する。一方、３層以上の配線ではＲＣの変動を３％以下に抑制するため、配線幅Ｗと該配線直下の絶縁膜厚ＨとのＷ／Ｈを１以下またはで６以上とする。
【０１０３】
この結果、図１０に示すように、配線間絶縁層厚を考慮すると、２層目の配線幅Ｗと該配線膜厚Ｔとの比Ｗ／Ｈは、３層目の配線のＷ／Ｔは、３層目の配線のＷ／Ｔよりも大きくなる。
【０１０４】
配線間のカップリング容量によるクロストークを抑制するには手段として、図１１に示すように、電源線またはクロック信号線の配線１１をシールド・プレートとして電源線またはクロック信号線以外の上の配線１２と下の配線１３との配線間クロストークを抑制する。
【０１０５】
さらに、図１２に示すように、電源線用またはクロック信号用の配線１１，１４の間にそれ以外の配線１５を位置し、電源線とクロック信号用の配線１１と１４をシールド・プレートとして、その間の配線１５での配線間クロストークを抑制を実現できる。
【０１０６】
（第２の実施の形態：Ｃｕ配線構造）
次に、Ｃｕ配線の場合を考える。図１４に示すように、Ｃｕ配線を用いる場合は拡散防止のためにＣｕ配線の底面と側面にバリアメタルを形成することが多い（M. T. Bohr,“Interconnect scaling-the real limiter to high performance ULSI、”Tech. Dig. 1995 IEDM, p. 241.）。このため、抵抗率がＡｌのほぼ半分のＣｕ配線を使っても、実効断面積が小さくなる。この影響は図１５に示すように、配線幅Ｗが狭くなると顕著になる。この効果を取り入れると、配線抵抗Ｒの変動ΔＲ／Ｒは、
【数９】
【０１０７】
従って、Ｃｕ配線の場合、バリアメタルを考慮すると、配線抵抗変動ΔＲ／ＲをξＲ以内にするためには、Ｔｂ／Ｗは下記の式（８）を満たさなければならない。
【０１０８】
【数１０】
【０１０９】
【数１１】
【０１１０】
図１５は、バリアメタルの配線抵抗Ｒへの影響である。バリアメタルが無ければ、ＲはＷに逆比例する。しかし、バリアメタルが一定膜厚存在する場合（ここではＴｂ／Ｈ＝０．０５）、Ｗの微細化と共に、１／Ｗより急激に増加する。言換えると、実効的断面積が急激に減少する。
【０１１１】
図１６は、Ｗが＋１０％増加した場合の配線抵抗の変動量ΔＲ／Ｒである。図１５で述べたように、Ｗの微細化と共に、Ｒが１／Ｗよりも急激に増加するため、ΔＲ／Ｒも急増する。
【０１１２】
配線幅の変動ΔＷのみを考慮し、Ｒが配線の断面積に逆比例すると、ΔＲ／Ｒは以下のように表される。
【０１１３】
【数１２】
【０１１４】
【数１３】
【０１１５】
【数１４】
【０１１６】
配線長Ｌが長い場合、ＲＣの遅延が回路動作を律速する。具体的には、ＬＳＩでの回路の遅延時間は、配線長Ｌが１ｍｍ以上の長い場合、配線の抵抗Ｒと容量Ｃの積ＲＣで与えられる。（M. R. Anand, Design of optimized high performance interconnect schemes for ULSI devices, Ph.D. Desertation, Waseda Univ., p. 4, 1999.）。つまり、配線としては、配線長が１ｍｍ以上の長い場合はＲＣの抑制が重要であり、Ｃｕ配線では幅Ｗと該配線直下の絶縁膜厚ＨとのＷ／Ｈが０．４≦Ｗ／Ｈ≦２とする。
【０１１７】
多層配線では、下層の配線は短く、上層の配線は長い。そこで、下から２層目以下の配線は容量変動の抑制を主に考慮し、３層以上はＲＣ変動を考慮して、配線構造を決定すれば良い。
【０１１８】
つまり、３層以上の配線ではＲＣの変動を４％以下に抑制するため、配線幅Ｗと該配線直下の絶縁膜厚Ｈとの比Ｗ／Ｈを０．４≦Ｗ／Ｈ≦２とする。
【０１１９】
（第３の実施の形態：Equivalent-Variationsの概念の導入）
今回、配線容量変動△Ｃ／Ｃと配線遅延変動Δ（ＲＣ）／（ＲＣ）を解析した結果、Equivalent-Variationsという新たな概念を見出した。さらにその概念の持つUniversalityという特性を発見した。このEquivalent-Variationsは、配線構造設計の技術的指針として用いることができる。この概念を用いることで、Ｃ及びΔＣ、ＲＣ及びΔ（ＲＣ）を同時に抑制可能な配線構造がより明らかになった。以下、これについて説明する。
【０１２０】
最初に、Equivalent-Variationsの概念について説明する。
【０１２１】
配線容量変動ΔＣ／Ｃと配線遅延変動Δ（ＲＣ）／（ＲＣ）とは、２次の微小量（ΔＣ／Ｃ）・（ΔＲ／Ｒ）を無視すると、次のような関係式で表わされる。
【０１２２】
Δ（ＲＣ）／（ＲＣ）＝（ΔＣ／Ｃ）＋（ΔＲ／Ｒ）
ΔＣ／ＣとΔＲ／Ｒの符号は常に逆である。ここで、│ΔＣ／Ｃ│を出来るだけ小さくし、同時に│Δ（ＲＣ）／（ＲＣ）│も出来るだけ小さくする条件、即ち、│ΔＣ／Ｃ│＝│Δ（ＲＣ）／（ＲＣ）│をEquivalent-Variationsと定義する。
【０１２３】
ΔＣ／ＣとΔ（ＲＣ）／（ＲＣ）が常に逆符号であること、および上式の関係を用いてEquivalent-Variationsの定義式を書き直すと、以下の式（１１）が得られる。
【０１２４】
２×ΔＣ／Ｃ＝−ΔＲ／Ｒ （１１）
“Ｃ rc”（ΔＲＣ−suppression）を「ＲＣ変動│Δ（ＲＣ）／（ＲＣ）│をＣ変動│ΔＣ／Ｃ│より小さく抑える条件」と定義し、“ｃ ＲＣ”（ΔＣ−suppression）を「Ｃの変動│ΔＣ／Ｃ│をＲＣの変動│Δ（ＲＣ）／（ＲＣ）│より小さく抑える条件」と定義すると、Ｃ rcの条件式は２×ΔＣ／Ｃ＞−ΔＲ／Ｒ、一方、ｃ ＲＣの条件式は２×ΔＣ／Ｃ＜−ΔＲ／Ｒとなる。
【０１２５】
次に、配線幅Ｗと配線厚みＴのプロセスばらつきを、δＷ＝ΔＷ／Ｗ、及び、δＴ＝ΔＴ／Ｔと置くと（例えばＷが±１０％ばらつく時、δＷ＝０．１である）、
【数１５】
【数１６】
【０１２６】
式（１２）より、ΔＲ／Ｒは常に一定値であり、２次微小量を無視すれば、−２・（δＷ＋δＴ）となることが分かる。
【０１２７】
次に、関数ＦＥＶを、
【数１７】
【０１２８】
即ち、ＦＥＶ＞０のときＣ rc,ＦＥＶ＜０のときｃ ＲＣである。そして、ＦＥＶ＝０がEquivalent-Variationsの条件式である。
【０１２９】
ここで次のような一連の重要な結論が得られる。式（１３）から、ＦＥＶ＝０によって与えられるEquivalent-Variationsのばらつきの割合は、δＷ＋δＴに等しい。つまり、プロセスのばらつきにより、Ｗが±δＷ％ばらつき、ＴがδＴ％ばらつく時、Equivalent-Variationsのばらつきの割合は、（δＷ＋δＴ）％に等しい。
【０１３０】
さらに、Equivalent-Variationsを与える条件式ＦＥＶ＝０は、δＷ、δＴに対してUniversalityを持つことは、次のようにして証明される。
【０１３１】
Equivalent-Variationsの条件式は、式（１１）、及び、式（１２）から、
【数１８】
【数１９】
【数２０】
【数２１】
【０１３２】
Equivalent-Variationsは、配線構造の設計基準として利用できる。具体的には、ＲＣの変動をＣの変動より小さく抑える必要が有る場合、例えば、長い配線の構造を決めるような場合には、ＦＥＶ＜０という条件の元で設計を行えばよい。逆に、Ｃの変動をＲＣの変動より小さく抑える必要が有る場合、例えば、短い配線の構造を決めるような場合には、ＦＥＶ＞０という条件の元で設計を行えばよい。又、Ｃの変動もＲＣの変動も均等に小さく抑えたい場合、例えば、平均的な長さの配線の構造を決めるような場合には、ＦＥＶ≒０という条件の下で設計を行えばよい。
【０１３３】
（実施例：Equivalent-Variations概念に基づく配線構造設計）
次に、Equivalent-Variationsの概念に基づいて、配線構造の設計方法について説明する。ここでも、図２に示したような周期的な配線構造について考える。
やはり、Ｗは配線幅、Ｓは配線間隔、Ｈは下層の絶縁層の厚み、Ｔは配線層の厚みである。配線ピッチは一定とした。つまり、Ｗ＋Ｓ＝一定とした。また、第１次近似として、膜厚の寸法は、Ｈで規格化し、スケーリングしていない。２次元容量は、サイズではなく、形状で決まるからである。
【０１３４】
まず、配線材料としてはアルミニウム（Ａｌ）を用い、絶縁層材料としては酸化膜（ＳｉＯ２ ）を用いた例について考える。
【０１３５】
図１７に、図２の配線構造に対して求めたEquivalent-Variationsを示した。
図１８は、図１７中のグラフを両対数表示のグラフに書き換えたものである。ここで各プロットは、Equivalent-Variationsを与える条件式ＦＥＶ＝０が満たされているＷ／Ｈ及びＴ／Ｈのペアを示している。
【０１３６】
従来、どのような配線構造が配線容量変動△Ｃ／Ｃを抑制するのか（この条件はｃ ＲＣと表記される）、また、どのような配線構造が配線遅延変動Δ（ＲＣ）／（ＲＣ）抑制するのか（この条件はＣ rcと表記される）を見極める具体的な技術的指導がなかったが、図１７、図１８に示されるように、Equivalent-Variationsの概念を用いれば、この条件を境界にして、ｃ ＲＣ、Ｃ rc の領域に分離されるため、より変動を抑えたい所望の条件に基づき、設計条件を選択することができる。さらに図１７、図１８から明らかになったように、Equivalent-Variationsに対して前述のUniversalityが成り立っている。
【０１３７】
シミュレーションによって解析的に得られる図１７もしくは図１８を元にして、配線容量変動△Ｃ／Ｃ、及び、配線遅延変動Δ（ＲＣ）／（ＲＣ）を抑制するための配線構造を決定することが可能である。
【０１３８】
また、ＴＥＧ(Test Element Group)の実測からΔＣ／Ｃを求め、式（１３）で定義される関数ＦＥＶ＝０の条件を検索することで、任意の配線構造に対する、Equivalent-Variationsを求めることも可能である。ここで、ＴＥＧとは、チップ上に異った寸法の多くの配線を形成したものをいう。
【０１３９】
よって、このEquivalent-Variationsを求めるアルゴリズムを内蔵するＣＡＤツールを用いれば、様々な配線形状からEquivalent-Variationsの条件を抽出し、効率的に最適な配線構造を予測することができる。プロセスばらつきに対し配線特性ばらつきの少ない配線構造設計を効率的に行うことができる。
【０１４０】
（第４の実施の形態）
（実施例１：長い配線の配線構造１）
ＬＳＩ回路の遅延特性は、配線長が１ｍｍ以上となる長い配線の場合は主に配線遅延ＲＣに依存する。よって、配線長が長い場合は、配線遅延ＲＣと配線遅延変動Δ（ＲＣ）／（ＲＣ）によって配線性能が決まる。従って、この場合は、ＲＣ及びΔ（ＲＣ）／（ＲＣ）を抑制する配線構造とする必要がある。
【０１４１】
まず、配線材料としてＡｌを用い、絶縁層としてＳｉＯ２を用いた場合についてＲＣ及びΔ（ＲＣ）／（ＲＣ）を抑制しうる配線構造について求める。
【０１４２】
以下、プロセスばらつきを、配線幅の変動ΔＷを±１０％、配線厚みの変動ΔＴを±１０％として説明する。
【０１４３】
図１９は、Ｗ／Ｈ値とＴ／Ｈ値に対する配線遅延ＲＣの値を示す。ｘ軸にＷ／Ｈ、ｙ軸にＴ／Ｈ、ｚ軸にＲＣの値をとっている。なお、Ｗは配線幅、Ｈは下層の絶縁層の厚み、Ｔは配線層の厚みである。ＲＣの値はρ・κｏｘ・εｏ・Ｌ２で規格化した。ρはＡｌ配線の抵抗率、εｏは真空の誘電率、κｏｘはＳｉＯ２の誘電率、Ｌは配線長を意味する。
【０１４４】
図１９の３次元分布を２次元平面に射影したものが図２０である。図２０の等高線から明らかなように、配線遅延ＲＣを低減させるためには、Ｗ／ＨとＴ／Ｈを共に大きくする配線構造とすれば良い。
【０１４５】
図２１は、配線遅延変動Δ（ＲＣ）／（ＲＣ）を示す。ｘ軸はＷ／Ｈ，ｙ軸はＴ／Ｈ、ｚ軸は−Δ（ＲＣ）／ＲＣである。図２１の３次元分布を２次元平面に射影したものが図２２である。図中の”ＥＶ”は、Equivalent-Variationsのラインを示している。図２２の等高線分布から明らかなように、配線遅延変動Δ（ＲＣ）／（ＲＣ）を低減させるためには、Ｗ／Ｈを小さくする配線構造にすれば良い。
【０１４６】
この結果を踏まえて、配線遅延ＲＣと配線遅延変動Δ（ＲＣ）／（ＲＣ）を同時に抑制するための配線構造を求める目的で、図２０と図２２を重ねて表示したものが図２３である。
【０１４７】
ところで、超高速ＬＳＩのＲＣ遅延スペックは一般に１ｍｍ当たり約１ｎｓｅｃといわれる。この値を単一配線でフリンジ容量を無視した近似計算により、グラフ中の規格化されたＲＣ値に直すと、１０１１．５ となる。そこで、ＲＣ遅延についてはこの値以下であることを望ましい条件の目安にできる。
【０１４８】
また、ＲＣ遅延ばらつきΔ（ＲＣ）／（ＲＣ）については１５％以下をひとつの目安とすれば、この両者の条件を充たす配線構造は、図２３中の斜線部分となる。即ち、Ｗ／Ｈが約４前後、Ｔ／Ｈが約９〜１０という条件で配線構造を形成すれば、配線遅延ＲＣが小さく、しかもプロセスばらつきに対し配線遅延変動Δ（ＲＣ）／（ＲＣ）の少ない配線構造を得ることができる。
【０１４９】
（実施例２：長い配線の配線構造２）
図２３中の斜線部分の条件に相当する配線構造を図２６（ａ）に示した。こうして求めた配線構造は、ＲＣとΔ（ＲＣ）／（ＲＣ）とを同時に抑制することが可能なものである。しかし、この条件下では配線層の幅Ｗと厚みＴの比は４：９〜１０であり、アスペクト比（Ｔ／Ｗ）は大きなものになってしまう。このようにアスペクト比の大きい配線形状は、溝加工やエッチング加工が困難であり、プロセス上好ましくない。
【０１５０】
そこで、従来の配線材料と絶縁材料を変えることによって、ＲＣとΔ（ＲＣ）／（ＲＣ）を同時に抑制するとともに、プロセス上良好なアスペクト比が得られる条件を求める検討を行った。
【０１５１】
まず、配線材料をＡｌからより比抵抗の小さいＣｕに代える検討を行った。比抵抗が小さくなれば、同じ抵抗値を得るのに膜厚Ｔを薄くできる。図２４は、Ａｌ配線をＣｕ配線に置き換えた結果である。Ｃｕ配線の比抵抗ρＣｕは１．７μΩ・ｃｍ、Ａｌ配線の比抵抗ρＡｌは３．０μΩ・ｃｍであるから、ρＣｕ／ρＡｌを約０．５として計算した。
【０１５２】
図２４から明らかなように、配線材料をＣｕに変えると、グラフ上Ｗ／Ｔに対するＲＣの等高線が大きく下がる。その結果、ＲＣを１０１１．５以下に抑制し、且つ、Δ（ＲＣ）／（ＲＣ）を１５％以下に抑制しうる配線構造の領域（斜線部分）は図２３に比べて広がる。つまり、Ｗ／ＨとＴ／Ｈの選択の幅、プロセス・ウィンドウが広がる。
【０１５３】
ＲＣを１０１１．５ 以下とし、Δ（ＲＣ）／（ＲＣ）を１５％以下とする配線構造は、Ｗ／Ｈが約２〜４、Ｔ／Ｈが約５〜１０という条件であり、アスペクト比（Ｔ／Ｗ）が改善できることがわかる。
【０１５４】
このように、配線長の長い配線構造において、配線材料をＡｌからより比抵抗の低いＣｕに変えると、より良好なアスペクト比の配線形状にできる。
【０１５５】
（実施例３：長い配線の配線構造３）
上述するように、配線材料をＡｌからＣｕに変えることで、プロセスウィンドウを広げ、配線形状のアスペクト比の改善を図ることができるが、さらに理想的なアスペクト比である１：１に近づけるため、絶縁層の一部を従来のＳｉＯ２からＳｉＮに置き換える検討を行った。即ち、配線間のカップリング容量Ｃ２１を決める横方向（幅方向）の配線間絶縁層を高誘電体材料であるＳｉＮに置き換える検討を行った。
【０１５６】
配線間のカップリング容量Ｃ２１は、配線の膜厚Ｔと配線間絶縁層の誘電率に依存するため、横方向の配線間絶縁層の誘電率を上げることにより、配線間のカップリング容量Ｃ２１を大きくできる。このため、全体の配線容量Ｃも上がり、配線遅延変動Δ（ＲＣ）／（ＲＣ）をより緩和できる。また、より薄い配線層膜厚Ｔで高いカップリング容量Ｃ２１を得ることができるので、配線幅Ｗに対する配線層膜厚Ｔの値を相対的に下げることも可能となる。
【０１５７】
図２５は、Ｃｕ配線を用いるとともに、横方向の配線間絶縁層をＳｉＯ２からＳｉＮに置き換えた場合の結果である。ＳｉＯ２の誘電率ε(SiO2)は３．９、ＳｉＮの誘電率ε(SiN)は６．７であるから、ε(SiN)／ε(SiO2)を約２として計算した。
【０１５８】
同図から明らかなように、Δ（ＲＣ）／（ＲＣ）の範囲が広がることにより、プロセス・ウィンドウ（斜線部分）は、図２４の場合よりもさらに増加している。これにより、Ｗ／Ｈ、Ｔ／Ｈをそれぞれ５とする配線構造を選ぶことで、Ｗ：Ｔ＝１：１であるような良好なアスペクト比の配線形状も得られることが分かる。
【０１５９】
図２６（ｂ）に、上述する配線構造を示す。配線層１０としてＣｕを用い、横方向の配線間絶縁層として、高誘電絶縁膜４０であるＳｉＮを用い、それ以外の絶縁層２０ａ、２０ｂとしてＳｉＯ２を使用する。
【０１６０】
これまでの配線設計では、縦（厚み）方向、横（幅）方向いずれの配線間絶縁層も同じ材料を用いることが前提で検討されてきたが、上述するように１ｍｍ以上の長い配線構造において縦方向の配線間絶縁層に対し、横方向の配線間絶縁層をより高誘電率な材料に変えることで配線遅延変動Δ（ＲＣ）／（ＲＣ）抑制することができる。またＣｕ配線を用いることで、配線遅延ＲＣ、配線遅延変動Δ（ＲＣ）／（ＲＣ）をともに抑制し、良好なアスペクト比の配線形状も提供できる。
【０１６１】
上述する例では、縦方向の配線間絶縁層として従来のＳｉＯ２膜を用い、横方向の配線間絶縁層としてＳｉＮ膜を用いたが、必ずしも、選択する絶縁材料はこれに限られない。横方向の配線間絶縁層の平均的な誘電率が、縦方向の配線間の配線間絶縁層の平均的な誘電率に対し相対的に高ければ、同様な効果が期待できる。
【０１６２】
よって、縦方向の配線間絶縁層と横方向の配線間絶縁層の選択には種々の組み合わせが考えられる。図３５は、現在配線間絶縁層として用いることができる絶縁層材料とその比抵抗の一例を挙げた表である。
【０１６３】
例えば、図２６（ｂ）において、縦方向の配線間絶縁層２０としてＳｉＯ２より低誘電率を有するＦＳＧ（Flourine-doped Spin-on-glass）を用いれば、横方向の配線間絶縁層（高誘電絶縁膜）４０としてＳｉＯ２膜を用いることができる。
【０１６４】
即ち、必ずしもＳｉＮのような高誘電率材料を用いなくても上述と同様な効果を得ることができる。また、配線遅延ＲＣの低減を図る目的を考慮すれば、むしろ全体的に低い誘電率材料を用いることが望まれる。よって、例えば、縦方向の配線間絶縁層２０として誘電率が３．２のＨＳＧ（Hydrogen Silses Quioxane）を用い、横方向の配線間絶縁層（高誘電絶縁膜）４０として誘電率が３．６のＦＳＧ膜を用いれば、配線遅延ＲＣの値をより低く抑制することもできる。
【０１６５】
さらに、誘電率が３以下のポリイミド系樹脂や、現在開発中の誘電率２．５以下あるいは誘電率１．０の将来の新材料等の低誘電材料を配線間絶縁層２０として用いれば、さらにトータルな容量Ｃの低減を図り、配線遅延ＲＣの値をより低減することが可能となる。
【０１６６】
また、図２６（ｃ）に、横方向の配線間絶縁層の誘電率を、縦方向の配線間絶縁層の誘電率より相対的に高くした別の構造例を示す。同図に示すように、高誘電絶縁膜４０ｂを横方向の層間絶縁層の一部に設けることによっても、平均的な誘電率を上げ、カップリング容量Ｃ２１を増やし、図２６（ｂ）の構造と同様な効果を得ることができる。例えば、絶縁層２０としてＳｉＯ２を用い、Ｃｕ材料を用いた配線層１０の側壁に、ＳｉＮからなる高誘電絶縁膜４０ｂを設ける。この配線構造では、高誘電絶縁膜４０ｂの厚みを調整することでカップリング容量Ｃ２１を調整することも可能である。このように、各配線間絶縁層は単層構造に限らず、複数の層を積層した構造であってもよい。
【０１６７】
図２６（ｃ）に示すような配線層１０の側壁の高誘電絶縁膜４０ｂは、一般的なプロセスを用いて形成できる。例えばダマシン法を用いて配線層を形成する場合には、配線間絶縁層に配線溝を形成した後、まず配線溝の内壁にスパッタ法もしくはコーティング法を用いて高誘電材料４０ｂを薄くコーティングし、その後ＲＩＥ（Reactive Ion Etching）法で異方性エッチングを行い溝側面の高誘電材料４０ｂを残したまま溝底面についた膜のみを選択的にエッチング除去する。
この後、通常の方法で配線の埋め込みを行えばよい。
【０１６８】
図２６（ｃ）に示す配線構造の場合も絶縁層２０と高誘電絶縁膜４０ｂとして用いる材料は図３５に示した表中の絶縁層材料等の中から、あるいはそれ以外から選ぶことができる。例えば、絶縁層２０としてＨＳＧを選択し、高誘電絶縁膜４０ｂとしてＦＳＧを選択するという組み合わせを選択すればトータルな配線容量Ｃを減らすことができる。
【０１６９】
（実施例４：短い配線の配線構造１）
ＬＳＩ回路の遅延時間は、配線長が１ｍｍ未満の短い配線が用いられる場合には、トランジスタのオン抵抗Ｒｔｒと配線容量Ｃの積、ＲｔｒＣで与えられる。
よって、回路動作に与える配線性能としては配線容量Ｃおよび配線容量変動△Ｃ／Ｃが重要となる。即ち、短い配線の場合にはＣ及びΔＣを抑制する配線構造が望まれる。
【０１７０】
まず、配線材料としてＡｌを用い、絶縁層としてＳｉＯ２を用いた場合の望ましい配線構造を求める。以下、プロセスばらつきについてΔＷを±１０％、ΔＴを±１０％として説明する。
【０１７１】
図２７に、配線容量Ｃを示した。ｘ軸はＷ／Ｈ，ｙ軸はＴ／Ｈ、ｚ軸はＣである。なお、Ｃの値は、εｏ・Ｌで規格化している。図２７の３次元分布を２次元平面に射影したものが図２８である。図２８の等高線分布から明らかなように、配線容量Ｃを低減させるためには、Ｗ／ＨとＴ／Ｈを共に小さくする配線構造にすれば良い。
【０１７２】
一方、図２９に、配線容量変動ΔＣ／Ｃを示した。ｘ軸はＷ／Ｈ，ｙ軸はＴ／Ｈ、ｚ軸はΔＣ／Ｃである。この図２９の３次元分布を２次元平面に射影したものが図３０である。図中の”ＥＶ”は、Equivalent-Variationsのラインを示している。図３０の等高線から明らかなように、配線容量変動ΔＣ／Ｃを低減させるためには、Ｔ／Ｈを小さくする配線構造にすれば良い。
【０１７３】
この結果を踏まえて、配線容量Ｃと配線容量変動ΔＣ／Ｃを同時に抑制するための配線構造を求める目的で、図２８と図３０を重ねて表示したものが図３１である。
【０１７４】
実用上好ましい配線容量Ｃの目安をＣ／（εｏ・Ｌ）の規格値で７以下とし、△Ｃ／Ｃを１５％以下とすると、図３１中の斜線部分がこの条件を満たす構造として求められる。即ち、Ｗ／Ｈが約１．５〜４、Ｔ／Ｈが約０．８未満の条件で配線構造を形成すれば、配線容量Ｃが小さく、しかもプロセスのばらつきに対し配線容量変動△Ｃ／Ｃの少ない配線構造を得ることができる。こうして求めた配線構造の一例を図３３（ａ）に示す。
【０１７５】
（実施例５：短い配線の配線構造２）
上述の方法で求めた図３３（ａ）に示す配線構造は、確かにＣとΔＣ／Ｃを同時に抑制することが可能である。しかし、絶縁膜厚Ｈを一定にすると、Ｗ：Ｔ＝４：１〜８：１であり、配線幅に較べ配線厚みの薄い、アスペクト比（Ｔ／Ｗ）の小さい配線となる。
【０１７６】
このように小さいアスペクト比の配線を用いると、配線幅を広くせざるを得ないため、基板上の占有面積が広くなり、ＬＳＩの微細化の観点から好ましいものではない。
【０１７７】
特に、短い配線層が形成される層では、微細パターンが求められる場合が多いので、この小さすぎるアスペクト比は問題となる。そこで配線幅Ｗを狭めることができる構造が望まれる。例えば、配線抵抗Ｒを増加させないで配線幅Ｗを減少させるため例えば配線材料をＡｌからより比抵抗の小さいＣｕにかえる。
【０１７８】
一方、配線層厚みＴが一定のままで配線幅Ｗが減少すると、カップリング容量Ｃ２１が減るためトータルな配線容量Ｃが減り、配線容量変動ΔＣ／Ｃが大きくなる。従って、ΔＣ／Ｃを低減させるためには、配線幅Ｗを広げずに配線の対接地容量Ｃ２０を増加させることが望ましい。
【０１７９】
そこで、Ａｌ配線をＣｕ配線に置き換え、且つ、配線の下層絶縁層（縦方向の配線間絶縁層）をＳｉＯ２からより高い誘電率を持つＳｉＮに置き換える。図３１にこの結果を示す。プロセス・ウィンドウ（斜線部分）は図３１よりも狭くなってしまう。しかし、ＳｉＮにより対接地容量Ｃ２０が増加し、プロセス・ウィンドウの位置が、よりＷの小さい方へシフトする。その結果、Ｗ／Ｈが約１かつＴ／Ｈが約０．５の配線構造を選ぶことで、Ｗ：Ｔ＝２：１にまでアスペクト比を改善できる。
【０１８０】
図３３（ｂ）は、アスペクト比を改善した上述の配線構造を示す断面図である。同図に示すように、ここでは配線層１１としてＣｕを用い、下層の縦方向配線間絶縁層として、高誘電絶縁膜５０であるＳｉＮを用い、それ以外の配線間絶縁層２１としてＳｉＯ２を使用している。なお、下地配線層３１は、より下層の配線層もしくは半導体基板そのものを指す。
【０１８１】
これまでの配線設計では、縦方向、横方向いずれの配線間絶縁層も同じ材料を用いることが前提で検討されてきたが、上述するように１ｍｍ未満の短い配線構造において横方向の配線間絶縁層に対し、縦方向の配線間絶縁層、特に配線下層の絶縁層を相対的に高誘電率を有する材料に置き換え、配線層をより比抵抗の小さいＣｕに変えることで、配線容量Ｃとプロセスばらつきに対する配線容量変動ΔＣ／Ｃを同時に抑制するとともに、微細化プロセスに適したアスペクト比の配線形状を持つ配線構造が提供できる。
【０１８２】
上述する例では、縦方向の配線間絶縁層として従来のＳｉＯ２膜を用い、横方向の配線間絶縁層としてＳｉＮ膜を用いているが、必ずしも選択する絶縁材料の組み合わせはこれに限られない。縦方向の配線間絶縁層の平均的な誘電率が、横方向の配線間絶縁層の平均的な誘電率より相対的に高ければ、同様な効果が期待できる。
【０１８３】
図３３（ｃ）に、縦方向の配線間絶縁層の誘電率を、横方向の配線間絶縁層の誘電率より相対的に高くした別の配線構造例を示す。同図に示すように、Ｃｕ材料を用いた配線層１１の底面にＳｉＮ等の高誘電絶縁膜５０ｂを設け、他の絶縁層２１は従来と同様ＳｉＯ２膜を用いている。
【０１８４】
このように、高誘電絶縁膜５０ｂを縦方向の配線間絶縁層の一部に設けることによって、縦方向の配線間絶縁層の実質的な誘電率を上げ、対接地容量Ｃ２０を増やし、図３３（ｂ）の構造と同様な効果を得ることができる。
【０１８５】
図３３（ｃ）に示す配線構造の場合は、高誘電絶縁膜５０ｂの厚みを調整することでカップリング容量Ｃ２１の調整も可能である。
【０１８６】
配線層１１底面に高誘電絶縁膜５０ｂを設けるには、例えば配線層の下にあらかじめ層間絶縁層の中間層としてパターニングした高誘電絶縁膜５０ｂの層を形成し、層間絶縁層に配線溝を形成する際にこの高誘電絶縁膜５０ｂが底面に露出するように溝を形成し、この後は通常の配線の埋め込みを行えばよい。
【０１８７】
なお、この場合、高誘電絶縁膜５０ｂは必ずしも配線層１１の底面に接している必要はなく縦方向の配線間絶縁層の一部に層形成されていればよい。また、必ずしも配線パターンと同じ平面パターンにする必要はない。
【０１８８】
図３３（ｄ）に、縦方向の配線間絶縁層の誘電率を、横方向の配線間絶縁層の誘電率より相対的に高くしたもう一つ別の配線構造例を示す。
【０１８９】
同図に示すように、縦方向の層間絶縁膜２１としては従来通りＳｉＯ２膜を用い、横方向の配線間絶縁層として、低誘電絶縁膜６０を用いることで相対的に縦方向の配線間絶縁層の誘電率を上げる構造である。例えば、低誘電絶縁膜６０としてＦＳＧ（Flourine-doped Spin-on-glass）を用いることができる。
【０１９０】
このように、ＳｉＮのような高誘電材料を用いなくても相対的な誘電率が横方向の配線間絶縁層より縦方向の配線間絶縁層が高ければ、上述と同様な効果を得ることができる。配線容量Ｃの低減を図る目的を考慮すれば、むしろ全体的に低い誘電率材料を用いることが望まれる。
【０１９１】
この場合も図３５に示した表中の絶縁層材料等の中から各絶縁層材料を選ぶことができる。例えば、横方向の配線間絶縁層として誘電率が３．２のＨＳＧ（Hydrogen Silses Quioxane）を用い、縦方向の配線間絶縁層として誘電率が３．６のＦＳＧを用いれば、上述の効果に加え、トータルな配線容量Ｃの値をより低く抑えることができる。
【０１９２】
誘電率が３以下のポリイミド系樹脂や、現在開発中の誘電率２．５以下あるいは誘電率１．０の将来の新材料等の低誘電率材料を用いれば、さらにトータルな容量Ｃの低減を図り、回路遅延時間を短くすることも可能となる。
【０１９３】
以上のように、配線材料としてＣｕを用い、横方向の配線間絶縁層に対し、縦方向の配線間絶縁層を相対的に高誘電率にすることにより、配線容量Ｃと配線容量変動ΔＣ／Ｃを同時に抑制するとともに、微細プロセスに適した良好なアスペクト比の配線を持つ配線構造を提供できる。回路遅延の主因子となる配線容量Ｃと配線容量変動△Ｃ／Ｃを同時に抑制できるので、プロセスばらつきに対し安定した良好な回路遅延特性を提供できる。
【０１９４】
（実施例６：多層配線構造）
以上、実施例１〜実施例５において長い配線構造、短い配線構造それぞれについて説明したが、実際のデバイスは、長い配線と短い配線の両方を有する多層配線構造を持つ。また、通常の多層配線構造では、トランジスタやメモリ等は半導体基板面に直接形成されることが多いため、下層には短い配線が形成され、上層に行くほど配線長が長くなる傾向がある。
【０１９５】
図３４（ａ）は、上述した実施例を多層配線構造に応用した例を示す配線構造の断面図である。ここには上層下層の配線１０、１１ともＣｕを配線材料に用いた場合を示している。
【０１９６】
配線長が１ｍｍ未満の下層では、例えば、下地配線層（基板）３１と配線層１１の間の縦方向の配線間絶縁層２１ａとして誘電率が４．１のＵＳＧを用い、横方向の層間絶縁層６０としては誘電率が３．２のＨＳＱを用いることで、相対的に縦方向の配線間絶縁層の誘電率を高くしている。
【０１９７】
一方、配線長が１ｍｍ以上の長い配線となる上層では、下地配線層３０と配線層１０の間の縦方向の配線間絶縁層２０ａとして誘電率が３．６のＦＳＧ膜を用い、横方向の配線間絶縁層４０として誘電率が４．１のＵＳＧ膜を用いることで、相対的に横方向の配線間絶縁層の誘電率を縦方向の配線間絶縁層の誘電率より高くしている。勿論、各配線間絶縁層の材料選択は、上述する組み合わせに限られない。
【０１９８】
上述する多層配線構造とすることで、上層、下層それぞれの配線層において、回路遅延を抑え、プロセスばらつきに対する回路遅延ばらつきを抑制できる配線構造とすることができる。また、それぞれの配線のアスペクト比も微細化に適した範囲に抑えられるので、デバイスの微細化要求に応え、プロセスばらつきの発生自体も抑制できる。
【０１９９】
図３４（ｂ）は、上述した実施例を多層配線構造に応用したもう一つの例を示す配線構造の断面図である。例えば、上層下層の配線１０、１１ともＣｕを配線材料に用い、配線長が１ｍｍ未満の下層配線層では、配線層１１の下層に、例えばＳｉＯ２より高誘電率な例えばＳｉＮ等の絶縁膜５０ｂを備えるとともに、配線長が１ｍｍ以上の上層配線層では、配線層１０の側壁にＳｉＯ２より高い誘電率を持つＳｉＮ等の絶縁膜４０ｂを備え、他の絶縁層２０、２１はＳｉＯ２を用いる。この場合も図３４（ａ）と同様な効果を得ることができる。
【０２００】
なお、各配線間絶縁層の各材料の選択は、上述する組み合わせに限定されるものではない。図３５に示す表の中から、あるいはこれ以外の絶縁層材料から広く選択することが可能である。
【０２０１】
また、実際のデバイスにおいてプロセスのばらつきが、配線性能に大きな影響を与えるのは、より微細なパターンの形成が必要となる下層配線であるので、下層配線のみを上述する本実施の形態の条件を充たす構造としてもよい。例えば、下層の配線のみＣｕを用い、上層の配線は従来通りＡｌを用いることも可能である。
【０２０２】
なお、多層配線構造では、上下の配線間でのクロストークの問題も発生しうる。この場合には、クロストークを発生しうる配線同士を上下で隣接配置しないように配線構造を設計することにより、未然にクロストークの発生を回避できる。
【０２０３】
なお、上述したＡｌ配線には、Ａｌを主成分とする種々の化合物配線が含まれ、Ｃｕ配線にはＣｕを主成分とする種々の配線、または配線周囲にバリアメタルを有する配線を含む。また、配線材料は、この２種の材料以外に種々の導電材料を用いることが可能である。
【０２０４】
以上、実施の形態に基づいて本発明の内容を説明したが、本発明は、上述の実施の形態の記載に限定されるものではない。種々の改変が可能であることは当業者にあきらかである。また、上述した配線構造は、ＬＳＩの配線構造としてのみならず、微細化プロセスに伴う回路遅延やそのばらつきの問題が発生しうるデバイスの配線構造に広く応用できることは明らかである。
【０２０５】
【発明の効果】
本発明の実施の形態によれば、プロセスばらつきに対して、配線容量変動ΔＣ／Ｃの許容範囲δＣ以内に抑制するＬＳＩの配線を実現できる。
【０２３７】
【図面の簡単な説明】
【図１】 １０％のプロセスばらつき量δＰがある場合のＣの変動ΔＣ／ＣとＲＣの変動量Δ（ＲＣ）／（ＲＣ）をフリンジ容量比Ｆの関数として表した図である。
【図２】 周期的配線構造のモデルを示す断面図である。
【図３】 配線幅Ｗを＋１０％／−１０％変化させた場合のＷ／Ｈに対する容量Ｃの変化を示す図である。実線がシミュレーション結果、波線は平行平板容量の結果を示す。
【図４】 配線幅Ｗを＋１０％／−１０％変化させた場合のＷ／Ｈに対する相対変化量ΔＣ／Ｃを示す図である。実線がシミュレーション結果、波線は平行平板容量の結果を示す。
【図５】 配線幅Ｗを＋１０％／−１０％変化させた場合のＷ／Ｈに対する配線遅延ＲＣの変動Δ（ＲＣ）／（ＲＣ）を示す図である。実線はシミュレーション結果、波線は平行平板容量の結果を示す。
【図６】 Ｗ／Ｈに対する配線遅延ＲＣの変動Δ（ＲＣ）／（ＲＣ）を示す図である。
【図７】 図２に示す周期的配線構造でのＷ／Ｈに対するフリンジ容量比Ｆ（＝ＣＦ／ＣＰ）の変化を示す図である。
【図８】 単一配線構造モデルを示す断面図である。
【図９】 図８に示す単一配線構造でのＷ／Ｈに対するフリンジ容量比Ｆ（＝ＣＦ／ＣＰ）の変化を示す図である。
【図１０】 ２層以下の短い配線を有する下層配線層で容量変動ΔＣ／Ｃを抑え、３層以上の長い配線を有する上層配線層でＲＣ遅延変動Δ（ＲＣ）／（ＲＣ）を抑えた配線構造の断面図である。
【図１１】 クロストークを抑えるため、電源線を最上層には置かない構造を示す配線構造の断面図である。
【図１２】 クロストークを抑えるため、クリティカルな配線層を電源線とクロック配線で挟みシールドした配線構造の断面図である。
【図１３】 Ｃｕ配線の幅Ｗを＋１０％変化させた場合の、Ｗ／Ｈに対する配線遅延の変動量Δ（ＲＣ）／（ＲＣ）の変化を示す図である。
【図１４】 バリアメタルを側面と底面に備えたＣｕ配線の周期的配線構造モデルを示す断面図である。
【図１５】 Ｃｕ配線の抵抗Ｒのバリアメタル有無の違いを示す図である。
【図１６】 配線幅Ｗを＋１０％変化させた場合の抵抗変動ΔＲ／Ｒを示す図である。
【図１７】 Equivalent VariationsのUniversalityを示す図である。
【図１８】 両対数表示におけるEquivalent Variationsを示す図である。
【図１９】 Ｗ／ＨとＴ／Ｈに対する配線遅延ＲＣ値を三次元的に示す図である。
【図２０】 Ｗ／ＨとＴ／Ｈに対する配線遅延ＲＣ値を二次元分布で示す図である。
【図２１】 Ｗ／ＨとＴ／Ｈに対する配線遅延変動△（ＲＣ）／（ＲＣ）値を三次元的に示す図である。
【図２２】 Ｗ／ＨとＴ／Ｈに対する配線遅延変動△（ＲＣ）／（ＲＣ）値を二次元的に示す図である。
【図２３】 Ｗ／ＨとＴ／Ｈに対する配線遅延ＲＣと配線遅延変動ΔＲＣ／ＲＣを示す図である。
【図２４】 Ｃｕ配線を用いた場合における、Ｗ／ＨとＴ／Ｈに対する配線遅延ＲＣと配線遅延変動ΔＲＣ／ＲＣを示す図である。
【図２５】 Ｃｕ配線及び幅方向の層間絶縁膜としてＳｉＮを用いた場合における、Ｗ／ＨとＴ／Ｈに対する配線遅延ＲＣと配線遅延変動ΔＲＣ／ＲＣを示す図である。
【図２６】 長い配線の配線構造例を示す断面図である。
【図２７】 Ｗ／ＨとＴ／Ｈに対する配線容量Ｃ値を三次元的に示す図である。
【図２８】 Ｗ／ＨとＴ／Ｈに対する配線容量Ｃ値を二次元分布で示す図である。
【図２９】 Ｗ／ＨとＴ／Ｈに対する配線容量変動△Ｃ／Ｃ値を三次元的に示す図である。
【図３０】 Ｗ／ＨとＴ／Ｈに対する配線容量変動△Ｃ／Ｃ値を二次元分布で示す図である。
【図３１】 Ｗ／ＨとＴ／Ｈに対する配線容量Ｃと配線容量変動△Ｃ／Ｃを示す図である。
【図３２】 Ｃｕ配線及び配線と下地間の絶縁膜としてＳｉＮを用いた場合における、配線容量Ｃと配線容量変動△Ｃ／Ｃを示す図である。
【図３３】 短い配線の配線構造例を示す断面図である。
【図３４】 多層配線の配線構造例を示す断面図である。
【図３５】 絶縁層の材料として用いられる誘電体材料を示した図表である。
【符号の説明】
１、４ 配線はクロック信号線
２ 電源線またはクロック信号線上の配線
１０、１１ 配線
２０ 絶縁層
３０、３１ 下地配線層
４０、５０ 高誘電絶縁膜
６０ 低誘電絶縁膜
Claims (4)
- 配線構造に含まれる配線のプロセスによる配線幅のばらつきを推定し、プロセスばらつき量δＰとする段階と、
配線容量変動ΔＣ／Ｃの許容範囲を設定しξＣとする段階と、
フリンジ容量ＣＦと平行平板容量ＣＰからフリンジ容量比Ｆ＝ＣＦ／ＣＰを評価して、以下の式
Ｆ ≧ δＰ／ξＣ − １
を満たすように、前記配線構造を決定する段階とを有することを特徴とするＬＳＩの配線構造の設計方法。 - 前記配線構造に含まれる個々の配線の配線長が１ｍｍ未満であることを特徴とする請求項１に記載のＬＳＩの配線構造の設計方法。
- 前記配線幅Ｗと前記配線直下の絶縁膜厚Ｈとの比Ｗ／Ｈが１≦Ｗ／Ｈ≦６で、配線長Ｌが１ｍｍ未満であることを特徴とする請求項１に記載のＬＳＩの配線構造の設計方法。
- ２層目以下の下層配線層における配線幅Ｗと該配線直下の絶縁膜厚Ｈとの比Ｗ／Ｈが１≦Ｗ／Ｈ≦６であることを特徴とする請求項１に記載のＬＳＩの配線構造の設計方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26951199A JP4363716B2 (ja) | 1999-06-25 | 1999-09-22 | Ｌｓｉの配線構造の設計方法 |
| US09/602,253 US6978434B1 (en) | 1999-06-25 | 2000-06-23 | Method of designing wiring structure of semiconductor device and wiring structure designed accordingly |
| US11/244,294 US7373627B2 (en) | 1999-06-25 | 2005-10-06 | Method of designing wiring structure of semiconductor device and wiring structure designed accordingly |
| US12/081,431 US7823114B2 (en) | 1999-06-25 | 2008-04-16 | Method of designing wiring structure of semiconductor device and wiring structure designed accordingly |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18057299 | 1999-06-25 | ||
| JP11-180572 | 1999-06-25 | ||
| JP26951199A JP4363716B2 (ja) | 1999-06-25 | 1999-09-22 | Ｌｓｉの配線構造の設計方法 |
Related Child Applications (6)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007167020A Division JP4908323B2 (ja) | 1999-06-25 | 2007-06-25 | Ｌｓｉの配線構造の設計方法 |
| JP2007167026A Division JP4908325B2 (ja) | 1999-06-25 | 2007-06-25 | Ｌｓｉの配線構造 |
| JP2007167025A Division JP2007281513A (ja) | 1999-06-25 | 2007-06-25 | Ｌｓｉの配線構造 |
| JP2007167022A Division JP4908324B2 (ja) | 1999-06-25 | 2007-06-25 | Ｌｓｉの配線構造の設計方法 |
| JP2007167023A Division JP2007288215A (ja) | 1999-06-25 | 2007-06-25 | Ｌｓｉの配線構造の設計方法 |
| JP2007167024A Division JP2007288216A (ja) | 1999-06-25 | 2007-06-25 | Ｌｓｉの配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001068554A JP2001068554A (ja) | 2001-03-16 |
| JP4363716B2 true JP4363716B2 (ja) | 2009-11-11 |
Family
ID=26500050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26951199A Expired - Fee Related JP4363716B2 (ja) | 1999-06-25 | 1999-09-22 | Ｌｓｉの配線構造の設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6978434B1 (ja) |
| JP (1) | JP4363716B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7137096B2 (en) * | 2004-03-10 | 2006-11-14 | Winbond Electronics Corporation | Interconnect structure of a chip and a configuration method thereof |
| US7219322B2 (en) * | 2004-04-27 | 2007-05-15 | Hewlett-Packard Development Company, L.P. | Multiple propagation speeds of signals in layered circuit apparatus |
| JP4867157B2 (ja) * | 2004-11-18 | 2012-02-01 | ソニー株式会社 | 高周波トランジスタの設計方法、および、マルチフィンガーゲートを有する高周波トランジスタ |
| JP4908064B2 (ja) * | 2005-08-19 | 2012-04-04 | 株式会社東芝 | 半導体集積回路装置 |
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| JP6244967B2 (ja) * | 2014-02-19 | 2017-12-13 | 株式会社ソシオネクスト | キャパシタアレイおよびａｄ変換器 |
| US11867250B2 (en) | 2021-06-18 | 2024-01-09 | D Morrison Consulting Inc. | Vibration dampening device, a system incorporating the device, and a method of using same |
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| JPH0642515B2 (ja) * | 1984-12-26 | 1994-06-01 | 株式会社東芝 | 回路基板 |
| JPS61160953A (ja) | 1985-01-09 | 1986-07-21 | Nec Corp | 半導体集積回路 |
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-
1999
- 1999-09-22 JP JP26951199A patent/JP4363716B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-23 US US09/602,253 patent/US6978434B1/en not_active Expired - Fee Related
-
2005
- 2005-10-06 US US11/244,294 patent/US7373627B2/en not_active Expired - Fee Related
-
2008
- 2008-04-16 US US12/081,431 patent/US7823114B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20080201682A1 (en) | 2008-08-21 |
| US20060059445A1 (en) | 2006-03-16 |
| US7373627B2 (en) | 2008-05-13 |
| JP2001068554A (ja) | 2001-03-16 |
| US6978434B1 (en) | 2005-12-20 |
| US7823114B2 (en) | 2010-10-26 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070402 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070424 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070625 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090519 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090623 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090728 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090818 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120828 Year of fee payment: 3 |
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| LAPS | Cancellation because of no payment of annual fees |