JPH098036A - 半導体装置用配線構造およびその製造方法 - Google Patents
半導体装置用配線構造およびその製造方法Info
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- JPH098036A JPH098036A JP14854595A JP14854595A JPH098036A JP H098036 A JPH098036 A JP H098036A JP 14854595 A JP14854595 A JP 14854595A JP 14854595 A JP14854595 A JP 14854595A JP H098036 A JPH098036 A JP H098036A
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Abstract
(57)【要約】
【目的】配線間の容量が小さく、かつ機械的強度，絶縁
耐性等の問題のない高性能の半導体装置用微細配線、そ
れを備えた半導体装置を提供する。 【構成】半導体基板表面に形成された絶縁層上もしくは
絶縁層に取り囲まれるように形成された同一レベルの配
線で、隣接して並走する部分に、隣接する配線間に、配
線側面に接して形成されている領域より比誘電率の低い
領域を有する配線において、配線側面に接して形成され
ている比誘電率の高い領域の配線側面における厚さを
ａ，配線底面からはかった厚さをｂ，配線上面からはか
った厚さをｃとするとき、ｂ＜ａ、およびｃ＜ａ、かつ
ａ＞０の関係を満たす。
耐性等の問題のない高性能の半導体装置用微細配線、そ
れを備えた半導体装置を提供する。 【構成】半導体基板表面に形成された絶縁層上もしくは
絶縁層に取り囲まれるように形成された同一レベルの配
線で、隣接して並走する部分に、隣接する配線間に、配
線側面に接して形成されている領域より比誘電率の低い
領域を有する配線において、配線側面に接して形成され
ている比誘電率の高い領域の配線側面における厚さを
ａ，配線底面からはかった厚さをｂ，配線上面からはか
った厚さをｃとするとき、ｂ＜ａ、およびｃ＜ａ、かつ
ａ＞０の関係を満たす。
Description
【０００１】
【産業上の利用分野】本発明は低抵抗で微細な配線と低
容量の絶縁膜を有する高性能な半導体装置に関する。
容量の絶縁膜を有する高性能な半導体装置に関する。
【０００２】
【従来の技術】半導体装置の高性能化のために配線の微
細化が推し進められている。それと同時に高速化，低パ
ワー化の要求に応えるため、配線抵抗を低くし、また絶
縁膜による配線間の容量を小さくすることが必要であ
る。配線抵抗を低くするためにアルミニウム（合金）が
既に長期にわたって用いられており、さらには銅（合
金）も検討されている。また、絶縁膜による配線間の容
量を小さくするための検討も行われている。
細化が推し進められている。それと同時に高速化，低パ
ワー化の要求に応えるため、配線抵抗を低くし、また絶
縁膜による配線間の容量を小さくすることが必要であ
る。配線抵抗を低くするためにアルミニウム（合金）が
既に長期にわたって用いられており、さらには銅（合
金）も検討されている。また、絶縁膜による配線間の容
量を小さくするための検討も行われている。
【０００３】例えば１９９３年プロシーディングス第１
０回ブイエルエスアイ・マルチレベル・インターコネク
ション・コンファレンス 第１５頁から２１頁(1993 Pr
oceedings Tenth International VLSI Multilevel Inte
rconnection Conference(VMIC) pp.15-21）の“Planar
Copper-Polyimide Back End Of TheLine Interconnecti
ons for ULSI Devices．”には配線間の絶縁膜として従
来から用いられている酸化シリコンにかわって、これよ
り比誘電率の低いポリイミド（Polyimide）を用いた構
造が提案されている。
０回ブイエルエスアイ・マルチレベル・インターコネク
ション・コンファレンス 第１５頁から２１頁(1993 Pr
oceedings Tenth International VLSI Multilevel Inte
rconnection Conference(VMIC) pp.15-21）の“Planar
Copper-Polyimide Back End Of TheLine Interconnecti
ons for ULSI Devices．”には配線間の絶縁膜として従
来から用いられている酸化シリコンにかわって、これよ
り比誘電率の低いポリイミド（Polyimide）を用いた構
造が提案されている。
【０００４】また１９９５年プロシーディングス第１回
ダイエレクトリクス フォア ブイエルエスアイ／ユウ
エルエスアイ・マルチレベル・インターコネクション・
コンファレンス 第１９７頁から２０３頁(1995 Procee
dings First InternationalDielectrics For VLSI/ULSI
Multilevel Interconnection Conference(DUMIC)pp.19
7-203)の“Simulation of Capacitance of Low Dielect
ric Interlayer.”には配線間に低誘電率の絶縁膜を埋
め込んだ際の容量変化の計算値が報告されており、容量
面から望ましい構造が提案されている。
ダイエレクトリクス フォア ブイエルエスアイ／ユウ
エルエスアイ・マルチレベル・インターコネクション・
コンファレンス 第１９７頁から２０３頁(1995 Procee
dings First InternationalDielectrics For VLSI/ULSI
Multilevel Interconnection Conference(DUMIC)pp.19
7-203)の“Simulation of Capacitance of Low Dielect
ric Interlayer.”には配線間に低誘電率の絶縁膜を埋
め込んだ際の容量変化の計算値が報告されており、容量
面から望ましい構造が提案されている。
【０００５】
【発明が解決しようとする課題】しかし、従来技術によ
っては、必ずしも微細化に十分対応できない。比誘電率
の低いポリイミドは機械的強度が低く、絶縁耐圧等、信
頼度面で劣っているためサブミクロンの厚さで用いるの
は困難である。ポリイミドのみならず、一般に比誘電率
が低い材料は機械的強度が低く、絶縁耐性が劣っている
ため微細化には不適当である。
っては、必ずしも微細化に十分対応できない。比誘電率
の低いポリイミドは機械的強度が低く、絶縁耐圧等、信
頼度面で劣っているためサブミクロンの厚さで用いるの
は困難である。ポリイミドのみならず、一般に比誘電率
が低い材料は機械的強度が低く、絶縁耐性が劣っている
ため微細化には不適当である。
【０００６】本発明の目的は配線間の容量が小さく、か
つ機械的強度，絶縁耐性等の問題のない高性能の半導体
装置用微細配線を提供することにある。
つ機械的強度，絶縁耐性等の問題のない高性能の半導体
装置用微細配線を提供することにある。
【０００７】
【課題を解決するための手段】上記目的は、機械的強度
と絶縁耐圧等に優れた絶縁膜（一般に高誘電率）と低誘
電率の絶縁膜とを適切な構造で組み合わせることにより
達成される。
と絶縁耐圧等に優れた絶縁膜（一般に高誘電率）と低誘
電率の絶縁膜とを適切な構造で組み合わせることにより
達成される。
【０００８】すなわち、本発明は、半導体基板表面に形
成された絶縁層上もしくは絶縁層に取り囲まれるように
形成された同一レベルの配線で、隣接して並走する部分
に、隣接する配線間に、配線側面に接して形成されてい
る領域より比誘電率の低い領域を有する配線において、
配線側面に接して形成されている比誘電率の高い領域の
配線側面における厚さをａ，配線底面からはかった厚さ
をｂ，配線上面からはかった厚さをｃとするとき、ｂ＜
ａ、およびｃ＜ａ、かつａ＞０の関係を満たす。
成された絶縁層上もしくは絶縁層に取り囲まれるように
形成された同一レベルの配線で、隣接して並走する部分
に、隣接する配線間に、配線側面に接して形成されてい
る領域より比誘電率の低い領域を有する配線において、
配線側面に接して形成されている比誘電率の高い領域の
配線側面における厚さをａ，配線底面からはかった厚さ
をｂ，配線上面からはかった厚さをｃとするとき、ｂ＜
ａ、およびｃ＜ａ、かつａ＞０の関係を満たす。
【０００９】
【作用】機械的強度の高い領域が連続した骨組みを形成
しており、機械的強度の低い低誘電率の領域が機械的強
度の高い領域に取り囲まれていれば、全体として比較的
高い強度を持った構造を作ることができる。配線の全周
を機械的強度と絶縁耐圧に優れた絶縁膜で覆う。隣接配
線間の容量を減らすため、この膜の厚さはできるかぎり
薄くする。あいた隙間を低誘電率の絶縁膜で埋め込む。
その際、容量が小さくなるように隙間の形と位置を考慮
する。即ち、二つの配線をコンデンサの電極とみなし
て、向かいあう電極間に挾まれたできるだけ広い領域を
占めるように配置すれば良い。
しており、機械的強度の低い低誘電率の領域が機械的強
度の高い領域に取り囲まれていれば、全体として比較的
高い強度を持った構造を作ることができる。配線の全周
を機械的強度と絶縁耐圧に優れた絶縁膜で覆う。隣接配
線間の容量を減らすため、この膜の厚さはできるかぎり
薄くする。あいた隙間を低誘電率の絶縁膜で埋め込む。
その際、容量が小さくなるように隙間の形と位置を考慮
する。即ち、二つの配線をコンデンサの電極とみなし
て、向かいあう電極間に挾まれたできるだけ広い領域を
占めるように配置すれば良い。
【００１０】
＜実施例１＞図１は本発明の実施例の一つを示す半導体
装置の断面を示している。本発明で特徴としている多層
配線について特に詳細に示してある。この多層配線はシ
リコン基板１１上に４層に形成され互いに接続されてい
る。最下層の第１層配線３１はタングステンで形成され
ている。第２層から第４層までの配線３２，３３，３４
はＡｌを主成分とする合金で形成した。信頼度を保つた
め高融点材料(TiN)と積層してある。配線間を埋めてい
るのは酸化シリコンを主成分とする絶縁膜であり、大部
分はＣＶＤ（Chemical Vapor Deposition）法で形成し
た。
装置の断面を示している。本発明で特徴としている多層
配線について特に詳細に示してある。この多層配線はシ
リコン基板１１上に４層に形成され互いに接続されてい
る。最下層の第１層配線３１はタングステンで形成され
ている。第２層から第４層までの配線３２，３３，３４
はＡｌを主成分とする合金で形成した。信頼度を保つた
め高融点材料(TiN)と積層してある。配線間を埋めてい
るのは酸化シリコンを主成分とする絶縁膜であり、大部
分はＣＶＤ（Chemical Vapor Deposition）法で形成し
た。
【００１１】本発明の特徴である、低誘電率領域４１
は、第２層配線３２の線間に形成されている。この領域
４１は有機ＳＯＧ（Spin On Glass，HSG2200，日立化
成）で満たされている。この領域を最適な位置にできる
だけ大きな体積をもって形成すれば、素子に必要な機械
的強度を保ちつつ、配線間の容量を減らし、低電力で高
速の半導体素子を作ることができる。
は、第２層配線３２の線間に形成されている。この領域
４１は有機ＳＯＧ（Spin On Glass，HSG2200，日立化
成）で満たされている。この領域を最適な位置にできる
だけ大きな体積をもって形成すれば、素子に必要な機械
的強度を保ちつつ、配線間の容量を減らし、低電力で高
速の半導体素子を作ることができる。
【００１２】その作り方を、図２，図３に示した。順を
追って説明する。
追って説明する。
【００１３】図２（ａ）は第２層配線３２のパターニン
グが終了した状態を示している。積層構造のアルミニウ
ム配線３２をドライエッチング法によってパターニング
した。その際、通常より過度にオーバエッチングを施
し、絶縁膜層２２への掘り込み５１を形成する。その程
度は次に形成するＣＶＤ膜の被覆性を考慮して決める。
いまの場合、最小の配線間距離の１／２程度である、３
００ｎｍとした。
グが終了した状態を示している。積層構造のアルミニウ
ム配線３２をドライエッチング法によってパターニング
した。その際、通常より過度にオーバエッチングを施
し、絶縁膜層２２への掘り込み５１を形成する。その程
度は次に形成するＣＶＤ膜の被覆性を考慮して決める。
いまの場合、最小の配線間距離の１／２程度である、３
００ｎｍとした。
【００１４】次に図２（ｂ）に示すようにＣＶＤ ＰＴ
ＥＯＳ絶縁膜２３１を２００ｎｍ形成し、しっかりと配
線層を覆った。次に、有機ＳＯＧ膜を塗布し、配線間に
のみ残存する状態までエッチバックした。引き続いてＣ
ＶＤ ＰＴＥＯＳ絶縁膜を形成した状態が図３である。
４１が配線間に残存する有機ＳＯＧの領域、２３２が引
き続いて形成したＣＶＤ ＰＴＥＯＳである。ＰＴＥＯ
Ｓの領域が連続した骨組みを形成しており、機械的に強
い構造になっている。
ＥＯＳ絶縁膜２３１を２００ｎｍ形成し、しっかりと配
線層を覆った。次に、有機ＳＯＧ膜を塗布し、配線間に
のみ残存する状態までエッチバックした。引き続いてＣ
ＶＤ ＰＴＥＯＳ絶縁膜を形成した状態が図３である。
４１が配線間に残存する有機ＳＯＧの領域、２３２が引
き続いて形成したＣＶＤ ＰＴＥＯＳである。ＰＴＥＯ
Ｓの領域が連続した骨組みを形成しており、機械的に強
い構造になっている。
【００１５】図４は低誘電率材料の領域４１の位置を示
している。図４（ａ）でｗは配線間隔、ｈは配線高さ、
ａは配線側面における高誘電率（誘電率ε1 ）膜の厚
さ、ｂは配線底面から上方へはかった低誘電率領域（誘
電率ε0 ）までの距離、ｃは配線上面から下方へはかっ
た低誘電率領域までの距離である。ここで、ε1＞ε0で
ある。
している。図４（ａ）でｗは配線間隔、ｈは配線高さ、
ａは配線側面における高誘電率（誘電率ε1 ）膜の厚
さ、ｂは配線底面から上方へはかった低誘電率領域（誘
電率ε0 ）までの距離、ｃは配線上面から下方へはかっ
た低誘電率領域までの距離である。ここで、ε1＞ε0で
ある。
【００１６】図４（ｂ）は、実効的な誘電率を計算した
結果の代表例である。ｗ＝１，ｈ＝１，ε1＝４.５，ε
0＝１.０，ｃ＝−∞とし、ａおよびｂを変数として実効
的な誘電率を示してある。実際の配線構造として製造可
能なのは斜線を施した、領域(Ｉ)，(II)，(III）の３領
域である。機械的強度と容量の両者から考慮すると望ま
しい順に領域（III）＞領域（II）＞領域(Ｉ）となる。
先にあげた従来技術の２番目の例は、この図ではａ＝０
の線上のみについて言及しており、機械的強度，耐圧の
面で実用的な構造とはいえない。
結果の代表例である。ｗ＝１，ｈ＝１，ε1＝４.５，ε
0＝１.０，ｃ＝−∞とし、ａおよびｂを変数として実効
的な誘電率を示してある。実際の配線構造として製造可
能なのは斜線を施した、領域(Ｉ)，(II)，(III）の３領
域である。機械的強度と容量の両者から考慮すると望ま
しい順に領域（III）＞領域（II）＞領域(Ｉ）となる。
先にあげた従来技術の２番目の例は、この図ではａ＝０
の線上のみについて言及しており、機械的強度，耐圧の
面で実用的な構造とはいえない。
【００１７】図４（ｂ）に示すように、領域(II）さら
には(III）(ただし、ａ＞０の領域）に相当する構造が
より優れたものである。機械的強度，耐圧の制限、およ
び加工技術等の制約を考慮してａおよびｂの値を決定
し、最終的に図２のオーバエッチ領域５１の掘り込み量
を決めればよい。
には(III）(ただし、ａ＞０の領域）に相当する構造が
より優れたものである。機械的強度，耐圧の制限、およ
び加工技術等の制約を考慮してａおよびｂの値を決定
し、最終的に図２のオーバエッチ領域５１の掘り込み量
を決めればよい。
【００１８】図５は領域(III）の構造を作った例であ
る。この例では低誘電率領域を有機ＳＯＧで埋めたが、
その他エアロゲル等の低誘電率材料でも同様な構造をつ
くることができる。
る。この例では低誘電率領域を有機ＳＯＧで埋めたが、
その他エアロゲル等の低誘電率材料でも同様な構造をつ
くることができる。
【００１９】＜実施例２＞図６，図７は低誘電率の領域
が真空もしくは低圧の気体で満たされている配線構造の
作り方を示した。図６（ａ）までは実施例１の図４
（ａ）までと、ほぼ同じである。ただ、配線３２上にＣ
ＶＤ絶縁膜２３３があり、配線とほぼ同じ形状に加工さ
れている。多少オーバハング状態の方が次の段階で、空
隙を形成しやすい場合が多い。この状態でＰＴＥＯＳ膜
２３４を形成すると、空隙４１１を形成することができ
る。空隙が形成されるまでに、配線３２の側面には十分
な厚さの膜を形成するように成膜条件を調整する必要が
ある。その後、成膜を続けて図７のように絶縁膜層２３
５を形成する。平坦化のために途中でＣＭＰ（Chemical
Mechanical Polishing）等の工程を追加しても良い。
が真空もしくは低圧の気体で満たされている配線構造の
作り方を示した。図６（ａ）までは実施例１の図４
（ａ）までと、ほぼ同じである。ただ、配線３２上にＣ
ＶＤ絶縁膜２３３があり、配線とほぼ同じ形状に加工さ
れている。多少オーバハング状態の方が次の段階で、空
隙を形成しやすい場合が多い。この状態でＰＴＥＯＳ膜
２３４を形成すると、空隙４１１を形成することができ
る。空隙が形成されるまでに、配線３２の側面には十分
な厚さの膜を形成するように成膜条件を調整する必要が
ある。その後、成膜を続けて図７のように絶縁膜層２３
５を形成する。平坦化のために途中でＣＭＰ（Chemical
Mechanical Polishing）等の工程を追加しても良い。
【００２０】また、ＣＶＤ絶縁膜としてＰＴＥＯＳ膜を
使用した例について述べたが、他の成膜方法でも可能で
ある。段差被覆性がある程度劣っており、深い溝につい
ては埋め込めずに空隙が形成されやすい方法が本発明に
は適している。例えばスパッタ法によって酸化シリコン
膜を形成する方法でも本発明の構造を作ることができ
る。
使用した例について述べたが、他の成膜方法でも可能で
ある。段差被覆性がある程度劣っており、深い溝につい
ては埋め込めずに空隙が形成されやすい方法が本発明に
は適している。例えばスパッタ法によって酸化シリコン
膜を形成する方法でも本発明の構造を作ることができ
る。
【００２１】＜実施例３＞実施例２と同等の構造を銅配
線を用いて形成した。図８，図９を用いて説明する。図
８(ａ)までは実施例２と同様の工程で製造した。ＰＴＥ
ＯＳ絶縁膜２３３をドライエッチングの加工マスクとし
て用い、掘り込み（オーバエッチ）領域５１を形成し
た。最小の配線間隔は５００ｎｍ、掘り込み量は３５０
ｎｍとした。
線を用いて形成した。図８，図９を用いて説明する。図
８(ａ)までは実施例２と同様の工程で製造した。ＰＴＥ
ＯＳ絶縁膜２３３をドライエッチングの加工マスクとし
て用い、掘り込み（オーバエッチ）領域５１を形成し
た。最小の配線間隔は５００ｎｍ、掘り込み量は３５０
ｎｍとした。
【００２２】次に図８（ｂ）に示すように絶縁膜層２３
６を形成する。銅配線はアルミニウム配線に比べて、耐
圧劣化等が起きやすいので、抑制効果の高い絶縁膜とし
て、ＰＳＧ（Phospho Silicate Glass）またはＰＳｉＮ
（プラズマＣＶＤ法で形成した窒化シリコン膜）を用い
た。平坦部の膜厚を２５０ｎｍにし、最小の配線間隔５
００ｎｍの部分では空隙４１１を形成した。この部分で
配線側面には５０〜１００ｎｍのＰＳＧまたはＰＳｉＮ
が形成されており、十分な機械的強度，耐圧を確認でき
た。次にＳＯＧを塗布しＣＭＰ法による研磨を施して平
坦化した。配線間隔が狭い部分では配線間に空隙４１１
が、間隔が広い領域ではＳＯＧ４１２が埋め込まれた領
域が形成されている。さらに図９のようにＰＴＥＯＳ層
２３５を形成し、次の配線層の形成を行った。
６を形成する。銅配線はアルミニウム配線に比べて、耐
圧劣化等が起きやすいので、抑制効果の高い絶縁膜とし
て、ＰＳＧ（Phospho Silicate Glass）またはＰＳｉＮ
（プラズマＣＶＤ法で形成した窒化シリコン膜）を用い
た。平坦部の膜厚を２５０ｎｍにし、最小の配線間隔５
００ｎｍの部分では空隙４１１を形成した。この部分で
配線側面には５０〜１００ｎｍのＰＳＧまたはＰＳｉＮ
が形成されており、十分な機械的強度，耐圧を確認でき
た。次にＳＯＧを塗布しＣＭＰ法による研磨を施して平
坦化した。配線間隔が狭い部分では配線間に空隙４１１
が、間隔が広い領域ではＳＯＧ４１２が埋め込まれた領
域が形成されている。さらに図９のようにＰＴＥＯＳ層
２３５を形成し、次の配線層の形成を行った。
【００２３】ＰＳＧまたはＰＳｉＮ層を設けずに有機Ｓ
ＯＧ(HSG2200，日立化成）で配線間を直接埋め込んだ構
造も製造した。低容量性，耐圧とも現状では問題なかっ
た。さらに耐圧試験を詳細に行ったところ、本発明の構
造では、従来構造に比べて数倍高い、６ＭＶ／cmの信頼
度があり、より進んだ微細化に対応できることが分かっ
た。
ＯＧ(HSG2200，日立化成）で配線間を直接埋め込んだ構
造も製造した。低容量性，耐圧とも現状では問題なかっ
た。さらに耐圧試験を詳細に行ったところ、本発明の構
造では、従来構造に比べて数倍高い、６ＭＶ／cmの信頼
度があり、より進んだ微細化に対応できることが分かっ
た。
【００２４】本実施例では４層配線のうち１層だけを本
発明の配線構造にした。もちろん２層以上を本発明の構
造にすることによりさらに高性能化できる。また、アル
ミニウムや銅だけでなく、図１の第１層配線３１のよう
に高融点の導電材料を配線として用いた場合にも同様の
構造を同じ製造工程で作ることができ、高性能配線が形
成できる。
発明の配線構造にした。もちろん２層以上を本発明の構
造にすることによりさらに高性能化できる。また、アル
ミニウムや銅だけでなく、図１の第１層配線３１のよう
に高融点の導電材料を配線として用いた場合にも同様の
構造を同じ製造工程で作ることができ、高性能配線が形
成できる。
【００２５】本実施例では配線間の低容量領域として、
有機ＳＯＧを用いたものについて説明したが、低誘電率
のポリイミド樹脂や、例えばサイトップ（フッ素樹脂，
旭ガラス）等のフッ素樹脂を用いた場合にも同様の構造
を同じ製造工程で作ることができ、高性能配線が形成で
きる。
有機ＳＯＧを用いたものについて説明したが、低誘電率
のポリイミド樹脂や、例えばサイトップ（フッ素樹脂，
旭ガラス）等のフッ素樹脂を用いた場合にも同様の構造
を同じ製造工程で作ることができ、高性能配線が形成で
きる。
【００２６】
【発明の効果】本発明によれば、配線間の容量が小さ
く、かつ機械的強度，絶縁耐性等の問題のない高性能の
半導体装置用微細配線とそれを用いた半導体装置および
それらの製造方法が提供できる。
く、かつ機械的強度，絶縁耐性等の問題のない高性能の
半導体装置用微細配線とそれを用いた半導体装置および
それらの製造方法が提供できる。
【図１】実施例１における本発明の半導体装置用多層配
線の断面図。
線の断面図。
【図２】実施例１における本発明の半導体装置用多層配
線の断面図。
線の断面図。
【図３】実施例１における本発明の半導体装置用多層配
線の断面図。
線の断面図。
【図４】実施例１における本発明の半導体装置用配線の
構造と配線容量を示す説明図。
構造と配線容量を示す説明図。
【図５】実施例１における本発明の半導体装置用配線の
断面図。
断面図。
【図６】実施例２における本発明の半導体装置用多層配
線の断面図。
線の断面図。
【図７】実施例２における本発明の半導体装置用多層配
線の断面図。
線の断面図。
【図８】実施例３における本発明の半導体装置用多層配
線の断面図。
線の断面図。
【図９】実施例３における本発明の半導体装置用多層配
線の断面図。
線の断面図。
２２，２３…絶縁層、３２…配線層、４１…低誘電率領
域。
域。
フロントページの続き (72)発明者 古沢 健志 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (13)
- 【請求項１】半導体基板表面に形成された絶縁層上もし
くは絶縁層に取り囲まれるように形成された同一レベル
の配線の隣接して並走する部分で、隣接する配線間の配
線側面に接して形成されている絶縁領域より比誘電率の
低い領域を有する配線構造において、配線側面に接して
形成されている比誘電率の高い領域の配線側面における
厚さをａ（両側ほぼ同じとする。違う場合は平均値），
配線底面からはかった厚さをｂ，配線上面からはかった
厚さをｃとするとき、 ｂ＜ａ、およびｃ＜ａ、かつａ＞０ の関係を満たすことを特徴とする半導体装置用配線。 - 【請求項２】請求項１に記載の半導体装置用配線で、 ｂ＜０、およびｃ＜０、かつａ＞０ の関係を満たす半導体装置用配線。
- 【請求項３】請求項１または２において、比誘電率の低
い領域が主に、有機ＳＯＧ，ポリイミド樹脂、もしくは
フッ素樹脂で占められている半導体装置用配線。 - 【請求項４】請求項１または２において、比誘電率の低
い領域が主に、エアロゲルで占められている半導体装置
用配線。 - 【請求項５】請求項または２において、比誘電率の低い
領域が主に、真空、もしくは気体で占められている半導
体装置用配線。 - 【請求項６】請求項１，２，３，４または５において、
隣接する配線がアルミニウムもしくはアルミニウム合
金、またはこれらと異種導電材料との積層構造である半
導体装置用配線。 - 【請求項７】請求項１，２，３，４または５において、
隣接する配線が銅もしくは銅合金、またはこれらと異種
導電材料との積層構造である半導体装置用配線。 - 【請求項８】請求項１，２，３，４または５において、
隣接する配線がチタン，タングステン，モリブデン等の
高融点金属もしくはそれらを主成分とする合金もしくは
化合物である半導体装置用配線。 - 【請求項９】請求項１，２，３，４，５，６，７または
８において、比誘電率の高い領域が主に、酸化シリコン
を主成分とする物質で占められている半導体装置用配
線。 - 【請求項１０】請求項１，２，３，４，５，６，７また
は８において、比誘電率の高い領域が主に、窒化シリコ
ンを主成分とする物質で占められている半導体装置用配
線。 - 【請求項１１】請求項１，２，３，４，５，６，７また
は８において、比誘電率の高い領域が主に、燐を含む絶
縁体で占められている半導体装置用配線。 - 【請求項１２】請求項１，２，３，４，５，６，７，
８，９，１０または１１に記載の半導体装置用配線を少
なくとも一部に備えている半導体装置。 - 【請求項１３】半導体基板表面に形成された絶縁層上も
しくは絶縁層に取り囲まれるように形成された同一レベ
ルの配線の隣接して並走する部分で、（ａ）配線上面に
配線とほぼ同一の形状にパターニングされた絶縁膜を形
成する工程、（ｂ）隣接する配線間の絶縁膜を掘り下げ
る工程、（ｃ）配線側面に有限の厚さの絶縁膜を形成し
た後、配線上端部でオーバハング等を起こさせることに
より隣接配線間に空隙を形成する工程、（ｄ）配線側面
に有限の厚さの絶縁膜を形成した後、残る空隙に、より
低誘電率の絶縁材料を形成する工程のうちで(ａ)(ｂ)
(ｃ)，(ａ)(ｂ)(ｄ)，（ｂ)(ｃ）、もしくは（ｂ)(ｄ）
の４組のどれかを備えることを特徴とする半導体装置用
配線の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14854595A JPH098036A (ja) | 1995-06-15 | 1995-06-15 | 半導体装置用配線構造およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14854595A JPH098036A (ja) | 1995-06-15 | 1995-06-15 | 半導体装置用配線構造およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098036A true JPH098036A (ja) | 1997-01-10 |
Family
ID=15455167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14854595A Pending JPH098036A (ja) | 1995-06-15 | 1995-06-15 | 半導体装置用配線構造およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098036A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6978434B1 (en) * | 1999-06-25 | 2005-12-20 | Kabushiki Kaisha Toshiba | Method of designing wiring structure of semiconductor device and wiring structure designed accordingly |
| JP2022520702A (ja) * | 2019-04-12 | 2022-04-01 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 積層された導体ライン及び空隙を有する半導体チップ |
-
1995
- 1995-06-15 JP JP14854595A patent/JPH098036A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6978434B1 (en) * | 1999-06-25 | 2005-12-20 | Kabushiki Kaisha Toshiba | Method of designing wiring structure of semiconductor device and wiring structure designed accordingly |
| US7373627B2 (en) | 1999-06-25 | 2008-05-13 | Kabushiki Kaisha Toshiba | Method of designing wiring structure of semiconductor device and wiring structure designed accordingly |
| US7823114B2 (en) | 1999-06-25 | 2010-10-26 | Kabushiki Kaisha Toshiba | Method of designing wiring structure of semiconductor device and wiring structure designed accordingly |
| JP2022520702A (ja) * | 2019-04-12 | 2022-04-01 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 積層された導体ライン及び空隙を有する半導体チップ |
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