JP2692099B2 - マスタースライス方式の集積回路 - Google Patents
マスタースライス方式の集積回路Info
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- Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスタースライス方式の集積回路に関する。
マスタースライス方式の集積回路にはゲートアレイと
呼ばれ予め作り込まれているマスター基板上に集積固有
のメタライズ層マスクを用いて種々の回路を構成し、特
定の回路機能を有する集積回路を作るものがある。ゲー
トアレイは所望の論理回路を配線工程により構成し、前
記ゲートアレイのレイアウトに対する配線パターンを計
算機処理により設計するため、フルカスタム方式の集積
回路を製作するのに比べ短期間で製作できるので、近年
需要が増大している。
呼ばれ予め作り込まれているマスター基板上に集積固有
のメタライズ層マスクを用いて種々の回路を構成し、特
定の回路機能を有する集積回路を作るものがある。ゲー
トアレイは所望の論理回路を配線工程により構成し、前
記ゲートアレイのレイアウトに対する配線パターンを計
算機処理により設計するため、フルカスタム方式の集積
回路を製作するのに比べ短期間で製作できるので、近年
需要が増大している。
第２図（ａ），（ｂ）は従来のマスタースライス方式
の集積回路の一例を示す半導体チップの平面及びＹ−
Ｙ′線断面図である。
の集積回路の一例を示す半導体チップの平面及びＹ−
Ｙ′線断面図である。
第２図（ａ），（ｂ）に示すように、シリコン基板１
の上に、単純な論理ゲートを構成する複数のトランジス
タ，抵抗，コンデンサ等により成る基本セル６を基本単
位としてその基本セル６を行列状に配置し、互いに隣接
する基本セル６の間に、各基本セル６に設けた論理ゲー
トと他の基本セルの論理ゲート間を接続するための配線
チャネル領域８を設けた構成とし、全ての基本セル６と
配線領域８を含む領域の外周に入出力バッファを配置し
て集積回路内の信号レベルと外部入出力信号レベルとの
インターフェースとしているのが一般的である。
の上に、単純な論理ゲートを構成する複数のトランジス
タ，抵抗，コンデンサ等により成る基本セル６を基本単
位としてその基本セル６を行列状に配置し、互いに隣接
する基本セル６の間に、各基本セル６に設けた論理ゲー
トと他の基本セルの論理ゲート間を接続するための配線
チャネル領域８を設けた構成とし、全ての基本セル６と
配線領域８を含む領域の外周に入出力バッファを配置し
て集積回路内の信号レベルと外部入出力信号レベルとの
インターフェースとしているのが一般的である。
過去の集積回路の製造技術では、形成される半導体素
子、とりわけトランジスタの性能は比較的低く、論理ゲ
ートの論理動作時間（以下ゲート遅延と記す）が大きか
った。また、集積度も比較的小規模であったために搭載
セル数が少なく、論理ゲート間を接続する配線の長さも
比較的短かかった。従って、信号の遅延時間の大部分は
論理ゲートのゲート遅延であり、配線の容量による配線
遅延の影響は比較的小さかった。
子、とりわけトランジスタの性能は比較的低く、論理ゲ
ートの論理動作時間（以下ゲート遅延と記す）が大きか
った。また、集積度も比較的小規模であったために搭載
セル数が少なく、論理ゲート間を接続する配線の長さも
比較的短かかった。従って、信号の遅延時間の大部分は
論理ゲートのゲート遅延であり、配線の容量による配線
遅延の影響は比較的小さかった。
しかしながら、最近の集積回路の製造技術の進歩は著
るしく、形成される半導体素子、とりわけトランジスタ
の性能が大幅に向上しており、論理ゲートのゲート遅延
は以前に比べて数分の一の速さになっている。一方、集
積度の著るしい向上により、以前、搭載ゲート数が数百
〜数千ゲートであったゲートアレイは、最近では数万ゲ
ート搭載のゲートアレイも実用化されるに至っている。
このため、論理ゲート間を接続する配線の平均的な配線
長は搭載ゲート数の大規模化に伴ない著るしく増加して
いる。もちろん、配線幅は微細加工等プロセス技術の進
歩により、単位長当りの配線の容量は減少しているが、
単位長当りの配線容量の低減効果よりも、配線の平均的
な配線長の増加する割合の方が大きいため、結果的に、
論理ゲート間を接続する平均的な配線の容量は増加し、
配線の容量による配線遅延の影響は増大している。例え
ば、ECL論理回路構成のインバーターゲートの場合、従
来の製造技術においてはゲート遅延300ps,配線遅延50ps
/mmであったが、最新の製造技術を用いることによりゲ
ート遅延100ps,配線遅延30ps/mmが得られている。なお
このときのインバーターゲートの消費電力はほぼ等しい
ものとする。配線長3mmの標準的な負荷条件では、以前
の製造技術を用いたインバーターゲートの遅延時間は、
450ps、最新の技術を用いたインバーターゲートの遅延
時間は190psとなり、遅延時間に占める配線遅延の割合
は以前の製造技術のものが33％であるのに対し、最新の
製造技術のものは47％にも達し、配線の容量の低減が集
積回路の高速化への一つの課題となってきている。
るしく、形成される半導体素子、とりわけトランジスタ
の性能が大幅に向上しており、論理ゲートのゲート遅延
は以前に比べて数分の一の速さになっている。一方、集
積度の著るしい向上により、以前、搭載ゲート数が数百
〜数千ゲートであったゲートアレイは、最近では数万ゲ
ート搭載のゲートアレイも実用化されるに至っている。
このため、論理ゲート間を接続する配線の平均的な配線
長は搭載ゲート数の大規模化に伴ない著るしく増加して
いる。もちろん、配線幅は微細加工等プロセス技術の進
歩により、単位長当りの配線の容量は減少しているが、
単位長当りの配線容量の低減効果よりも、配線の平均的
な配線長の増加する割合の方が大きいため、結果的に、
論理ゲート間を接続する平均的な配線の容量は増加し、
配線の容量による配線遅延の影響は増大している。例え
ば、ECL論理回路構成のインバーターゲートの場合、従
来の製造技術においてはゲート遅延300ps,配線遅延50ps
/mmであったが、最新の製造技術を用いることによりゲ
ート遅延100ps,配線遅延30ps/mmが得られている。なお
このときのインバーターゲートの消費電力はほぼ等しい
ものとする。配線長3mmの標準的な負荷条件では、以前
の製造技術を用いたインバーターゲートの遅延時間は、
450ps、最新の技術を用いたインバーターゲートの遅延
時間は190psとなり、遅延時間に占める配線遅延の割合
は以前の製造技術のものが33％であるのに対し、最新の
製造技術のものは47％にも達し、配線の容量の低減が集
積回路の高速化への一つの課題となってきている。
次に、製造方法を簡単に説明する。低不純物濃度のＰ
型シリコン基板１にコレクタ埋込み層となる高不純物濃
度のN+型コレクタ埋込層2,素子分離用のP+型層３のそれ
ぞれを選択的に形成した後、シリコン基板１の全面にN-
型のエピタキシャル層４を成長させる。次に、エピタキ
シャル層４を選択的に酸化して素子分離用酸化膜５を形
成する。次に、全面に層間絶縁膜９を形成し、イオン注
入法等を用いてN+型のコレクタコンタクト領域12,P+型
のベース領域10,N+型のエミッタ領域11のそれぞれを選
択的に形成して、半導体素子を形成する。次に、層間絶
縁膜９に設けた開口部を含む表面にアルミニウム層等を
堆積し、選択的にエッチングして前記開口部でコンタク
トする電極13,基本セル６内の論理ゲート間を接続する
配線14,基本セル６の相互間を接続する配線15をそれぞ
れ形成する。
型シリコン基板１にコレクタ埋込み層となる高不純物濃
度のN+型コレクタ埋込層2,素子分離用のP+型層３のそれ
ぞれを選択的に形成した後、シリコン基板１の全面にN-
型のエピタキシャル層４を成長させる。次に、エピタキ
シャル層４を選択的に酸化して素子分離用酸化膜５を形
成する。次に、全面に層間絶縁膜９を形成し、イオン注
入法等を用いてN+型のコレクタコンタクト領域12,P+型
のベース領域10,N+型のエミッタ領域11のそれぞれを選
択的に形成して、半導体素子を形成する。次に、層間絶
縁膜９に設けた開口部を含む表面にアルミニウム層等を
堆積し、選択的にエッチングして前記開口部でコンタク
トする電極13,基本セル６内の論理ゲート間を接続する
配線14,基本セル６の相互間を接続する配線15をそれぞ
れ形成する。
ここで、配線の容量を低減するための主な方法として
は、配線14,15の配線幅を小さくする、配線14,15とシリ
コン基板１との間隔を拡げる、の二つが挙げられる。
は、配線14,15の配線幅を小さくする、配線14,15とシリ
コン基板１との間隔を拡げる、の二つが挙げられる。
第１の信号配線の配線幅を小さくする方法は、配線幅
が３μｍ未満になるとフリンジ効果により、配線幅を小
さくしても、あまり配線の容量が減少しないこと。ま
た、配線幅を小さくするとエレクトロマイグレーション
の発生が急に増大することから、配線の容量を大幅に低
減することは難しい。
が３μｍ未満になるとフリンジ効果により、配線幅を小
さくしても、あまり配線の容量が減少しないこと。ま
た、配線幅を小さくするとエレクトロマイグレーション
の発生が急に増大することから、配線の容量を大幅に低
減することは難しい。
第２の配線14,15と基板１との間隔を拡げる方法は、
素子分離用の酸化膜５または層間絶縁膜９の膜厚を厚く
することによって可能であるが、従来の製造方法におい
てはまず酸化膜５の膜厚を厚くするために、酸化時間を
さらに長くする必要があるが、酸化時間を長くすると酸
化膜が横方向にも成長するため、素子領域が狭くなると
いう問題点がある。これは素子の特性ばらつきに大きく
影響し、歩留まりの低下を引き起こす要因となる。ま
た、酸化膜５の膜厚がある程度厚くなると、酸素の供給
が少ないため酸化時間を伸ばしても酸化膜５はあまり成
長しないという問題点がある。素子分離用の酸化膜５の
膜厚を厚くするもう一つの方法は、エピタキシャル層４
を厚く成長させた後に酸化する方法である。しかしなが
ら、近年、トランジスタは、特性を向上するため、エミ
ッタ・ベース，コレクタ・ベースの接合を浅くしてお
り、それに伴ない単結晶エピタキシャル層も薄くなって
おり、単結晶エピタキシャル層を厚くすることはトラン
ジスタの特性が劣化しゲートの動作速度が遅くなるとい
う問題がある。
素子分離用の酸化膜５または層間絶縁膜９の膜厚を厚く
することによって可能であるが、従来の製造方法におい
てはまず酸化膜５の膜厚を厚くするために、酸化時間を
さらに長くする必要があるが、酸化時間を長くすると酸
化膜が横方向にも成長するため、素子領域が狭くなると
いう問題点がある。これは素子の特性ばらつきに大きく
影響し、歩留まりの低下を引き起こす要因となる。ま
た、酸化膜５の膜厚がある程度厚くなると、酸素の供給
が少ないため酸化時間を伸ばしても酸化膜５はあまり成
長しないという問題点がある。素子分離用の酸化膜５の
膜厚を厚くするもう一つの方法は、エピタキシャル層４
を厚く成長させた後に酸化する方法である。しかしなが
ら、近年、トランジスタは、特性を向上するため、エミ
ッタ・ベース，コレクタ・ベースの接合を浅くしてお
り、それに伴ない単結晶エピタキシャル層も薄くなって
おり、単結晶エピタキシャル層を厚くすることはトラン
ジスタの特性が劣化しゲートの動作速度が遅くなるとい
う問題がある。
また、層間絶縁膜９の膜厚を厚くすることは比較的容
易であるが、層間絶縁膜９の膜厚を厚くすると素子の電
極部分で配線が断線し易くなるため、集積回路の信頼性
が低下し、信頼性の問題が生じる。或いは、脱線を防ぐ
ために、コンタクト用開口部に傾斜をつけて開口する等
の新しい製造技術が必要となる。
易であるが、層間絶縁膜９の膜厚を厚くすると素子の電
極部分で配線が断線し易くなるため、集積回路の信頼性
が低下し、信頼性の問題が生じる。或いは、脱線を防ぐ
ために、コンタクト用開口部に傾斜をつけて開口する等
の新しい製造技術が必要となる。
従って、酸化膜5,層間絶縁膜９の膜厚を厚くすること
によって配線の容量を低減することは困難である。
によって配線の容量を低減することは困難である。
上述した従来のマスタースライス方式の集積回路は、
信号の遅延時間に占める配線の容量による配線遅延の割
合は集積回路の大規模化、半導体素子の微細化が進むに
伴ない増大しているが、素子分離を主目的とした酸化膜
上に電極形成を目的とする絶縁膜を介して配線を設ける
方法では配線の容量を減らすために酸化膜の膜厚または
層間絶縁膜の膜厚を厚くすることは難かしいという問題
点がある。また、信号配線は微細加工技術により配線幅
を小さくしても配線の容量はフリンジ効果によりあまり
配線容量は減少しないこと、および、配線幅を小さくし
てゆくとエレクトロマイグレーションの発生が急激に増
大することから、配線幅の縮小化にも限度があり、配線
の容量を大幅に低減することは、難かしいという問題点
がある。
信号の遅延時間に占める配線の容量による配線遅延の割
合は集積回路の大規模化、半導体素子の微細化が進むに
伴ない増大しているが、素子分離を主目的とした酸化膜
上に電極形成を目的とする絶縁膜を介して配線を設ける
方法では配線の容量を減らすために酸化膜の膜厚または
層間絶縁膜の膜厚を厚くすることは難かしいという問題
点がある。また、信号配線は微細加工技術により配線幅
を小さくしても配線の容量はフリンジ効果によりあまり
配線容量は減少しないこと、および、配線幅を小さくし
てゆくとエレクトロマイグレーションの発生が急激に増
大することから、配線幅の縮小化にも限度があり、配線
の容量を大幅に低減することは、難かしいという問題点
がある。
本発明のマスタースライス方式の集積回路は、半導体
基板上に行列状に配置した基本セルと、これら基本セル
内の論理ゲートの電極間を接続する配線を設けるための
第１の配線チャネル領域と、前記基本セル相互間に設け
た絶縁膜上に形成して前記基本セル相互間を接続する配
線を設けるための第２の配線チャネル領域とを有するマ
スタースライス方式の集積回路において、前記第１およ
び前記第２の配線チャネル領域の配線はそれぞれ同一配
線層であって、前記第１の配線チャネル領域の配線は、
前記基本セル領域内に、素子分離用酸化膜とその上の層
間絶縁膜との２つの層を介した上層の配線層で形成さ
れ、前記第２の配線チャネル領域の配線は、前記基本セ
ル領域外で、かつ平坦な配線チャネル領域にのみ、前記
素子分離用酸化膜とその上の前記絶縁膜とさらにその上
の前記層間絶縁膜との３つの層を介した上層の配線層で
形成されることを特徴とする。
基板上に行列状に配置した基本セルと、これら基本セル
内の論理ゲートの電極間を接続する配線を設けるための
第１の配線チャネル領域と、前記基本セル相互間に設け
た絶縁膜上に形成して前記基本セル相互間を接続する配
線を設けるための第２の配線チャネル領域とを有するマ
スタースライス方式の集積回路において、前記第１およ
び前記第２の配線チャネル領域の配線はそれぞれ同一配
線層であって、前記第１の配線チャネル領域の配線は、
前記基本セル領域内に、素子分離用酸化膜とその上の層
間絶縁膜との２つの層を介した上層の配線層で形成さ
れ、前記第２の配線チャネル領域の配線は、前記基本セ
ル領域外で、かつ平坦な配線チャネル領域にのみ、前記
素子分離用酸化膜とその上の前記絶縁膜とさらにその上
の前記層間絶縁膜との３つの層を介した上層の配線層で
形成されることを特徴とする。
また、前記第２の配線チャネル領域の配線は、前記第
１の配線チャネル領域の配線よりも前記絶縁膜の膜厚分
だけ前記基板表面からの膜厚を厚くして配線容量を小さ
くすることができる。
１の配線チャネル領域の配線よりも前記絶縁膜の膜厚分
だけ前記基板表面からの膜厚を厚くして配線容量を小さ
くすることができる。
さらに、前記基板表面からの膜厚を厚くする絶縁手段
として、前記絶縁膜のみを用い、その下層の前記素子分
離用酸化膜および上層の前記層間絶縁膜の膜厚は変更せ
ずそれぞれ所定値のままとすることができる。
として、前記絶縁膜のみを用い、その下層の前記素子分
離用酸化膜および上層の前記層間絶縁膜の膜厚は変更せ
ずそれぞれ所定値のままとすることができる。
〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ），（ｂ）は本発明の一実施例を説明する
ための半導体チップの平面図及びＸ−Ｘ′線拡大断面図
である。
ための半導体チップの平面図及びＸ−Ｘ′線拡大断面図
である。
第１図（ａ），（ｂ）に示すように、Ｐ型シリコン基
板１の表面にN+型のコレクタ埋込層２及び素子分離用P+
型層３を形成し、コレクタ埋込層２及びP+型層を含むＰ
型シリコン基板１の表面にN-型のエピタキシャル層４を
形成する。次に、エピタキシャル層４を選択的に酸化し
てＰ型シリコン基板１に達する素子分離用酸化膜５を形
成して素子形成領域を区画し、且つ、論理ゲートを構成
するためのトランジスタ，抵抗，コンデンサ等を形成す
る基本セル６を行列状に配置して設ける。次に、前記素
子形成領域を含む表面に第１の窒化シリコン膜，酸化シ
リコン膜，第２の窒化シリコン膜を順次積層して堆積
し、前記最上部第２の窒化シリコン膜及び２層目の酸化
シリコン膜を順次選択的にエッチングして除去し、次
に、表面の第１及び第２の窒化シリコン膜を全面エッチ
ングして、基本セル６の相互間に隣接する領域の酸化膜
５の上に格子状に配置した第１の窒化シリコン膜及び酸
化シリコン膜の２重層からなる絶縁膜７を形成して配線
チャネル領域８を形成する。次に、前記素子形成領域を
含む表面に層間絶縁膜９を形成し、イオン注入法等を用
いて選択的にP+型ベース領域10,N+型エミッタ領域11及
びN+型コレクタコンタクト領域12をそれぞれ形成する。
また、基本セル６にはトランジスタ以外の素子（図示せ
ず）も同様に形成される。次に層間絶縁膜９に設けた開
口部を含む表面にアルミニウム層等を堆積し、選択的に
エッチングして前記開口部でコンタクトする電極13,基
本セル６内の論理ゲート間を接続する配線14,基本セル
相互間を接続する配線15をそれぞれ設ける。
板１の表面にN+型のコレクタ埋込層２及び素子分離用P+
型層３を形成し、コレクタ埋込層２及びP+型層を含むＰ
型シリコン基板１の表面にN-型のエピタキシャル層４を
形成する。次に、エピタキシャル層４を選択的に酸化し
てＰ型シリコン基板１に達する素子分離用酸化膜５を形
成して素子形成領域を区画し、且つ、論理ゲートを構成
するためのトランジスタ，抵抗，コンデンサ等を形成す
る基本セル６を行列状に配置して設ける。次に、前記素
子形成領域を含む表面に第１の窒化シリコン膜，酸化シ
リコン膜，第２の窒化シリコン膜を順次積層して堆積
し、前記最上部第２の窒化シリコン膜及び２層目の酸化
シリコン膜を順次選択的にエッチングして除去し、次
に、表面の第１及び第２の窒化シリコン膜を全面エッチ
ングして、基本セル６の相互間に隣接する領域の酸化膜
５の上に格子状に配置した第１の窒化シリコン膜及び酸
化シリコン膜の２重層からなる絶縁膜７を形成して配線
チャネル領域８を形成する。次に、前記素子形成領域を
含む表面に層間絶縁膜９を形成し、イオン注入法等を用
いて選択的にP+型ベース領域10,N+型エミッタ領域11及
びN+型コレクタコンタクト領域12をそれぞれ形成する。
また、基本セル６にはトランジスタ以外の素子（図示せ
ず）も同様に形成される。次に層間絶縁膜９に設けた開
口部を含む表面にアルミニウム層等を堆積し、選択的に
エッチングして前記開口部でコンタクトする電極13,基
本セル６内の論理ゲート間を接続する配線14,基本セル
相互間を接続する配線15をそれぞれ設ける。
ここで、配線チャネル領域８に配線の容量の低減を目
的とする絶縁膜７を形成しているので、基本セル６内の
論理ゲート間を接続する配線14と基本セル６相互間を接
続する配線15とでは配線の容量は異なる。例えば、配線
14,15の配線幅が全て同じで、酸化膜５の膜厚を1.5μm,
層間絶縁膜９の膜厚を0.5μm,配線の容量の低減を目的
とする絶縁膜７の膜厚を1.0μｍであるものとし、説明
を簡単にするために、酸挙膜５、層間絶縁膜9,絶縁膜７
の比誘電率がほぼ等しいものとすると、配線の容量は各
配線とシリコン基板１との間隔に反比例する。この場
合、配線14と配線15との単位長当りの配線容量の比は1.
5:1となり配線の容量の低減を目的とする絶縁膜７の上
の配線15の単位長当りの配線の容量は、配線14の単位長
当りの配線容量に比べ33％減少する。最新の素子形成技
術を用いて、ゲート遅延100ps,配線14により信号を伝達
した場合の配線遅延30ps/mmが得られる場合、配線15の
配線遅延は20ps/mmとなり、配線長3mmの標準的な負荷条
件では、配線14により信号を伝達した場合の遅延時間は
190ps,配線15により信号を伝達した場合の遅延時間は16
0psとなり、信号の遅延時間は16％短縮できる。
的とする絶縁膜７を形成しているので、基本セル６内の
論理ゲート間を接続する配線14と基本セル６相互間を接
続する配線15とでは配線の容量は異なる。例えば、配線
14,15の配線幅が全て同じで、酸化膜５の膜厚を1.5μm,
層間絶縁膜９の膜厚を0.5μm,配線の容量の低減を目的
とする絶縁膜７の膜厚を1.0μｍであるものとし、説明
を簡単にするために、酸挙膜５、層間絶縁膜9,絶縁膜７
の比誘電率がほぼ等しいものとすると、配線の容量は各
配線とシリコン基板１との間隔に反比例する。この場
合、配線14と配線15との単位長当りの配線容量の比は1.
5:1となり配線の容量の低減を目的とする絶縁膜７の上
の配線15の単位長当りの配線の容量は、配線14の単位長
当りの配線容量に比べ33％減少する。最新の素子形成技
術を用いて、ゲート遅延100ps,配線14により信号を伝達
した場合の配線遅延30ps/mmが得られる場合、配線15の
配線遅延は20ps/mmとなり、配線長3mmの標準的な負荷条
件では、配線14により信号を伝達した場合の遅延時間は
190ps,配線15により信号を伝達した場合の遅延時間は16
0psとなり、信号の遅延時間は16％短縮できる。
このように本発明を用いることにより、信号の遅延時
間を短縮することができるが、配線の容量の低減を目的
とした絶縁膜７は、平坦な配線チャネル領域８にのみ形
成するので、前述の例で示した1.0μｍ程度の膜厚であ
れば上層配線が段差部で断線することはない。
間を短縮することができるが、配線の容量の低減を目的
とした絶縁膜７は、平坦な配線チャネル領域８にのみ形
成するので、前述の例で示した1.0μｍ程度の膜厚であ
れば上層配線が段差部で断線することはない。
また、素子分離用酸化膜５の形成工程とは独立して絶
縁膜７を形成できるので膜厚を厚くするために、素子特
性が劣化することはなく、層間絶縁膜９の膜厚も従来通
りの最適な膜厚でよいため、素子の電極部分で段差が小
さく信号配線が断線することはない。
縁膜７を形成できるので膜厚を厚くするために、素子特
性が劣化することはなく、層間絶縁膜９の膜厚も従来通
りの最適な膜厚でよいため、素子の電極部分で段差が小
さく信号配線が断線することはない。
以上説明したように本発明は、配線チャネル領域に配
線の容量の低減を目的とする絶縁膜を積層して形成する
ことにより、素子分離用酸化膜の膜厚または層間絶縁膜
の膜厚を厚くすることなしに、配線の容量が大幅に減少
するという効果がある。また、配線の配線幅を小さくし
てエレクトロマイグレーションの発生に注意しながら配
線の容量を減少させるよりは、本発明を用いた方が、技
術的にも容易であり、かつ、効果が大きく、また、信頼
性の問題も生じないという効果がある。
線の容量の低減を目的とする絶縁膜を積層して形成する
ことにより、素子分離用酸化膜の膜厚または層間絶縁膜
の膜厚を厚くすることなしに、配線の容量が大幅に減少
するという効果がある。また、配線の配線幅を小さくし
てエレクトロマイグレーションの発生に注意しながら配
線の容量を減少させるよりは、本発明を用いた方が、技
術的にも容易であり、かつ、効果が大きく、また、信頼
性の問題も生じないという効果がある。
尚、本発明の実施例では、配線の容量を低減するため
の絶縁膜として窒化シリコン膜，酸化シリコン膜を用い
て説明したが、絶縁物質であるならば、窒化シリコン
膜，酸化シリコン膜以外の材質でも同様の効果が得られ
る。
の絶縁膜として窒化シリコン膜，酸化シリコン膜を用い
て説明したが、絶縁物質であるならば、窒化シリコン
膜，酸化シリコン膜以外の材質でも同様の効果が得られ
る。
第１図（ａ），（ｂ）は本発明の一実施例を説明するた
めの半導体チップの平面図及びＸ−Ｘ′線断面図、第２
図（ａ），（ｂ）は従来のマスタースライス方式の集積
回路の一例を示す半導体チップの平面図及びＹ−Ｙ′線
断面図である。 １……シリコン基板、２……コレクタ埋込層、３……P+
型層、４……エピタキシャル層、５……酸化膜、６……
基本セル、７……絶縁膜、８……配線チャネル領域、９
……層間絶縁膜、10……ベース領域、11……エミッタ領
域、12……コレクタコンタクト領域、13……電極、14,1
5……配線。
めの半導体チップの平面図及びＸ−Ｘ′線断面図、第２
図（ａ），（ｂ）は従来のマスタースライス方式の集積
回路の一例を示す半導体チップの平面図及びＹ−Ｙ′線
断面図である。 １……シリコン基板、２……コレクタ埋込層、３……P+
型層、４……エピタキシャル層、５……酸化膜、６……
基本セル、７……絶縁膜、８……配線チャネル領域、９
……層間絶縁膜、10……ベース領域、11……エミッタ領
域、12……コレクタコンタクト領域、13……電極、14,1
5……配線。
Claims (3)
- 【請求項１】半導体基板上に行列状に配置した基本セル
と、これら基本セル内の論理ゲートの電極間を接続する
配線を設けるための第１の配線チャネル領域と、前記基
本セル相互間に設けた絶縁膜上に形成して前記基本セル
相互間を接続する配線を設けるための第２の配線チャネ
ル領域とを有するマスタースライス方式の集積回路にお
いて、前記第１および前記第２の配線チャネル領域の配
線はそれぞれ同一配線層であって、前記第１の配線チャ
ネル領域の配線は、前記基本セル領域内に、素子分離用
酸化膜とその上の層間絶縁膜との２つの層を介した上層
の配線層で形成され、前記第２の配線チャネル領域の配
線は、前記基本セル領域外で、かつ平坦な配線チャネル
領域にのみ、前記素子分離用酸化膜とその上の前記絶縁
膜とさらにその上の前記層間絶縁膜との３つの層を介し
た上層の配線層で形成されることを特徴とするマスター
スライス方式の集積回路。 - 【請求項２】前記第２の配線チャネル領域の配線は、前
記第１の配線チャネル領域の配線よりも前記絶縁膜の膜
厚分だけ前記基板表面からの膜厚を厚くして配線容量を
小さくした請求項１記載のマスタースライス方式の集積
回路。 - 【請求項３】前記基板表面からの膜厚を厚くする絶縁手
段として、前記絶縁膜のみを用い、その下層の前記素子
分離用酸化膜および上層の前記層間絶縁膜の膜厚は変更
せずそれぞれ所定値のままとする請求項１または２記載
のマスタースライス方式の集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007160A JP2692099B2 (ja) | 1988-01-14 | 1988-01-14 | マスタースライス方式の集積回路 |
| US07/297,628 US4984050A (en) | 1988-01-14 | 1989-01-13 | Gate-array type intergated circuit semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007160A JP2692099B2 (ja) | 1988-01-14 | 1988-01-14 | マスタースライス方式の集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01186650A JPH01186650A (ja) | 1989-07-26 |
| JP2692099B2 true JP2692099B2 (ja) | 1997-12-17 |
Family
ID=11658322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63007160A Expired - Lifetime JP2692099B2 (ja) | 1988-01-14 | 1988-01-14 | マスタースライス方式の集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4984050A (ja) |
| JP (1) | JP2692099B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5367208A (en) | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
| US5132571A (en) * | 1990-08-01 | 1992-07-21 | Actel Corporation | Programmable interconnect architecture having interconnects disposed above function modules |
| JP3299260B2 (ja) * | 1990-10-10 | 2002-07-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5440153A (en) * | 1994-04-01 | 1995-08-08 | United Technologies Corporation | Array architecture with enhanced routing for linear asics |
| JP3316103B2 (ja) * | 1995-05-31 | 2002-08-19 | 株式会社東芝 | 半導体集積回路及びその製造方法 |
| US5659189A (en) * | 1995-06-07 | 1997-08-19 | Lsi Logic Corporation | Layout configuration for an integrated circuit gate array |
| JP2716003B2 (ja) * | 1995-06-29 | 1998-02-18 | 日本電気株式会社 | マスタスライス方式半導体装置の製造方法 |
| JP4363716B2 (ja) * | 1999-06-25 | 2009-11-11 | 株式会社東芝 | Ｌｓｉの配線構造の設計方法 |
| DE10231385B4 (de) * | 2001-07-10 | 2007-02-22 | Samsung Electronics Co., Ltd., Suwon | Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL162511C (nl) * | 1969-01-11 | 1980-05-16 | Philips Nv | Geintegreerde halfgeleiderschakeling met een laterale transistor en werkwijze voor het vervaardigen van de geintegreerde halfgeleiderschakeling. |
| US3708691A (en) * | 1972-01-21 | 1973-01-02 | Tektronix Inc | Large scale integrated circuit of reduced area including counter |
| US4233618A (en) * | 1978-07-31 | 1980-11-11 | Sprague Electric Company | Integrated circuit with power transistor |
| JPS55138253A (en) * | 1979-04-12 | 1980-10-28 | Fujitsu Ltd | Semiconductor device |
| US4417265A (en) * | 1981-03-26 | 1983-11-22 | National Semiconductor Corporation | Lateral PNP power transistor |
| JPS57202773A (en) * | 1981-06-08 | 1982-12-11 | Mitsubishi Electric Corp | Silicon integrated circuit device |
| US4737836A (en) * | 1983-12-30 | 1988-04-12 | International Business Machines Corporation | VLSI integrated circuit having parallel bonding areas |
-
1988
- 1988-01-14 JP JP63007160A patent/JP2692099B2/ja not_active Expired - Lifetime
-
1989
- 1989-01-13 US US07/297,628 patent/US4984050A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4984050A (en) | 1991-01-08 |
| JPH01186650A (ja) | 1989-07-26 |
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