JP2716003B2 - マスタスライス方式半導体装置の製造方法 - Google Patents
マスタスライス方式半導体装置の製造方法Info
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- JP2716003B2 JP2716003B2 JP7164344A JP16434495A JP2716003B2 JP 2716003 B2 JP2716003 B2 JP 2716003B2 JP 7164344 A JP7164344 A JP 7164344A JP 16434495 A JP16434495 A JP 16434495A JP 2716003 B2 JP2716003 B2 JP 2716003B2
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- Japan
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- type
- type semiconductor
- conductivity type
- semiconductor device
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Description
【０００１】
【産業上の利用分野】本発明はマスタスライス方式半導
体装置の製造方法に関し、特にバイポーラ・アナログ・
マスタスライス方式半導体装置の製造方法に関する。
体装置の製造方法に関し、特にバイポーラ・アナログ・
マスタスライス方式半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来のマスタスライス方式半導体装置の
製造方法は、縦型ＮＰＮトランジスタ、横型ＰＮＰトラ
ンジスタ等の能動素子及び容量素子や抵抗素子等の受動
素子を予め拡散工程迄形成したマスタウェーハを準備し
ておき、コンタクト孔の形成以降の配線工程にて顧客の
要求に対応した集積回路を実現するという手法をとって
いる。
製造方法は、縦型ＮＰＮトランジスタ、横型ＰＮＰトラ
ンジスタ等の能動素子及び容量素子や抵抗素子等の受動
素子を予め拡散工程迄形成したマスタウェーハを準備し
ておき、コンタクト孔の形成以降の配線工程にて顧客の
要求に対応した集積回路を実現するという手法をとって
いる。
【０００３】図４はこの従来のマスタスライス装置の製
造方法において、マスタウェーハを準備し、コンタクト
孔を形成した状態での平面図、図５は図４のＡ−Ａ線断
面図である。
造方法において、マスタウェーハを準備し、コンタクト
孔を形成した状態での平面図、図５は図４のＡ−Ａ線断
面図である。
【０００４】Ｐ型シリコン基体１の表面と接合するＮ型
エピタキシャル層２及びこれらの界面とその近傍にかけ
て選択的に形成されたＮ+ 型埋込層３−１〜３−４を有
するシリコン基板の表面からＰ型シリコン基体１に達す
るＰ+ 型拡散層４を形成することにより占有面積の異な
る素子形成領域１００−１〜１００−４を形成する。次
に、素子形成領域１００−１にＮ+ 型埋込層３−１に達
するＮ+ 型コレクタ引出領域５を形成し、ベース拡散工
程により素子形成領域１００−１，１００−２、及び１
００−４のＮ型エピタキシャル層２にそれぞれＰ型ベー
ス層６、Ｐ型拡散層８，９及びＰ型拡散層１２を形成
し、エミッタ拡散工程によりＰ型ベース層６、素子形成
領域１００−２のＮ型エピタキシャル層及び素子形成領
域１００−３にＮ+ 型エミッタ層７、Ｎ+ 型拡散層１０
及び１１をそれぞれ形成する。酸化シリコン膜１４はこ
のエミッタ拡散工程で形成されるものを使用してもよい
し、改めて形成し直してもよい。次に、コンタクト孔Ｃ
VE，ＣVB，ＣVC，ＣLE，ＣLC，ＣLB，ＣC ，ＣR を形成
し、顧客の要求に応じた回路を構成するための配線工程
に移る。
エピタキシャル層２及びこれらの界面とその近傍にかけ
て選択的に形成されたＮ+ 型埋込層３−１〜３−４を有
するシリコン基板の表面からＰ型シリコン基体１に達す
るＰ+ 型拡散層４を形成することにより占有面積の異な
る素子形成領域１００−１〜１００−４を形成する。次
に、素子形成領域１００−１にＮ+ 型埋込層３−１に達
するＮ+ 型コレクタ引出領域５を形成し、ベース拡散工
程により素子形成領域１００−１，１００−２、及び１
００−４のＮ型エピタキシャル層２にそれぞれＰ型ベー
ス層６、Ｐ型拡散層８，９及びＰ型拡散層１２を形成
し、エミッタ拡散工程によりＰ型ベース層６、素子形成
領域１００−２のＮ型エピタキシャル層及び素子形成領
域１００−３にＮ+ 型エミッタ層７、Ｎ+ 型拡散層１０
及び１１をそれぞれ形成する。酸化シリコン膜１４はこ
のエミッタ拡散工程で形成されるものを使用してもよい
し、改めて形成し直してもよい。次に、コンタクト孔Ｃ
VE，ＣVB，ＣVC，ＣLE，ＣLC，ＣLB，ＣC ，ＣR を形成
し、顧客の要求に応じた回路を構成するための配線工程
に移る。
【０００５】この従来の手法によれば、カスタムＬＳＩ
に比較して、個々の製品の製造工期は短縮される反面、
各素子の数及び配置が固定されているために素子利用率
が低下し製品単価が高くなるという問題がある。
に比較して、個々の製品の製造工期は短縮される反面、
各素子の数及び配置が固定されているために素子利用率
が低下し製品単価が高くなるという問題がある。
【０００６】また、素子利用率を向上する方法として、
特開平５−１１００４２号公報に示すように未使用トラ
ンジスタ上に抵抗素子を置くことにより素子利用率を向
上させる技術がある。
特開平５−１１００４２号公報に示すように未使用トラ
ンジスタ上に抵抗素子を置くことにより素子利用率を向
上させる技術がある。
【０００７】
【発明が解決しようとする課題】この従来のマスタスラ
イス方式半導体装置の製造方法では各素子数及び配置が
固定であるため素子利用率が低下しチップサイズが大き
くなるため製品単価が高くなるという問題があった。
イス方式半導体装置の製造方法では各素子数及び配置が
固定であるため素子利用率が低下しチップサイズが大き
くなるため製品単価が高くなるという問題があった。
【０００８】また、特開平５−１１００４２号公報に開
示されている技術については抵抗素子数だけは可変であ
るが、縦型ＮＰＮトランジスタ、横型ＰＮＰトランジス
タ及び容量素子については数及び配置は固定であり、素
子利用率向上の効果は限定されたものでしかない。
示されている技術については抵抗素子数だけは可変であ
るが、縦型ＮＰＮトランジスタ、横型ＰＮＰトランジス
タ及び容量素子については数及び配置は固定であり、素
子利用率向上の効果は限定されたものでしかない。
【０００９】本発明の目的は各素子の数及び配置を選択
できそれによって素子利用率の一層の向上が可能なマス
タスライス方式半導体装置の製造方法を提供することに
ある。
できそれによって素子利用率の一層の向上が可能なマス
タスライス方式半導体装置の製造方法を提供することに
ある。
【００１０】
【課題を解決するための手段】本発明のマスタスライス
方式半導体装置の製造方法は、第１導電型半導体基体の
表面と接合する第２導電型エピタキシャル層及び前記第
１導電型半導体基体と第２導電型エピタキシャル層との
界面とその近傍にかけて選択的に形成された第２導電型
埋込層を有する半導体基板の表面から前記第１導電型半
導体基体に達する絶縁領域を形成することにより設計寸
法が同一の複数の素子形成領域を形成する第１の工程
と、前記第１の工程の後、顧客の要求する回路に対応す
るため、電子素子の種類及び数を選定し、任意の一の前
記素子形成領域にただ一つの前記電子素子が配置される
ように形成する第２の工程とを有するというものであ
る。
方式半導体装置の製造方法は、第１導電型半導体基体の
表面と接合する第２導電型エピタキシャル層及び前記第
１導電型半導体基体と第２導電型エピタキシャル層との
界面とその近傍にかけて選択的に形成された第２導電型
埋込層を有する半導体基板の表面から前記第１導電型半
導体基体に達する絶縁領域を形成することにより設計寸
法が同一の複数の素子形成領域を形成する第１の工程
と、前記第１の工程の後、顧客の要求する回路に対応す
るため、電子素子の種類及び数を選定し、任意の一の前
記素子形成領域にただ一つの前記電子素子が配置される
ように形成する第２の工程とを有するというものであ
る。
【００１１】この場合、複数の電子素子は、縦型バイポ
ーラ・トランジスタ、横型バイポーラ・トランジスタ、
抵抗素子及び容量素子とすることができる。また、好ま
しくは、横型バイポーラ・トランジスタを基準にして素
子形成領域の寸法を設定することができる。
ーラ・トランジスタ、横型バイポーラ・トランジスタ、
抵抗素子及び容量素子とすることができる。また、好ま
しくは、横型バイポーラ・トランジスタを基準にして素
子形成領域の寸法を設定することができる。
【００１２】
【作用】回路構成に応じて各電子素子の数と配置を選択
できる。
できる。
【００１３】
【実施例】図１（ａ）は本発明の一実施例について説明
するための平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線
断面図である。
するための平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線
断面図である。
【００１４】Ｐ型シリコン基体１の表面と接合するＮ型
エピタキシャル層２及びこれらの界面とその近傍にかけ
て選択的に形成された同一寸法に設計された複数のＮ+
型埋込層３を有するシリコン基板の表面からＰ型シリコ
ン基体１に達するＰ+ 型拡散層４（絶縁領域）を形成す
ることにより占有面積が同一に設計された複数の素子形
成領域１００を形成する。この状態で一旦製造を中断す
る。
エピタキシャル層２及びこれらの界面とその近傍にかけ
て選択的に形成された同一寸法に設計された複数のＮ+
型埋込層３を有するシリコン基板の表面からＰ型シリコ
ン基体１に達するＰ+ 型拡散層４（絶縁領域）を形成す
ることにより占有面積が同一に設計された複数の素子形
成領域１００を形成する。この状態で一旦製造を中断す
る。
【００１５】次に、顧客の要求する回路に対応するた
め、図２，図３に示すように、縦型ＮＰＮトランジスタ
１００−ＶＴ，横型ＰＮＰトランジスタ１００−ＬＴ，
抵抗素子１００−Ｒ１，１００−Ｒ２，ＭＯＳ容量素子
１００−Ｃを必要な数だけ形成する。
め、図２，図３に示すように、縦型ＮＰＮトランジスタ
１００−ＶＴ，横型ＰＮＰトランジスタ１００−ＬＴ，
抵抗素子１００−Ｒ１，１００−Ｒ２，ＭＯＳ容量素子
１００−Ｃを必要な数だけ形成する。
【００１６】設計ルール上可能な最小素子寸法が最も大
きい電子素子、ここでは横型ＰＮＰトランジスタ１００
−ＬＴを基準にして素子形成領域１００の設計寸法を決
めておく。従って前述の各種の電子素子の任意のものを
ウェーハ上の任意の場所に形成できる。回路構成に応じ
てこれらの電気素子を適切に配置できる。抵抗素子は素
子形成領域に複数個配置することができる。ここでは、
ストライプ状の２個の抵抗素子１００−Ｒ１と蛇行状の
１個の抵抗素子１００−Ｒ２を一つの素子形成領域に設
けてある。
きい電子素子、ここでは横型ＰＮＰトランジスタ１００
−ＬＴを基準にして素子形成領域１００の設計寸法を決
めておく。従って前述の各種の電子素子の任意のものを
ウェーハ上の任意の場所に形成できる。回路構成に応じ
てこれらの電気素子を適切に配置できる。抵抗素子は素
子形成領域に複数個配置することができる。ここでは、
ストライプ状の２個の抵抗素子１００−Ｒ１と蛇行状の
１個の抵抗素子１００−Ｒ２を一つの素子形成領域に設
けてある。
【００１７】これらの各電子素子の形成は従来例と全く
同じに行なう。すなわち、素子形成領域（１００−Ｖ
Ｔ）にＮ+ 型埋込層３に達するＮ+ 型コレクタ引出領域
５を形成し、ベース拡散工程により素子形成領域（１０
０−ＶＴ），（１００−ＬＴ）、及び（１００−Ｒ
１），（１００−Ｒ２）のＮ型エピタキシャル層２にそ
れぞれＰ型ベース層６、Ｐ型拡散層８，９及びＰ型拡散
層１２を形成し、エミッタ拡散工程によりＰ型ベース層
６、素子形成領域（１００−ＬＴ）のＮ型エピタキシャ
ル層及び素子形成領域（１００−Ｃ）にＮ+ 型エミッタ
層７，Ｎ+ 型拡散層１０及び１１をそれぞれ形成する。
酸化シリコン膜１４はこのエミッタ拡散工程で形成され
るものを使用してもよいし、改めて形成し直してもよ
い。次にコンタクト孔ＣVE，ＣVB，ＣLC，ＣLE，ＣLC，
ＣLB，ＣC ，ＣR を形成し、配線工程に移る。なお、Ｎ
+ 型コレクタ引出領域５の代りにエミッタ拡散工程でＮ
+ 型拡散層を設けてもよいことはいうまでもない。
同じに行なう。すなわち、素子形成領域（１００−Ｖ
Ｔ）にＮ+ 型埋込層３に達するＮ+ 型コレクタ引出領域
５を形成し、ベース拡散工程により素子形成領域（１０
０−ＶＴ），（１００−ＬＴ）、及び（１００−Ｒ
１），（１００−Ｒ２）のＮ型エピタキシャル層２にそ
れぞれＰ型ベース層６、Ｐ型拡散層８，９及びＰ型拡散
層１２を形成し、エミッタ拡散工程によりＰ型ベース層
６、素子形成領域（１００−ＬＴ）のＮ型エピタキシャ
ル層及び素子形成領域（１００−Ｃ）にＮ+ 型エミッタ
層７，Ｎ+ 型拡散層１０及び１１をそれぞれ形成する。
酸化シリコン膜１４はこのエミッタ拡散工程で形成され
るものを使用してもよいし、改めて形成し直してもよ
い。次にコンタクト孔ＣVE，ＣVB，ＣLC，ＣLE，ＣLC，
ＣLB，ＣC ，ＣR を形成し、配線工程に移る。なお、Ｎ
+ 型コレクタ引出領域５の代りにエミッタ拡散工程でＮ
+ 型拡散層を設けてもよいことはいうまでもない。
【００１８】回路構成に応じて各電子素子の数と配置を
選択できるので素子利用率の一層の向上が可能となる。
選択できるので素子利用率の一層の向上が可能となる。
【００１９】以上、絶縁領域としてＰ+ 型拡散層を設け
る場合について説明したが、その他の例えばトレンチ分
離法などを利用できることはいうまでもない。
る場合について説明したが、その他の例えばトレンチ分
離法などを利用できることはいうまでもない。
【００２０】
【発明の効果】以上説明したように本発明は、埋込層及
びエピタキシャル層を有する半導体基板に絶縁領域を形
成して同一寸法に設計された素子形成領域を複数設けて
おき、顧客の要求に応じて各素子形成領域にそれぞれ複
数種の電子素子から選択された電子素子を割り当てるこ
とができるので素子利用率の一層の向上が可能となり、
チップサイズの縮小や製品単価の低下が可能となる。
びエピタキシャル層を有する半導体基板に絶縁領域を形
成して同一寸法に設計された素子形成領域を複数設けて
おき、顧客の要求に応じて各素子形成領域にそれぞれ複
数種の電子素子から選択された電子素子を割り当てるこ
とができるので素子利用率の一層の向上が可能となり、
チップサイズの縮小や製品単価の低下が可能となる。
【図１】本発明の一実施例の説明のための平面図（図１
（ａ））、及び図１（ａ）のＡ−Ａ線断面図（図１
（ｂ））である。
（ａ））、及び図１（ａ）のＡ−Ａ線断面図（図１
（ｂ））である。
【図２】本発明の一実施例の説明のための半導体装置の
各素子を形成した状態での平面図である。
各素子を形成した状態での平面図である。
【図３】図２のＡ−Ａ線断面図である。
【図４】従来例の説明のための平面図である。
【図５】図４のＡ−Ａ線断面図である。
１ Ｐ型シリコン基板 ２ Ｎ型エピタキシャル層 ３，３−１〜３−４ Ｎ+ 型埋込層 ４ Ｐ+ 型拡散層 ５ Ｎ+ 型コレクタ引出領域 ６ Ｐ型ベース層 ７ Ｎ+ 型エミッタ層 ８ Ｐ型拡散層（横型ＰＮＰトランジスタのエミッタ
層） ９ Ｐ型拡散層（横型ＰＮＰトランジスタのコレクタ
層） １０ Ｎ+ 型拡散層（横型ＰＮＰトランジスタのコレ
クタ・コンタクト層） １１ Ｎ+ 型拡散層 １２ Ｐ型拡散層 １３ 酸化シリコン膜 １４ 酸化シリコン膜 １５ 酸化シリコン膜 １００，１００−１〜１００−４ 素子形成領域 １００−Ｃ ＭＯＳ容量素子 １００−Ｒ，１００−Ｒ２ 抵抗素子 １００−ＬＴ 横型ＰＮＰトランジスタ １００−ＶＴ 縦型ＮＰＮトランジスタ ＣC ，ＣR ，ＣLB，ＣLC，ＣLE，ＣVB，ＣVC，ＣVE
コンタクト孔
層） ９ Ｐ型拡散層（横型ＰＮＰトランジスタのコレクタ
層） １０ Ｎ+ 型拡散層（横型ＰＮＰトランジスタのコレ
クタ・コンタクト層） １１ Ｎ+ 型拡散層 １２ Ｐ型拡散層 １３ 酸化シリコン膜 １４ 酸化シリコン膜 １５ 酸化シリコン膜 １００，１００−１〜１００−４ 素子形成領域 １００−Ｃ ＭＯＳ容量素子 １００−Ｒ，１００−Ｒ２ 抵抗素子 １００−ＬＴ 横型ＰＮＰトランジスタ １００−ＶＴ 縦型ＮＰＮトランジスタ ＣC ，ＣR ，ＣLB，ＣLC，ＣLE，ＣVB，ＣVC，ＣVE
コンタクト孔
Claims (3)
- 【請求項１】 第１導電型半導体基体の表面と接合する
第２導電型エピタキシャル層及び前記第１導電型半導体
基体と第２導電型エピタキシャル層との界面とその近傍
にかけて選択的に形成された第２導電型埋込層を有する
半導体基板の表面から前記第１導電型半導体基体に達す
る絶縁領域を形成することにより設計寸法が同一の複数
の素子形成領域を形成する第１の工程と、前記第１の工
程の後、顧客の要求する回路に対応するため、電子素子
の種類及び数を選定し、任意の一の前記素子形成領域に
ただ一つの前記電子素子が配置されるように形成する第
２の工程とを有することを特徴とするマスタスライス半
導体装置の製造方法。 - 【請求項２】 複数の電子素子は、縦型バイポーラ・ト
ランジスタ、横型バイポーラ・トランジスタ、抵抗素子
及び容量素子である請求項１記載のマスタスライス方式
半導体装置の製造方法。 - 【請求項３】 横型バイポーラ・トランジスタを基準に
して素子形成領域の寸法を設定する請求項２記載のマス
タスライス方式半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7164344A JP2716003B2 (ja) | 1995-06-29 | 1995-06-29 | マスタスライス方式半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7164344A JP2716003B2 (ja) | 1995-06-29 | 1995-06-29 | マスタスライス方式半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917983A JPH0917983A (ja) | 1997-01-17 |
| JP2716003B2 true JP2716003B2 (ja) | 1998-02-18 |
Family
ID=15791391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7164344A Expired - Lifetime JP2716003B2 (ja) | 1995-06-29 | 1995-06-29 | マスタスライス方式半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716003B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2692099B2 (ja) * | 1988-01-14 | 1997-12-17 | 日本電気株式会社 | マスタースライス方式の集積回路 |
| JP2797371B2 (ja) * | 1989-02-10 | 1998-09-17 | ソニー株式会社 | マスタスライス方式の半導体集積回路装置及びその製造方法 |
-
1995
- 1995-06-29 JP JP7164344A patent/JP2716003B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0917983A (ja) | 1997-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971007 |