JPS61201456A - 半導体集積装置及びその製法 - Google Patents
半導体集積装置及びその製法Info
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- JPS61201456A JPS61201456A JP4325285A JP4325285A JPS61201456A JP S61201456 A JPS61201456 A JP S61201456A JP 4325285 A JP4325285 A JP 4325285A JP 4325285 A JP4325285 A JP 4325285A JP S61201456 A JPS61201456 A JP S61201456A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
- H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体基板両面に回路素子を形成した半導体
集積装置及びその製法に関するものである。
集積装置及びその製法に関するものである。
半導体装置の集積度の同上及びＩＣの占有面積の縮少化
を図るため（二、半導体基板を中心としてその表裏面に
回路素子を形成することが考えられるが、その場合、底
面の回路素子と裏面の回路素子との接続は、外部配線を
用いて行なわなければならず、以下の如き種々の問題が
あった。
を図るため（二、半導体基板を中心としてその表裏面に
回路素子を形成することが考えられるが、その場合、底
面の回路素子と裏面の回路素子との接続は、外部配線を
用いて行なわなければならず、以下の如き種々の問題が
あった。
■ 表裏の回路を接続するためのリード線取付Ｃすの工
程が必要になり、組立工数が多くなると共ζ二価格高に
なる。
程が必要になり、組立工数が多くなると共ζ二価格高に
なる。
■ 高周波回路用とした場合にはリード線の線間容量の
影響が無視できない。
影響が無視できない。
■ 混成集積回路（ハイブリッドＩＣ）用とした場合に
はＩＣ及びその周辺部分の占有面積が大きく、小型化を
達成できない。
はＩＣ及びその周辺部分の占有面積が大きく、小型化を
達成できない。
〔発明の目的〕
本発明は前記事情に鑑みてなされたものであり、半導体
基板の両面に回路素子を形成したものでありながら外部
配線を極力減少した半導体集積装置及びその製法を提供
することを目的とするものである。
基板の両面に回路素子を形成したものでありながら外部
配線を極力減少した半導体集積装置及びその製法を提供
することを目的とするものである。
前記目的を達成するために本発明は、半導体基板内に導
通層を選択的に形成し、基板両面に回路形成領域を形成
し、表裏の回路間の接続を要する領域は前記導通層を介
して電気的に接続するようにしたことを特徴とするもの
である。
通層を選択的に形成し、基板両面に回路形成領域を形成
し、表裏の回路間の接続を要する領域は前記導通層を介
して電気的に接続するようにしたことを特徴とするもの
である。
第１図（４）乃至ｉＧ）は本発明装置の製造方法を工程
順に示す断面図であり、そのうちの同図（０に示すもの
が完成断面図である。
順に示す断面図であり、そのうちの同図（０に示すもの
が完成断面図である。
先ず、Ｐ型半導体基板表裏面に酸化膜を形成し、この酸
化膜を部分的に窓開けし、この窓開は部分ＥＮ型不純物
２を選択的に堆積させる（第１図（Ａｔ）。
化膜を部分的に窓開けし、この窓開は部分ＥＮ型不純物
２を選択的に堆積させる（第１図（Ａｔ）。
次に、熱拡散を行うことにより前記Ｎ型不純物２を拡散
し、高濃度不純物拡散層Ｃ以下導通層という１２Ａ、２
Ｂを形成する。このとき、導通層２Ａ、２Ｂが基板１の
表裏に亘る程度の拡散を行う（第１図（Ｂ））。
し、高濃度不純物拡散層Ｃ以下導通層という１２Ａ、２
Ｂを形成する。このとき、導通層２Ａ、２Ｂが基板１の
表裏に亘る程度の拡散を行う（第１図（Ｂ））。
そして、表裏面に酸化膜を形成し、表裏面の酸化膜を選
択的に窓開けし、窓開は部分にＮ型不純物３，４を形成
させる（８１図（Ｃ））。
択的に窓開けし、窓開は部分にＮ型不純物３，４を形成
させる（８１図（Ｃ））。
その後、基板１の表裏面にＮ型半導体層５，６を気相成
長により形成する。Ｃ第１図０）次に、前記工程で得ら
れた装置の表裏面に酸化膜を形成し、この酸化膜７部分
的に窓開けし、各窓開は部分にＰ型不純物７，８°を堆
積させる（第１図■）。
長により形成する。Ｃ第１図０）次に、前記工程で得ら
れた装置の表裏面に酸化膜を形成し、この酸化膜７部分
的に窓開けし、各窓開は部分にＰ型不純物７，８°を堆
積させる（第１図■）。
その後熱拡散を行うことにより第１図−に示すような戸
型分離層７Ａ〜７Ｄ及び８Ａ〜８Ｄが形成される。この
とき、＠分離層の関係は、７Ａと７Ｂ及び８Ａと８Ｂは
それぞれ前記一方の導通層２人の延長方向を分離して第
１の分離されたＮ−型島領域５Ａ、６Ａが形成される。
型分離層７Ａ〜７Ｄ及び８Ａ〜８Ｄが形成される。この
とき、＠分離層の関係は、７Ａと７Ｂ及び８Ａと８Ｂは
それぞれ前記一方の導通層２人の延長方向を分離して第
１の分離されたＮ−型島領域５Ａ、６Ａが形成される。
同時に７Ｂと７Ｃ及び８Ｂと８Ｃはそれぞれ前記Ｎ＋埋
込層３Ａ。
込層３Ａ。
４Ａの延長方向を他の領域から分離して第２のＮ−型島
領域５Ｂ、６Ｂが形成されるように−そして７Ｃと７Ｄ
及び８Ｃと８Ｄは前記他方の導通層２Ｂの延長方向を分
離して第３のＮ−型島領域５Ｃ，６Ｃ’＆形成する。
領域５Ｂ、６Ｂが形成されるように−そして７Ｃと７Ｄ
及び８Ｃと８Ｄは前記他方の導通層２Ｂの延長方向を分
離して第３のＮ−型島領域５Ｃ，６Ｃ’＆形成する。
しかる後、第２ＯＮ−型島領域５Ｂ、６ＢそれぞれにＮ
ＰＮ）ランジスタのペース拡散層９，１０゜コンタクト
領域１１Ａ、１２Ａ、１３Ａ、１４Ａ。
ＰＮ）ランジスタのペース拡散層９，１０゜コンタクト
領域１１Ａ、１２Ａ、１３Ａ、１４Ａ。
コンタクト電極、コンタクト領域１１Ｂ、１２Ｂ−及び
エミッタ領域１１Ｃ，１２Ｃ’を形成し１両面に酸化膜
１３，１４を形成した後、電極取出し部の窓開けを行な
い、各部にアルミ配線層１５．１６を形成する。そして
、表面に形成されたＮＰＮ ）ランジスタのエミッタ１
１Ｃと裏面に形成されたＮＰＮ）ランジスタのベース１
０とをアルミ配線層及び一方の第１の分離されたＮ−型
島領域５Ａ。
エミッタ領域１１Ｃ，１２Ｃ’を形成し１両面に酸化膜
１３，１４を形成した後、電極取出し部の窓開けを行な
い、各部にアルミ配線層１５．１６を形成する。そして
、表面に形成されたＮＰＮ ）ランジスタのエミッタ１
１Ｃと裏面に形成されたＮＰＮ）ランジスタのベース１
０とをアルミ配線層及び一方の第１の分離されたＮ−型
島領域５Ａ。
導通層２Ａ及び他方の第１の分離されたＮ−型島領域６
Ａを介して電気的に接続する（第１図（Ｇｌ）。
Ａを介して電気的に接続する（第１図（Ｇｌ）。
この実施例の構造によれば、第２図に示すように表面の
ＮＰＮ）ランジスタＱ１と裏面のＮＰＮ）ランジスタＱ
２のダーリントン接続回路が得られる。
ＮＰＮ）ランジスタＱ１と裏面のＮＰＮ）ランジスタＱ
２のダーリントン接続回路が得られる。
破線で囲まれた部分Ｚが′第１図（Ｇｌの２部分である
。
。
即ち、この部分が半導体層内で導通接続されているわけ
である。
である。
前記実施例では表裏の気相成長層の厚みを同一としたが
、この厚さ等を変えて表面を厚＜シ、裏面を薄くするこ
ととしてもよい。かかる場合には表面側の回路は低周波
用（又は高耐圧用）、裏面側を高周波用（又は低耐圧用
）の回路として組み込むことができる。当然、素子形成
用の拡散濃度や拡散深さを変えて、それぞれの用途に応
じた装置とすることができる。
、この厚さ等を変えて表面を厚＜シ、裏面を薄くするこ
ととしてもよい。かかる場合には表面側の回路は低周波
用（又は高耐圧用）、裏面側を高周波用（又は低耐圧用
）の回路として組み込むことができる。当然、素子形成
用の拡散濃度や拡散深さを変えて、それぞれの用途に応
じた装置とすることができる。
以上のような装置であれば占有向、積を増大させずに外
部配線を減少させることができる。
部配線を減少させることができる。
第３図乃至第６図は上記効果を説明するための概略平面
図である。
図である。
第３図は２個のＩＣ（ＩＣＩとＩＣＩ［）を１つのブロ
ックＢＬ内で接続する場合であり、外部接続用ピン（パ
ッド）Ｐ１以外に各ＩＣチップよりリード線で接続する
ためのバッドＰ２が必要となり好ましくない。
ックＢＬ内で接続する場合であり、外部接続用ピン（パ
ッド）Ｐ１以外に各ＩＣチップよりリード線で接続する
ためのバッドＰ２が必要となり好ましくない。
第４図は１枚の基板上に２つのＩＣＣｌＣｌとＩＣＩＩ
）を並設したものであり、ＩＣ同志は内部接続可能で
あるが、ＩＣの占有面積が大きくなるので好ましくない
。
）を並設したものであり、ＩＣ同志は内部接続可能で
あるが、ＩＣの占有面積が大きくなるので好ましくない
。
第５図は１枚の基板の表面と裏面にそれぞれＩＣを構成
した場合であるが、前述の如＜ＩＣ同志の接続は外部配
線となるため棟々の問題を宵する。
した場合であるが、前述の如＜ＩＣ同志の接続は外部配
線となるため棟々の問題を宵する。
第６図は前述した本発明装置を示すものであり、ＩＣ同
志の接続は内一部で行っているためＩＣの占有面積全増
加させることなく、外部配線の数を減少又は除去するこ
とができる。
志の接続は内一部で行っているためＩＣの占有面積全増
加させることなく、外部配線の数を減少又は除去するこ
とができる。
以上詳述したように本発明によればＩＣ同志の間の外部
配線を除去できるので以下の如き種々の効果を得ること
ができる。
配線を除去できるので以下の如き種々の効果を得ること
ができる。
■ ＩＣ同志の接続のための外部配線用のリード線の接
続を必要としないので工数の低減、価格の低減が図れる
。
続を必要としないので工数の低減、価格の低減が図れる
。
■ 高周波回路用とした場合でもリード線の数が少なく
なるので特性の改善が図れる。
なるので特性の改善が図れる。
■ 混成集積回路用とした場合でもＩＣ及びその周辺の
占有面積が小さくなるので小型化が達成できる。
占有面積が小さくなるので小型化が達成できる。
■ 基板が接地されて使用される場合でも導通層との間
の電位関係では常に逆バイアス状態となるため分離層境
界面に寄生現象が生じにくくなる。
の電位関係では常に逆バイアス状態となるため分離層境
界面に寄生現象が生じにくくなる。
第１図（４）乃至Ｃ）は本発明の一実施例を示す製造工
程断面図、第２図はその等価回路図、第３図乃至第６図
は本発明の詳細な説明するための概略平面図である。 １・・・牛導体基板、 ２Ａ、２Ｂ・・・Ｎ１、型導
通層。 ３Ａ’、４Ａ・・・埋込層、 ５Ａ・・・第１の分離さ
れたＮ−型島領域、 ５Ｂ・・・第２の分離されたＮ−
型島領域、 ７Ａ〜７Ｄ、８°Ａ〜８Ｄ・・・Ｐ型分離
層。
程断面図、第２図はその等価回路図、第３図乃至第６図
は本発明の詳細な説明するための概略平面図である。 １・・・牛導体基板、 ２Ａ、２Ｂ・・・Ｎ１、型導
通層。 ３Ａ’、４Ａ・・・埋込層、 ５Ａ・・・第１の分離さ
れたＮ−型島領域、 ５Ｂ・・・第２の分離されたＮ−
型島領域、 ７Ａ〜７Ｄ、８°Ａ〜８Ｄ・・・Ｐ型分離
層。
Claims (2)
- （１）第１導電型半導体基板に第２導電型半導体層を表
裏面より、選択的に形成し、該第２導電型半導体層を導
通せしめ前記第１導電型半導体基板表裏面に第２導電型
半導体層を形成し、該第２導電型半導体層を第１導電型
半導体層で前記第１導電型半導体基板を第２導電型半導
体層で表裏より導通せしめた第２導電型半導体層を囲む
ように表裏の第２導電型半導体層を第１導電型半導体層
で分離し、表裏の回路導通用第２導電型半導体島領域を
形成し、前記表裏面第２導電型半導体導通層を含まない
回路素子形成用第２導電型島領域を表裏に形成し、前記
回路素子形成後、表裏の回路の導通を表裏の第２導電型
半導体島領域と前記第１導電型半導体基板に第２導電型
半導体層で表裏より導通せしめた、第２導電型半導体層
を介して導通を得ることを特徴とする半導体集積装置。 - （２）第１導電型半導体基板に第２導電型半導体層を表
裏面より、選択的に拡散し、該第２導電型半導体層を導
通せしめる工程と、前記第１導電型半導体基板表裏面に
第２導電型半導体層を形成する工程と、該第２導電型半
導体層を第１導電型半導体層で前記第１導電型半導体基
板を第２導電型半導体層で表裏より導通せしめた第２導
電型半導体層を囲むように表裏の第２導電型半導体層を
第１導電型半導体層で分離し、表裏の回路導通用第２導
電型半導体島領域を形成する工程と同時に前記表裏面第
２導電型半導体導通層を含まない回路素子形成用第２導
電型島領域を表裏に形成する工程を含み、前記回路素子
形成後表裏の回路の導通を表裏の第２導電型半導体島領
域と前記第１導電型半導体基板に第２導電型半導体層で
表裏より導通せしめた、第２導電型半導体層を介して得
ることを特徴とする半導体集積装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325285A JPS61201456A (ja) | 1985-03-04 | 1985-03-04 | 半導体集積装置及びその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325285A JPS61201456A (ja) | 1985-03-04 | 1985-03-04 | 半導体集積装置及びその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61201456A true JPS61201456A (ja) | 1986-09-06 |
Family
ID=12658677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4325285A Pending JPS61201456A (ja) | 1985-03-04 | 1985-03-04 | 半導体集積装置及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201456A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010283346A (ja) * | 2009-05-28 | 2010-12-16 | Internatl Rectifier Corp | モノリシック垂直集積複合ｉｉｉ−ｖ族及びｉｖ族半導体デバイス |
| EP2317553A1 (en) * | 2009-10-28 | 2011-05-04 | STMicroelectronics S.r.l. | Double-sided semiconductor structure and method for manufacturing the same |
| JP2013243328A (ja) * | 2012-05-21 | 2013-12-05 | Yoji Inada | アーケード型半導体素子 |
| JP2013246812A (ja) * | 2012-05-28 | 2013-12-09 | Yoji Inada | アーケード型半導体演算回路 |
| JP2013251517A (ja) * | 2012-06-04 | 2013-12-12 | Yoji Inada | 分配型半導体素子回路 |
| WO2020084782A1 (ja) * | 2018-10-26 | 2020-04-30 | ウルトラメモリ株式会社 | 半導体装置及びその製造方法 |
-
1985
- 1985-03-04 JP JP4325285A patent/JPS61201456A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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