JPH03142869A - 複合型半導体装置 - Google Patents
複合型半導体装置Info
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- JPH03142869A JPH03142869A JP1281076A JP28107689A JPH03142869A JP H03142869 A JPH03142869 A JP H03142869A JP 1281076 A JP1281076 A JP 1281076A JP 28107689 A JP28107689 A JP 28107689A JP H03142869 A JPH03142869 A JP H03142869A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 94
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 239000002131 composite material Substances 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 abstract description 7
- 239000002184 metal Substances 0.000 abstract description 7
- 239000004020 conductor Substances 0.000 abstract 1
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 230000000295 complement effect Effects 0.000 description 24
- 238000000034 method Methods 0.000 description 21
- 230000008569 process Effects 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000011982 device technology Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- OFLYIWITHZJFLS-UHFFFAOYSA-N [Si].[Au] Chemical compound [Si].[Au] OFLYIWITHZJFLS-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/732—Location after the connecting process
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、異種の半導体装置例えばバイポーラ型トラン
ジスタと相補型ＭＯＳトランジスタとを共存させる半導
体装置に関する。
ジスタと相補型ＭＯＳトランジスタとを共存させる半導
体装置に関する。
（従来の技術）
高速スタティックメモリ集積回路装置の分野においてば
、バイポーラ型トランジスタの高速性と相補型ＭＯ８）
ランジスタの低電力高集積性という特長をいかして両者
を同一半導体基板上に集積するいわゆるＢ ｉ −ＣＭ
ＯＳ集積回路装置技術の重要性が高まってきている。
、バイポーラ型トランジスタの高速性と相補型ＭＯ８）
ランジスタの低電力高集積性という特長をいかして両者
を同一半導体基板上に集積するいわゆるＢ ｉ −ＣＭ
ＯＳ集積回路装置技術の重要性が高まってきている。
かかる状況下において、バイポーラ型トランジスタと相
補型ＭＯ８）ランジスを同一半導体基板上に同時に形成
する際の問題点を解決する一方法が特公昭６４−１２１
０４公報に開示されている。同公報によれば、従来技術
において問題とされていたウェル拡散及びアイソレーシ
ョン拡散の熱工程に長時間を要することにともなうバイ
ポーラ、相補型ＭＯ８両トランジスタの特性の最適制御
化の困難性を回避すべくウェル領域の形成方法を工夫し
て熱工程時間を短縮している。また、両トランジスタの
各領域の形成方法についても改良を加えてトランジスタ
特性の適正化を図っている。
補型ＭＯ８）ランジスを同一半導体基板上に同時に形成
する際の問題点を解決する一方法が特公昭６４−１２１
０４公報に開示されている。同公報によれば、従来技術
において問題とされていたウェル拡散及びアイソレーシ
ョン拡散の熱工程に長時間を要することにともなうバイ
ポーラ、相補型ＭＯ８両トランジスタの特性の最適制御
化の困難性を回避すべくウェル領域の形成方法を工夫し
て熱工程時間を短縮している。また、両トランジスタの
各領域の形成方法についても改良を加えてトランジスタ
特性の適正化を図っている。
（発明が解決しようとする課題）
しかし、Ｂ ｉ −ＣＭ ＯＳ集積回路装置の場合、単
独のバイポーラ集積回路装置や相補型ＭＯ８集積回路装
置に較べて工程数が２倍弱にもなり歩留の点で不利とな
っている。異種の半導体装置を同一基板上に集積する方
法としてハイブリッド集積回路装置技術も考えられるが
、モノリシック集積回路装置技術に較べると基板が大型
化し又信頼性が劣る等の点で問題がある。
独のバイポーラ集積回路装置や相補型ＭＯ８集積回路装
置に較べて工程数が２倍弱にもなり歩留の点で不利とな
っている。異種の半導体装置を同一基板上に集積する方
法としてハイブリッド集積回路装置技術も考えられるが
、モノリシック集積回路装置技術に較べると基板が大型
化し又信頼性が劣る等の点で問題がある。
そこで本発明は、かかる問題点に対処すべく、高生産性
かつ高信頼性を備えた、複数の異種の半導体装置を同一
の半導体基板等に形成した複合型半導体装置を提供する
ことにある。
かつ高信頼性を備えた、複数の異種の半導体装置を同一
の半導体基板等に形成した複合型半導体装置を提供する
ことにある。
（課題を解決するための手段）
かかる課題の解決にあたり、本発明の構成上の特徴は、
ｆＪｌの半導体装置を少なくとも１つ配設し、その半導
体装置に隣接して第２の半導体装置を埋設する凹部を少
なくとも１つ形成してなる半導体基板と、前記第２の半
導体装置の基板を前記凹部に嵌合固定した状態にて前記
両半導体装置を被覆しかつ両半導体装置を互いに電気的
に接続すべき箇所に開口部を設けた共通の絶縁層と、該
絶縁層及び前記開口部の上面に形成されて前記半導体装
置を互いに接続するための導電層よりなる配線部とを備
えるようにしたことにある。
ｆＪｌの半導体装置を少なくとも１つ配設し、その半導
体装置に隣接して第２の半導体装置を埋設する凹部を少
なくとも１つ形成してなる半導体基板と、前記第２の半
導体装置の基板を前記凹部に嵌合固定した状態にて前記
両半導体装置を被覆しかつ両半導体装置を互いに電気的
に接続すべき箇所に開口部を設けた共通の絶縁層と、該
絶縁層及び前記開口部の上面に形成されて前記半導体装
置を互いに接続するための導電層よりなる配線部とを備
えるようにしたことにある。
また、複数の半導体装置を隣接するように埋設する凹部
を形成してなる基板と、前記半導体装置の基板を前記凹
部に嵌合固定した状態にて前記両半導体装置を被覆しか
つ両半導体装置を互いに電気的に接続すべき箇所に開・
口部を設けた共通の絶縁層と、該絶縁層及び前記開口部
の上面に形成されて前記半導体装置を互いに接続するた
めの導電層よりなる配線部とを備えるようにしたことに
ある。
を形成してなる基板と、前記半導体装置の基板を前記凹
部に嵌合固定した状態にて前記両半導体装置を被覆しか
つ両半導体装置を互いに電気的に接続すべき箇所に開・
口部を設けた共通の絶縁層と、該絶縁層及び前記開口部
の上面に形成されて前記半導体装置を互いに接続するた
めの導電層よりなる配線部とを備えるようにしたことに
ある。
（発明の作用）
本発明によれば、第１の半導体装置が少なくとも１つ形
威された半導体基板に前記第１の半導体装置に隣接して
第２の半導体装置を埋設する凹部を少なくとも１つ形威
し、前記第２の半導体装置の基板を前記凹部に嵌合して
固定し、前記両半導体装置を絶縁層にて被覆し１両半導
体装置を互いに電気的に接続すべき箇所の絶縁層部分に
開口部を設け、前記開口部間を接続する導電層からなる
配線部を形成することにより、複数の半導体装置を同一
半導体基板上に複合した複合型半導体装置が得られる。
威された半導体基板に前記第１の半導体装置に隣接して
第２の半導体装置を埋設する凹部を少なくとも１つ形威
し、前記第２の半導体装置の基板を前記凹部に嵌合して
固定し、前記両半導体装置を絶縁層にて被覆し１両半導
体装置を互いに電気的に接続すべき箇所の絶縁層部分に
開口部を設け、前記開口部間を接続する導電層からなる
配線部を形成することにより、複数の半導体装置を同一
半導体基板上に複合した複合型半導体装置が得られる。
また、半導体等の基板上に半導体装置の基板を埋設する
凹部を互いに隣接して複数個形成し、別個に製造した複
数個の半導体装置の基板を前記凹部に嵌合して固定し、
前記両半導体装置を絶縁層にて被覆し、両半導体装置を
互いに電気的に接続すべき箇所の絶縁層部分に開口部を
設け、前記開口部間を接続する導電層からなる配線部を
形成することにより、複数の半導体装置を同−半導体等
の基板上に複合した複合型半導体装置が得られる。
凹部を互いに隣接して複数個形成し、別個に製造した複
数個の半導体装置の基板を前記凹部に嵌合して固定し、
前記両半導体装置を絶縁層にて被覆し、両半導体装置を
互いに電気的に接続すべき箇所の絶縁層部分に開口部を
設け、前記開口部間を接続する導電層からなる配線部を
形成することにより、複数の半導体装置を同−半導体等
の基板上に複合した複合型半導体装置が得られる。
（実施例）
以下、本発明の一実施例を図面に基づいて説明すると第
１（ａ）図〜＊３図は本発明にかかる相補型ＭＯ８集積
回路装置とバイポーラ集積回路装置の共存した半導体装
置の製造工程を示す。最初に、通常の相補型ＭＯ８集積
回路製造工程によりＰ形半導体基板１０上に所定の相補
型ＭＯ８集積回路装置１１を形成する。この際、電極用
、入出力信号引出し部用のパッドは後述の２ＮＩ配線工
程時に形成するためそのための余裕を周囲に設けておく
、なお通常の一層アルミニウムの相補型ＭＯ８集積回路
装置と同様に第一層目にパッドを設けこの第一層目のパ
ッド部を第２層目のアルミニウム配線への接続部として
用いてもよい。
１（ａ）図〜＊３図は本発明にかかる相補型ＭＯ８集積
回路装置とバイポーラ集積回路装置の共存した半導体装
置の製造工程を示す。最初に、通常の相補型ＭＯ８集積
回路製造工程によりＰ形半導体基板１０上に所定の相補
型ＭＯ８集積回路装置１１を形成する。この際、電極用
、入出力信号引出し部用のパッドは後述の２ＮＩ配線工
程時に形成するためそのための余裕を周囲に設けておく
、なお通常の一層アルミニウムの相補型ＭＯ８集積回路
装置と同様に第一層目にパッドを設けこの第一層目のパ
ッド部を第２層目のアルミニウム配線への接続部として
用いてもよい。
次に、第１（ａ）図に示すように半導体基板ＩＯ上に相
補型ＭＯ５集積回路装置１１に隣接して、バイポーラ集
積回路装置を形成した半導体基板（以下バイポーラＩＣ
チップと言う）を挿入する凹部１２を設ける。凹部１２
の大きさは、同部分に挿入するバイポーラＩＣチップ１
３ａの大きさに対し最小限度の余裕を見込んで定められ
る。凹部１２の周囲には、上述した相補型ＭＯ８集積回
路装置１１と同様に電極用、入出力引出し部用のパッド
を後述の２層配線工程時に形成するための余裕を設けて
おく。なおバイポーラＩＣチップ１３ａに設けられてい
る固有のパッド部については上述した相補型ＭＯ８集積
回路装置１１の場合と同様に２層目のアルミニウム配線
への接続部として用いることが出来る。凹部１２の深さ
は、後述の２層配線工程を考慮してバイポーラＩＣチッ
プ１３ａの挿入後半導体基板１０との間に段差を生じな
いように定められる。凹部１２の形成方法としては１例
えば半導体基板１０上に被形成部分以外をホトレジスト
材料等により被覆保護し、被形成部分を化学エツチング
等の手法によりエツチングして凹部１２を形成する。こ
のように形成された凹部１２の底部には、挿入されるバ
イポーラＩＣチップ１３ａの裏面との電気的接触を確実
にするために導電性金属Ｎ（たとえば、金、アルミニウ
ム等）を真空蒸着等の手法により形成する。なお、挿入
されるバイポーラＩＣチップ１３ａの裏面は通常零電位
に保たれるので半導体基板１０の電位も零電位となり、
このため本実施例に示すように隣接の相補型ＭＯ８集積
回路装置１１はｎ−ウェルプロセスで製造されるが、相
補型ＭＯ８集積回路装置とバイポーラ集積回路装置の電
源を別個に設ける等の工夫を加えることによりｐ−ウェ
ルプロセスにて製造してもよい 次に、第２図に示すように凹部１２にバイポーラＩＣチ
ップ１３ａを挿入する。ここで、同ＩＣチップ１３ａを
半導体基板の底面に固着するために例えば３００−５０
０℃の加熱下にて金−シリコン共晶材料等の採用により
溶着させることが出来る。
補型ＭＯ５集積回路装置１１に隣接して、バイポーラ集
積回路装置を形成した半導体基板（以下バイポーラＩＣ
チップと言う）を挿入する凹部１２を設ける。凹部１２
の大きさは、同部分に挿入するバイポーラＩＣチップ１
３ａの大きさに対し最小限度の余裕を見込んで定められ
る。凹部１２の周囲には、上述した相補型ＭＯ８集積回
路装置１１と同様に電極用、入出力引出し部用のパッド
を後述の２層配線工程時に形成するための余裕を設けて
おく。なおバイポーラＩＣチップ１３ａに設けられてい
る固有のパッド部については上述した相補型ＭＯ８集積
回路装置１１の場合と同様に２層目のアルミニウム配線
への接続部として用いることが出来る。凹部１２の深さ
は、後述の２層配線工程を考慮してバイポーラＩＣチッ
プ１３ａの挿入後半導体基板１０との間に段差を生じな
いように定められる。凹部１２の形成方法としては１例
えば半導体基板１０上に被形成部分以外をホトレジスト
材料等により被覆保護し、被形成部分を化学エツチング
等の手法によりエツチングして凹部１２を形成する。こ
のように形成された凹部１２の底部には、挿入されるバ
イポーラＩＣチップ１３ａの裏面との電気的接触を確実
にするために導電性金属Ｎ（たとえば、金、アルミニウ
ム等）を真空蒸着等の手法により形成する。なお、挿入
されるバイポーラＩＣチップ１３ａの裏面は通常零電位
に保たれるので半導体基板１０の電位も零電位となり、
このため本実施例に示すように隣接の相補型ＭＯ８集積
回路装置１１はｎ−ウェルプロセスで製造されるが、相
補型ＭＯ８集積回路装置とバイポーラ集積回路装置の電
源を別個に設ける等の工夫を加えることによりｐ−ウェ
ルプロセスにて製造してもよい 次に、第２図に示すように凹部１２にバイポーラＩＣチ
ップ１３ａを挿入する。ここで、同ＩＣチップ１３ａを
半導体基板の底面に固着するために例えば３００−５０
０℃の加熱下にて金−シリコン共晶材料等の採用により
溶着させることが出来る。
次に、第３図に示すように相補型ＭＯ８集積回路装置１
１とバイポーラＩＣチップ１３ａを含む半導体基板１０
の表面上に周知の手法により低温酸化膜、ポリイミド膜
等の絶縁層１４を形威し、ざらに相補型ＭＯ８集積回路
装置１１とバイポーラＩＣチップ１３ａの各々を電気的
に接続する必要のある所定の部分の絶縁層１４について
周知のホトリソグラフ技術とエツチング技術により開口
部を形成する。さらに絶縁層１４上にアルミニウム等の
金属膜の導電層１５を真空蒸着技術等により形威し、ホ
トリソグラフ技術とエツチング技術により絶縁膜１４上
に所望の形状の導電層１５を形成する。その後は１通常
の集積回路装置製造工程に従って半導体基板は個別のＩ
Ｃチップに分割され各種パッケージに組み付けられて完
成品となる。
１とバイポーラＩＣチップ１３ａを含む半導体基板１０
の表面上に周知の手法により低温酸化膜、ポリイミド膜
等の絶縁層１４を形威し、ざらに相補型ＭＯ８集積回路
装置１１とバイポーラＩＣチップ１３ａの各々を電気的
に接続する必要のある所定の部分の絶縁層１４について
周知のホトリソグラフ技術とエツチング技術により開口
部を形成する。さらに絶縁層１４上にアルミニウム等の
金属膜の導電層１５を真空蒸着技術等により形威し、ホ
トリソグラフ技術とエツチング技術により絶縁膜１４上
に所望の形状の導電層１５を形成する。その後は１通常
の集積回路装置製造工程に従って半導体基板は個別のＩ
Ｃチップに分割され各種パッケージに組み付けられて完
成品となる。
以上にように、上記実施例によれば同一半導体基板に同
時に相補型ＭＯ８集積回路装置とバイポーラ集積回路装
置を形成するＢｉ−ＣＭＯ８＠積回路装置に較べて工程
が簡略化され生産性を高めることができると共に相補型
ＭＯ８集積回路装置。
時に相補型ＭＯ８集積回路装置とバイポーラ集積回路装
置を形成するＢｉ−ＣＭＯ８＠積回路装置に較べて工程
が簡略化され生産性を高めることができると共に相補型
ＭＯ８集積回路装置。
バイポーラ集積回路装置それぞれの持つ最適特性を活用
することが出来るので特性的に優れたものが得られる。
することが出来るので特性的に優れたものが得られる。
また、相補型ＭＯ８！１回路装置。
バイポーラ集積回路装置の任意の組合せが可能であると
共に、従来の相補型ＭＯ８集積回路装置。
共に、従来の相補型ＭＯ８集積回路装置。
バイポーラ集積回路装置の製造技術に加えて２ｒｇＩ配
線にのみ注意すればよいので設計が容易になる、という
効果も得られる。
線にのみ注意すればよいので設計が容易になる、という
効果も得られる。
次に、本発明の他の実施例について第４（ａ）図〜第６
図を参照して説明すると、この実施例は上記第１の実施
例のように予め半導体基板１ｏに相補型ＭＯ８集積回路
装置のような半導体装置を形成することなく直ちに互い
に隣接する複数の凹部１２を形成し同凹部に別個に作成
した相補型ＭＯ８集積回路装置、バイポーラ集積回路装
置等の異種のＩＣチップ１３ ａ、 １３ ｂを挿入
固定する点に特徴がある。第４（ａ）図は、半導体基板
１０に互いに隣接した複数の凹部１２を形成した状態を
示し、形成方法は第１の実施例に示したのと同様である
。第５図は、前記凹部に別個に作成した相補型ＭＯ５集
積回路装置、バイポーラ集積回路装置等の異種のＩＣチ
ップ１３ ａ、 １３ ｂを挿入固定した状態を示す
、第６図は、ＩＣチップ１３ａ、１３ｂの挿入された半
導体基板ｌｏ上に所定の開口部を設けた絶縁Ｎ１４を形
成し、同絶縁層上に形成した導電層１５により所定の開
口部間を接続する配線と取り出し電極を形成した状態を
示す。これらの形成方法は、第１の実施例に示したのと
同様である。なお、上記他の実施例においては半導体基
板を例として説明したが、これに限るものではなく絶縁
体あるいは金属の基板を用いてもよい。但し、金属基板
の場合は凹部に挿着されるＩＣチップ相互間の電気的絶
縁に考慮する必要がある。
図を参照して説明すると、この実施例は上記第１の実施
例のように予め半導体基板１ｏに相補型ＭＯ８集積回路
装置のような半導体装置を形成することなく直ちに互い
に隣接する複数の凹部１２を形成し同凹部に別個に作成
した相補型ＭＯ８集積回路装置、バイポーラ集積回路装
置等の異種のＩＣチップ１３ ａ、 １３ ｂを挿入
固定する点に特徴がある。第４（ａ）図は、半導体基板
１０に互いに隣接した複数の凹部１２を形成した状態を
示し、形成方法は第１の実施例に示したのと同様である
。第５図は、前記凹部に別個に作成した相補型ＭＯ５集
積回路装置、バイポーラ集積回路装置等の異種のＩＣチ
ップ１３ ａ、 １３ ｂを挿入固定した状態を示す
、第６図は、ＩＣチップ１３ａ、１３ｂの挿入された半
導体基板ｌｏ上に所定の開口部を設けた絶縁Ｎ１４を形
成し、同絶縁層上に形成した導電層１５により所定の開
口部間を接続する配線と取り出し電極を形成した状態を
示す。これらの形成方法は、第１の実施例に示したのと
同様である。なお、上記他の実施例においては半導体基
板を例として説明したが、これに限るものではなく絶縁
体あるいは金属の基板を用いてもよい。但し、金属基板
の場合は凹部に挿着されるＩＣチップ相互間の電気的絶
縁に考慮する必要がある。
以上のように、本実施例によれば第１の実施例に述べた
効果を享受しつつ、半導体に限らず絶縁体あるいは金属
等基板材料を用途に応じて自由に選択することが出来る
という効果が得られる。
効果を享受しつつ、半導体に限らず絶縁体あるいは金属
等基板材料を用途に応じて自由に選択することが出来る
という効果が得られる。
なお、上記実施例においては、相補型ＭＯ８集積回路装
置とバイポーラ型・集積回路装置を組み合わせた複合型
半導体装置について説明しているが、これに限るもので
はなく、同一半導体基板に同時に形成することが製造上
困難な異種の半導体装置を複合させる場合にも適用する
ことができ、上記した特有の効果を得ることが出来る。
置とバイポーラ型・集積回路装置を組み合わせた複合型
半導体装置について説明しているが、これに限るもので
はなく、同一半導体基板に同時に形成することが製造上
困難な異種の半導体装置を複合させる場合にも適用する
ことができ、上記した特有の効果を得ることが出来る。
（発明の効果）
以上説明したように本発明によれば、同一半導体基板に
複数の異種の半導体装置を同時に形成する場合に必要な
複雑な工程を要しないので製造が容易となり高歩留の達
成が可能である。また、各々の半導体装置はそれぞれの
最適工程によって作られるので特性的に優れており、そ
れらを組み合わせた本発明にかかる複合型半導体装置も
特性的に優れたものにすることが出来る。さらに、各半
導体装置の組合せが任意に出来ると共に各半導体装置の
製造技術に加えて２層配線にのみ注意すればよいので設
計が容易になるという効果も得られる。
複数の異種の半導体装置を同時に形成する場合に必要な
複雑な工程を要しないので製造が容易となり高歩留の達
成が可能である。また、各々の半導体装置はそれぞれの
最適工程によって作られるので特性的に優れており、そ
れらを組み合わせた本発明にかかる複合型半導体装置も
特性的に優れたものにすることが出来る。さらに、各半
導体装置の組合せが任意に出来ると共に各半導体装置の
製造技術に加えて２層配線にのみ注意すればよいので設
計が容易になるという効果も得られる。
また、第２の発明によれば、上記効果にあわせて、半導
体に限らず絶縁体あるいは金属等基板材料を用途に応じ
て自由に選択することが出来るという効果が得られる。
体に限らず絶縁体あるいは金属等基板材料を用途に応じ
て自由に選択することが出来るという効果が得られる。
第１（ａ）図は本発明に係る複合型半導体装置の凹部の
形成状態を示す断面図、第１（ｂ）図は、同状態を示す
平面図、第２図は前記凹部にＩＣチップを挿入した状態
を示す断面図、第３図は前記複合型半導体装置の表面上
に所定の絶縁層及び導電層を形成した状態を示した断面
図、第４（ａ）図は本発明に係る他の実施例の複合型半
導体装置の、基板に凹部を形成した状態を示す断面図、
第４（ｂ）図は、同状態を示す平面図、第５図は前記凹
部にＩＣチップを挿入した状態を示す断面図、第６図は
前記複合型半導体装置の表面上に所定の絶縁層及び導電
層を形成した状態を示した断面図である。 １０ ・ １ ・ ・ ・ 凹部、１ ｂ ・ ・ ・ 縁層、１ 符号の説明 ・・半導体基板、１０ａ・・・基板、１相補型ＭＯ８集
積回路装置、１２・ ３ａ・・・バイポーラＩＣチップ、１３相補型ＭＯ８Ｉ
Ｃチップ、１４・・・絶５・ ・導電層。
形成状態を示す断面図、第１（ｂ）図は、同状態を示す
平面図、第２図は前記凹部にＩＣチップを挿入した状態
を示す断面図、第３図は前記複合型半導体装置の表面上
に所定の絶縁層及び導電層を形成した状態を示した断面
図、第４（ａ）図は本発明に係る他の実施例の複合型半
導体装置の、基板に凹部を形成した状態を示す断面図、
第４（ｂ）図は、同状態を示す平面図、第５図は前記凹
部にＩＣチップを挿入した状態を示す断面図、第６図は
前記複合型半導体装置の表面上に所定の絶縁層及び導電
層を形成した状態を示した断面図である。 １０ ・ １ ・ ・ ・ 凹部、１ ｂ ・ ・ ・ 縁層、１ 符号の説明 ・・半導体基板、１０ａ・・・基板、１相補型ＭＯ８集
積回路装置、１２・ ３ａ・・・バイポーラＩＣチップ、１３相補型ＭＯ８Ｉ
Ｃチップ、１４・・・絶５・ ・導電層。
Claims (2)
- （１）第１の半導体装置を少なくとも１つ配設し、その
半導体装置に隣接して第２の半導体装置を埋設する凹部
を少なくとも１つ形成してなる半導体基板と、前記第２
の半導体装置の基板を前記凹部に嵌合固定した状態にて
前記両半導体装置を被覆しかつ両半導体装置を互いに電
気的に接続すべき箇所に開口部を設けた共通の絶縁層と
、該絶縁層及び前記開口部の上面に形成されて前記半導
体装置を互いに接続するための導電層よりなる配線部と
を備えてなる複合型半導体装置。 - （２）複数の半導体装置を隣接するように埋設する凹部
を形成してなる基板と、前記半導体装置の基板を前記凹
部に嵌合固定した状態にて前記両半導体装置を被覆しか
つ両半導体装置を互いに電気的に接続すべき箇所に開口
部を設けた共通の絶縁層と、該絶縁層及び前記開口部の
上面に形成されて前記半導体装置を互いに接続するため
の導電層よりなる配線部とを備えてなる複合型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281076A JPH03142869A (ja) | 1989-10-27 | 1989-10-27 | 複合型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281076A JPH03142869A (ja) | 1989-10-27 | 1989-10-27 | 複合型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03142869A true JPH03142869A (ja) | 1991-06-18 |
Family
ID=17633989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281076A Pending JPH03142869A (ja) | 1989-10-27 | 1989-10-27 | 複合型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03142869A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030075814A (ko) * | 2002-03-20 | 2003-09-26 | 주식회사 씨큐브디지탈 | 반도체 멀티칩 모듈 패키지 및 그 제조 방법 |
| WO2004112136A1 (en) * | 2003-06-12 | 2004-12-23 | Koninklijke Philips Electronics N.V. | Electronic device |
| JP2006054309A (ja) * | 2004-08-11 | 2006-02-23 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2007514321A (ja) * | 2003-12-10 | 2007-05-31 | ザ、リージェンツ、オブ、ザ、ユニバーシティ、オブ、カリフォルニア | ミックスド・シグナル集積回路のための低クロストーク回路基板 |
| CN112956019A (zh) * | 2018-11-09 | 2021-06-11 | 华为技术有限公司 | 一种集成有至少两个裸片的芯片 |
| EP3998625A3 (en) * | 2020-10-22 | 2022-11-02 | NXP USA, Inc. | Hybrid device assemblies and method of fabrication |
-
1989
- 1989-10-27 JP JP1281076A patent/JPH03142869A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030075814A (ko) * | 2002-03-20 | 2003-09-26 | 주식회사 씨큐브디지탈 | 반도체 멀티칩 모듈 패키지 및 그 제조 방법 |
| WO2004112136A1 (en) * | 2003-06-12 | 2004-12-23 | Koninklijke Philips Electronics N.V. | Electronic device |
| JP2007514321A (ja) * | 2003-12-10 | 2007-05-31 | ザ、リージェンツ、オブ、ザ、ユニバーシティ、オブ、カリフォルニア | ミックスド・シグナル集積回路のための低クロストーク回路基板 |
| JP2006054309A (ja) * | 2004-08-11 | 2006-02-23 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| CN112956019A (zh) * | 2018-11-09 | 2021-06-11 | 华为技术有限公司 | 一种集成有至少两个裸片的芯片 |
| EP3869554A4 (en) * | 2018-11-09 | 2022-03-23 | Huawei Technologies Co., Ltd. | CHIP INTEGRATED IN AT LEAST TWO DICE |
| EP3998625A3 (en) * | 2020-10-22 | 2022-11-02 | NXP USA, Inc. | Hybrid device assemblies and method of fabrication |
| US11830842B2 (en) | 2020-10-22 | 2023-11-28 | NXP USA., Inc. | Hybrid device assemblies and method of fabrication |
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