JP2001176874A - 半導体装置 - Google Patents

半導体装置

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JP2001176874A
JP2001176874A JP35607999A JP35607999A JP2001176874A JP 2001176874 A JP2001176874 A JP 2001176874A JP 35607999 A JP35607999 A JP 35607999A JP 35607999 A JP35607999 A JP 35607999A JP 2001176874 A JP2001176874 A JP 2001176874A
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JP
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film
bonding pad
metal wiring
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Kiyomi Naruge
清実 成毛
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Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【課題】 安定した素子分離が行え、微細化が可能で、
高信頼性、高性能な半導体装置を提供すること。 【解決手段】 シリコン基板３０上の素子領域５７には
ＭＯＳトランジスタが形成され、この素子領域５７を電
気的に分離する素子分離領域５８はＳＴＩ領域３６で形
成されており、全体を層間絶縁膜３７が覆っている。こ
の層間絶縁膜３７上には、コンタクトホール３８を介し
てＭＯＳトランジスタとのコンタクトを取る金属配線層
３９が形成され、この金属配線層３９を利用して、外部
とのコンタクトを取るボンディングパッド４０も形成さ
れている。そして、ボンディングパッド４０直下の領域
のシリコン基板３０には、ＳＴＩ領域も半導体素子も形
成しないボンディング領域５９とすることを特徴として
いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
するもので、特に半導体素子のボンディングパッド周辺
の構造に係る。
【０００２】
【従来の技術】ＩＣ、ＬＳＩにおいては、シリコン基板
中に形成された各素子を電気的に分離することが必要で
ある。近年のデバイスの集積度の向上に伴って、個々の
素子のディメンジョンの縮小と同時に素子分離領域の
幅、並びに面積の縮小化が極めて重要になってきてい
る。
【０００３】従来、素子分離構造の形成のために、ＬＯ
ＣＯＳ（LOCal Oxidation of Silicon）法による素子分
離が広く用いられてきた。このＬＯＣＯＳ法による素子
分離について図１６を用いて説明する。図１６はＭＯＳ
トランジスタの断面図を示している。
【０００４】図示するように、ｐ型シリコン基板１０上
の素子領域にはゲート絶縁膜１１を介してゲート電極１
２が形成され、また、シリコン基板１０中にはソース、
ドレイン領域となるｎ＋型不純物拡散層１３、１３が選
択的に形成されることでＭＯＳトランジスタが形成され
ている。そして、素子分離領域は厚いフィールド酸化膜
（ＳｉＯ２膜）１４で形成され、全体を層間絶縁膜１５
が覆っている。この層間絶縁膜１５中または層間絶縁膜
１５上で被覆された金属配線層（図示せず）を外部に接
続するためのボンディングパッド１６は、素子分離領域
のフィールド酸化膜１４上に位置するように形成されて
いる。これは、半導体チップをリードフレーム等に実装
する際、ワイヤボンディング時のボンディングパッド１
６に印加される圧力により素子が影響を受けないように
するためである。そして、半導体チップを保護するため
のパッシベーション膜１７が、ボンディングパッド１６
部上に開口を有して形成されている。
【０００５】次に、素子分離領域となるフィールド酸化
膜１４の形成方法について説明する。まずシリコン基板
１０上に熱酸化法等により２０〜６０ｎｍ程度の膜厚の
パッド酸化膜を形成する。続いてこのパッド酸化膜上に
ＣＶＤ（Chemical Vapor Deposition）法等によりＳｉ
Ｎ膜を１００〜２００ｎｍ程度の膜厚に形成する。そし
て、リソグラフィ技術とエッチングにより素子分離領域
となる領域のパッド酸化膜とＳｉＮ膜とを除去する。こ
の後フィールド酸化膜を形成するわけだが、その前にフ
ィールド酸化膜直下の高不純物濃度層を形成するため
に、例えばｎ型ＭＯＳトランジスタ回路ではボロン、ｐ
型ＭＯＳトランジスタ回路ではリンや砒素等によるチャ
ネル・ストップ・イオン注入を行う。そして、レジスト
を剥離した後、温度約１０００℃、数時間のウェット酸
化を行うことにより、膜厚０．３〜１．０μｍのフィー
ルド酸化膜１４を選択的に素子分離領域に形成する。
【０００６】しかし、このフィールド酸化膜１４は、そ
の選択酸化時に横方向に酸化が進み、素子領域へフィー
ルド酸化膜１４が食い込むバーズビーク（Bird's bea
k）と呼ばれる現象が発生する。この部分を図１６の参
照符号１４’に示している。このため、素子領域の実効
的な幅が狭くなる。この量は変換差と呼ばれており、実
際のフォトレジストパターンの設計の際にはこの変換差
を見込まなければならず、リソグラフィ工程に負担をか
ける原因となっている。また、選択酸化により素子分離
領域を形成するＬＯＣＯＳ法では、原理的にこのバーズ
ビークを無くすことが出来ないため素子分離領域幅の拡
大が避けられない。また、素子分離幅を小さくしようと
すると、選択酸化が進まず、十分な素子分離を行うこと
が出来なかった。以上のことから、ＬＯＣＯＳ法による
素子分離は半導体チップの集積度の向上を妨げる原因と
もなっていた。
【０００７】そこで近年、素子分離領域の形成方法にＳ
ＴＩ（Shallow Trench Isolation）技術を用いるのが主
流になっている。ＳＴＩ法による素子分離について、前
述のＬＯＣＯＳ法同様、ＭＯＳトランジスタを例に挙げ
て図１７を用いて説明する。図１６と同じように、素子
領域にはＭＯＳトランジスタが形成されている。一方、
素子分離領域は、シリコン基板１０に形成されたトレン
チ１８とこのトレンチ１８内に堆積形成された絶縁膜
（ＳｉＯ２膜）１９によって形成（以下ＳＴＩ領域２０
と呼ぶ）されている。また、ボンディングパッド１６が
形成される位置の半導体基板１０には、ＬＯＣＯＳ法の
場合のフィールド酸化膜１４のかわりに、幅の狭いＳＴ
Ｉ領域２０が複数形成されている。勿論、隣接するＳＴ
Ｉ領域２０間の素子領域に素子が形成されることはな
い。
【０００８】次に、素子分離領域となるＳＴＩ領域２０
の形成方法について図１８乃至図２３を用いて説明す
る。図１８乃至図２３はＳＴＩ技術による素子分離領域
の形成方法について説明するためのもので、ＭＯＳトラ
ンジスタの製造工程を例に取った断面図を順次示してい
る。
【０００９】まず図１８に示すように、例えばｐ型シリ
コン基板１０上に、水素燃焼酸化法等により、ＳｉＯ２
膜２１を形成し、さらにＳｉＮ膜２２をＣＶＤ法等によ
り堆積形成する。
【００１０】次に全面にフォトレジストを塗布し、リソ
グラフィ技術とＲＩＥ（Reactive Ion Etching）法等の
異方性エッチングにより、素子分離領域の形成予定部の
フォトレジスト、ＳｉＮ膜２２を除去する。そして図１
９に示すように、パターニングされたＳｉＮ膜２２をマ
スクに用いたＲＩＥ法によりＳｉＯ２膜２１及びシリコ
ン基板１０のエッチングを行いトレンチ１８を形成す
る。
【００１１】次に図２０に示すように、素子分離に使用
するＳｉＯ２膜１９をＣＶＤ法やバイアススパッタ法に
より堆積形成してトレンチ１８を埋め込む。
【００１２】その後、図２１に示すように、ＣＭＰ（Ch
emical Mechanical Polishing）法等によりＳｉＯ２膜
１９の表面を削る。この時、ＳｉＮ膜２２は研磨のスト
ッパーとして働く。
【００１３】そして図２２のように、残っているＳｉＮ
膜２２を化学的気相エッチング技術により、ＳｉＯ２膜
２１をＮＨ４Ｆ（フッ化アンモニウム）溶液により、そ
れぞれ除去する。
【００１４】以上がＳＴＩ技術による素子分離領域の形
成方法である。
【００１５】その後は周知の方法により素子領域に、図
２３に示すようなＭＯＳトランジスタを形成する。
【００１６】従来、素子分離領域の形成にはこのような
方法が一般的に行われてきた。また前述したように、ボ
ンディングパッド１６が位置する領域には複数のＳＴＩ
領域２０を設けることで対応していた。これは、ボンデ
ィングパッド１６の幅に相当するような幅の広いＳＴＩ
領域の形成が現実的に困難なためである。この点につい
て図２４乃至図２７に示した素子分離領域の断面図を用
いて説明する。
【００１７】まず図２４に示すように、図１８及び図１
９で説明した工程によりシリコン基板１０にトレンチ１
８、１８’を形成する。この時、ボンディングパッドが
位置する領域には、幅の広いトレンチ１８’を形成した
と仮定する。このトレンチ１８’幅はボンディングパッ
ド幅を十分にカバーするものでなければならないため、
約１００μｍ程度の幅が必要である。それに対し、通常
の素子分離用のトレンチ１８の幅は０．３〜０．５μｍ
程度である。
【００１８】そして、ＳｉＯ２膜１９を堆積形成してト
レンチ１８、１８’を埋め込む。トレンチを埋め込むに
はトレンチ幅の約半分の膜厚を堆積形成する必要があ
る。すなわち、通常の素子分離用のトレンチ１８を埋め
込むには、０．２〜０．３μｍ程度の膜厚のＳｉＯ２膜
を堆積形成すればよい。図２５はこの場合について示し
ており、トレンチ１８は十分埋め込むことが出来るもの
の、ボンディングパッド直下のトレンチ１８’を完全に
埋め込むことが出来ない様子を示している。
【００１９】この結果、次のＣＭＰ法等によりＳｉＯ２
膜１９の表面を削る工程で、図２６に示すように、トレ
ンチ１８’内のＳｉＯ２膜１９も削られ、素子領域端の
シリコン基板１０も削られるため、素子分離領域として
の機能を果たすことが出来なくなるとともに、素子領域
端の素子も形成できない。
【００２０】一方、約１００μｍもの幅を有するトレン
チを埋め込もうとすると、約５０μｍ以上のＳｉＯ２膜
１９を堆積形成する必要がある。この場合について図２
７に示している。しかし、５０μｍ強もの厚いＳｉＯ２
膜１９を堆積形成すること、そして次のＣＭＰ工程でこ
の５０μｍ強のＳｉＯ２膜１９を削るというのは非効率
的であり、現実的でない。
【００２１】以上のように、ＳＴＩ法では、広い素子分
離領域を形成することが困難であるために、ＳＴＩ領域
２０を複数並べることで距離を稼いでいた。しかしこの
構造では、シリコン基板１０にＳＴＩ領域２０の楔を打
ち込んだような構造の領域にボンディングパッド１６が
形成されるため、構造的に安定度が劣悪である。そのた
め、半導体チップをリードフレーム等に実装する際、ワ
イヤボンディング時のボンディングパッド１６に加わる
圧力によりシリコン基板１０にクラックが発生しやすい
という問題があった。更に、素子の耐性を向上してこの
クラックの発生を防止するために、素子上の層間絶縁膜
などの層の厚さを大きくする必要があり、チップ厚が大
きくなるという問題があった。
【００２２】
【発明が解決しようとする課題】上述したように、従来
のＳＴＩ技術を用いた素子分離方法では、幅の広いＳＴ
Ｉ領域の形成が困難であった。そのためボンディングパ
ッド下部等、幅の広い素子分離領域が必要な場合には、
ＳＴＩ領域を複数並べることで対応していた。
【００２３】しかし、半導体基板にＳＴＩ領域の楔を打
ち込んだような構造の領域にボンディングパッドが形成
されるため、構造的に安定度が劣悪であった。そのた
め、半導体装置を実装する際に、ボンディングパッドに
加わる圧力により半導体基板にクラックが発生しやすい
という問題があった。更に、素子の耐性を向上してこの
クラックの発生を防止するために、素子上の層間絶縁膜
等の層の厚さを大きくする必要があり、チップ厚が大き
くなるという問題があった。
【００２４】この発明は、上記事情に鑑みてなされたも
ので、その目的は、安定した素子分離が行え、微細化、
薄厚化が可能で、高信頼性、高性能な半導体装置を提供
することにある。
【００２５】
【課題を解決するための手段】この発明の請求項１に記
載した半導体装置は、素子領域がトレンチ型の素子分離
領域で電気的に分離され、ボンディングパッドが形成さ
れるべき領域下に、素子分離領域を形成しないボンディ
ング領域を設けた半導体基板と、前記素子領域中にそれ
ぞれ形成される半導体素子と、前記半導体基板上に形成
される層間絶縁膜と、前記層間絶縁膜の前記ボンディン
グ領域上に形成されるボンディングパッドとを具備する
ことを特徴としている。
【００２６】また、請求項２に記載したように、請求項
１記載の半導体装置において、前記層間絶縁膜上に形成
され、前記半導体素子と電気的に接続される金属配線層
を更に備え、前記ボンディングパッドは前記金属配線層
の一部が延設されて形成されていることを特徴としてい
る。
【００２７】請求項３に記載したように、請求項２記載
の半導体装置において、前記金属配線層は、多層配線構
造であり、前記ボンディングパッドは該多層配線構造の
２層目以上のいずれかの層の金属配線層の一部が延設さ
れて形成されていることを特徴としている。
【００２８】請求項４に記載したように、請求項３記載
の半導体装置において、多層配線構造の前記金属配線層
におけるボンディングパッドと異なる層の金属配線層
を、前記ボンディングパッド下の前記層間絶縁膜中に介
在させたことを特徴としている。
【００２９】更に、請求項５に記載したように、請求項
１乃至４いずれか１項記載の半導体装置において、前記
半導体基板のボンディングパッド領域上の前記層間絶縁
膜中に、前記半導体素子のゲート電極層を介在させたこ
とを特徴としている。
【００３０】請求項１のような構成によれば、半導体基
板のボンディングパッドが形成されるべき領域の半導体
基板に、素子分離領域を形成しないボンディング領域を
設けている。すなわち素子の形成されている素子領域間
にはトレンチ型の素子分離領域が形成されているが、こ
のボンディング領域には楔状の素子分離領域が形成され
ていない。そのため、ワイヤボンディング時の圧力によ
り半導体基板に発生するクラックに対しての耐性を向上
させることが出来るので、安定した素子分離が行える。
それにより、半導体装置を薄膜化出来、ひいてはパッケ
ージ厚を薄くすることが出来、薄厚化が可能となり、高
信頼性、高性能な半導体装置を実現できる。
【００３１】請求項２のように、ボンディングパッド
は、金属配線層の一部を利用して形成することで、プロ
セスの簡略化が図れる。また、請求項３のように、この
金属配線層は多層配線層であってもかまわない。
【００３２】請求項４のように、金属配線層が多層配線
層の場合、ボンディングパッドを形成する金属配線層よ
り下のレベルの層の金属配線層がボンディング領域上の
層間絶縁膜内において金属層を形成することで、この金
属層がワイヤボンディング時の圧力の緩衝材として機能
する。そのため、半導体基板に発生するクラックに対し
ての耐性を更に向上させることが出来るので、安定した
素子分離が行える。
【００３３】また、請求項５のように、半導体基板のボ
ンディング領域上にゲート電極層を形成することで、こ
のゲート電極層がワイヤボンディング時の圧力の緩衝材
として機能する。そのため、半導体基板に発生するクラ
ックに対しての耐性を更に向上させることが出来るの
で、安定した素子分離が行える。
【００３４】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００３５】この発明の実施形態に係る半導体装置につ
いて、図１を用いて説明する。図１はＭＯＳトランジス
タの断面図を示している。
【００３６】図示するように、ｐ型シリコン基板３０上
の素子領域５７にはゲート絶縁膜３１を介してゲート電
極３２が形成され、また、シリコン基板３０中にはソー
ス、ドレイン領域となるｎ＋型不純物拡散層３３、３３
が選択的に形成されることでＭＯＳトランジスタが形成
されている。この素子領域５７を電気的に分離する素子
分離領域５８は、従来技術で説明したようにトレンチ３
４とこのトレンチ３４内に堆積形成されたＳｉＯ２膜３
５とで形成されたＳＴＩ領域３６で形成されており、全
体を層間絶縁膜３７が覆っている。ＭＯＳトランジスタ
のソース、またはドレイン領域３３上の層間絶縁膜３７
中にはコンタクトホール３８が形成され、この層間絶縁
膜３７上には、コンタクトホール３８を介してＭＯＳト
ランジスタとのコンタクトを取る金属配線層３９が形成
されている。また、この金属配線層３９を利用して、外
部とのコンタクトを取るボンディングパッド４０も形成
されている。そして、この層間絶縁膜３７、金属配線層
３９、ボンディングパッド４０上には、パッシベーショ
ン膜４１とこの半導体装置を保護するためのコーティン
グ材４２が、ボンディングパッド４０部に開口を有して
形成されることで半導体装置４５が形成されている。な
お従来、ボンディングパッド４０直下の領域のシリコン
基板３０には複数のＳＴＩ領域を形成していたが、本実
施形態ではＳＴＩ領域を形成しないボンディング領域５
９としている。このボンディング領域５９にはＳＴＩ領
域も半導体素子も形成しない。
【００３７】以上のような構成の半導体装置の製造方法
について図２乃至図９を用いて説明する。図２乃至図９
はＭＯＳトランジスタの製造工程を例にとって断面図を
順次示している。
【００３８】まず、例えばｐ型シリコン基板３０上に、
水素燃焼酸化法等により、シリコン基板３０の表面を保
護するためのＳｉＯ２膜４３を形成し、さらに素子分離
用のトレンチ形成のためのマスク材となるＳｉＮ膜４４
をＣＶＤ法等により堆積形成する。そして、リソグラフ
ィ技術とＲＩＥ法等の異方性エッチング技術によりＳｉ
Ｎ膜４４を所望の形状にパターニングする。次に、パタ
ーニングされたＳｉＮ膜４４をマスクに用いたＲＩＥ法
等により図２のような素子分離用のトレンチ３４を形成
する。これにより、シリコン基板３０を素子領域５７
と、この素子領域５７を電気的に分離するための素子分
離領域５８と、ボンディングパッド形成予定領域である
ボンディング領域５９に分割する。なお、ボンディング
パッドの形成予定位置であるボンディング領域５９には
トレンチは形成しない。
【００３９】そして図３のように、ＣＶＤ法やバイアス
スパッタ法により素子分離のためのＳｉＯ２膜３５を全
面に堆積形成してトレンチ３４を埋め込む。
【００４０】その後、図４に示すように、ＣＭＰ法等に
よりＳｉＯ２膜３５の表面を削る。この時、ＳｉＮ膜４
４は研磨のストッパーとして働く。
【００４１】そして図５のように、残っているＳｉＮ膜
４４を化学気相エッチング技術により、ＳｉＯ２膜４３
をＮＨ４Ｆ溶液により、それぞれ除去する。
【００４２】その後は周知の技術により、素子領域５７
に図６に示すようなＭＯＳトランジスタを形成する。す
なわち、シリコン基板３０上にゲート絶縁膜としてのＳ
ｉＯ ２膜３１を形成し、このＳｉＯ２膜３１上にゲート
電極としての多結晶シリコン膜３２を形成する。引き続
き、イオン注入技術によりｎ型不純物である砒素、リン
等を選択的にシリコン基板３０中へ導入することで、ソ
ース、ドレイン領域となるｎ＋型不純物拡散層３３を形
成してＭＯＳトランジスタが形成される。勿論ボンディ
ング領域５９には素子を形成しない。
【００４３】そして図７に示すように、全面に層間絶縁
膜３７を形成する。この層間絶縁膜３７は例えば、段差
被覆性の高いＴＥＯＳ（tetraethylorthosilicate ; Si
(OC2H5)4）を用いたＳｉＯ２膜やＢＰＳＧ（Boron Phos
phorous Silicate Glass）である。
【００４４】その後、図８のように、層間絶縁膜３７に
ＭＯＳトランジスタの電極とのコンタクトを取るための
コンタクトホール３８を形成する。
【００４５】引き続き、図９に示すように、スパッタリ
ング法などにより例えばＷ（Tungsten）等の金属プラグ
によりコンタクトホール３８を埋め込み、層間絶縁膜３
７上にＡｌ膜等により金属配線層３９を形成する。ま
た、同時にこの金属配線層３９を利用してボンディング
パッド４０も形成する。勿論、金属配線層３９は層間絶
縁膜３７との接着性を考慮してＴｉＮ膜とＡｌ膜との多
層構造であっても良い。
【００４６】そして、全面にパッシベーション膜４１と
して、例えばプラズマＣＶＤ法によりＳｉ３Ｎ４膜（p-
SiN）を形成する。この際、金属配線層３９の信頼性の
向上のために、金属配線層３９とパッシベーション膜４
１との間には熱ＣＶＤにより形成したＰＳＧ（Phosphor
ous Silicate Glass）膜や、プラズマＣＶＤにより形成
したＳｉＯ２（p-SiO2）膜を介在させても良い。その
後、全面にこの半導体装置を保護するためのコーティン
グ材４２を形成し、ボンディングパッド部上に開口を形
成して、図１のような半導体装置４５を形成する。
【００４７】その後は、この半導体装置４５のパッケー
ジへの実装を行う。図１０は実装された半導体装置４５
の一部の拡大断面図、図１１は図１０の全体の断面図を
示している。図１０、図１１に示すように、半導体装置
４５をマウントペースト４６によりリードフレーム４７
のアイランド４８上にダイボンディングする。そして、
半導体装置４５のボンディングパッド４０とリード４９
とをボンディングワイヤ５０によってワイヤボンディン
グを行う。引き続き半導体装置を図１１に示すように樹
脂５１でモールドすることにより半導体パッケージを完
成する。
【００４８】また、パッケージの別の形態として図１２
にＢＧＡ（Ball Grid Array）の断面図を示した。すな
わち、配線の施された実装基板５２上にマウントペース
ト４６により半導体装置４５をダイボンディングする。
そして、半導体装置４５のボンディングパッド４０と実
装基板５２上の配線とをボンディングワイヤ５０によっ
てワイヤボンディングを行い、樹脂５１でモールドす
る。実装基板５２の裏面には外部との接続のためのハン
ダボール５３が形成されている。
【００４９】更に図１３は、ＢＧＡを例に、２つの半導
体チップを３次元的に実装するＳｔａｃｋｅｄ−ＭＣＰ
（Multi-chip Package）の断面図を示している。実装基
板５２には２つの半導体装置４５、４５’の配線が施さ
れており、まず半導体装置４５が実装基板５２上にマウ
ントペースト４６によりダイボンディングされ、この半
導体装置４５上に半導体装置４５’が同じくマウントペ
ースト４６’によりダイボンディングされている。そし
て半導体装置４５、４５’はそれぞれボンディングワイ
ヤ５０、５０’によりワイヤボンディングされている。
勿論、パッケージに制限はなく、セラミックパッケージ
やテープキャリアパッケージについても適用できる。
【００５０】上記のような構成によれば、シリコン基板
３０のボンディングパッド４０直下の領域を、従来のよ
うにＳＴＩ領域３６を楔状に形成せず、また素子も形成
しないボンディング領域５９としている。そのため、ワ
イヤボンディング時の圧力によりシリコン基板３０に発
生するクラックに対しての耐性を向上させることが出来
るので、安定した素子分離が行える。また、従来よりも
半導体装置４５を薄膜化出来るため、ＣＳＰ（Chip Siz
e Package, Chip Scaled Package）や、チップを積層し
て３次元的に実装するＳｔａｃｋｅｄ−ＭＣＰのパッケ
ージ厚を薄くすることが出来る。以上のように、半導体
装置の集積度の向上に不可欠なＳＴＩ技術を用いつつ、
ボンディングパッド部における素子分離を安定に行うこ
とが出来るので、微細化、薄厚化が可能な半導体装置を
実現できる。
【００５１】また、図１４は本実施形態の変形例につい
て示しており、ＭＯＳトランジスタの断面図である。こ
れは図１の構造において、ボンディング領域５９上にＭ
ＯＳトランジスタのゲート電極３２層を利用して、多結
晶シリコン膜５４を設けたものである。この構造によれ
ば、多結晶シリコン膜５４が緩衝材の機能を果たすた
め、ワイヤボンディング時にボンディングパッド４０を
介してシリコン基板３０が受ける圧力を軽減させること
が出来る。
【００５２】更に、図１５は別の変形例について示しお
り、多層金属配線層を有するＭＯＳトランジスタの断面
図である。近年の微細化、高集積化の進む半導体装置で
は、図１のように金属配線層が１層だけという場合は希
であり、金属配線層が２層、または３層の多層構造であ
ることの方がむしろ一般的となっている。図１５は２層
の金属配線層の場合について示しており、図１４の構造
において、金属配線層３９上に更に第２の層間絶縁膜５
５を設け、この第２の層間絶縁膜５５上に第２の金属配
線層５６を設けたものである。また、ボンディングパッ
ド４０は第２の金属配線層５６を利用して形成されてい
る。シリコン基板３０のボンディング領域５９上には２
層の層間絶縁膜３７、５５に加えて、第１の金属配線層
３９を利用した金属層３９’と、ゲート電極３２層を利
用した多結晶シリコン膜５４とが設けられている。この
構造によれば、多結晶シリコン膜５４に加えて金属層３
９’も緩衝材として機能するため、ワイヤボンディング
時にボンディングパッド４０を介してシリコン基板３０
が受ける圧力を更に軽減させることが出来る。
【００５３】なお、上記実施形態では半導体装置として
ＭＯＳトランジスタを例にとって説明したが、同様にし
てＳＴＩ構造により素子分離を行う他の半導体装置に適
用できるのは勿論であり、本発明の主旨を逸脱しない範
囲で適宜変形して実施することができる。
【００５４】
【発明の効果】以上説明したように、この発明によれ
ば、安定した素子分離が行え、微細化、薄厚化が可能
で、高信頼性、高性能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】この発明の実施形態に係る半導体装置について
説明するためのもので、ＭＯＳトランジスタの断面図。
【図２】この発明の実施形態に係る半導体装置の製造方
法について説明するためのもので、ＭＯＳトランジスタ
の第１の製造工程を示す断面図。
【図３】この発明の実施形態に係る半導体装置の製造方
法について説明するためのもので、ＭＯＳトランジスタ
の第２の製造工程を示す断面図。
【図４】この発明の実施形態に係る半導体装置の製造方
法について説明するためのもので、ＭＯＳトランジスタ
の第３の製造工程を示す断面図。
【図５】この発明の実施形態に係る半導体装置の製造方
法について説明するためのもので、ＭＯＳトランジスタ
の第４の製造工程を示す断面図。
【図６】この発明の実施形態に係る半導体装置の製造方
法について説明するためのもので、ＭＯＳトランジスタ
の第５の製造工程を示す断面図。
【図７】この発明の実施形態に係る半導体装置の製造方
法について説明するためのもので、ＭＯＳトランジスタ
の第６の製造工程を示す断面図。
【図８】この発明の実施形態に係る半導体装置の製造方
法について説明するためのもので、ＭＯＳトランジスタ
の第７の製造工程を示す断面図。
【図９】この発明の実施形態に係る半導体装置の製造方
法について説明するためのもので、ＭＯＳトランジスタ
の第８の製造工程を示す断面図。
【図１０】この発明の実施形態に係る半導体装置の製造
方法について説明するためのもので、図１に示した半導
体装置をパッケージに実装したＭＯＳトランジスタの一
部の拡大断面図。
【図１１】この発明の実施形態に係る半導体装置の製造
方法について説明するためのもので、図１０の全体を示
す断面図。
【図１２】この発明の実施形態に係る半導体装置の製造
方法について説明するためのもので、ＢＧＡの断面図。
【図１３】この発明の実施形態に係る半導体装置の製造
方法について説明するためのもので、半導体装置を３次
元実装したＢＧＡの断面図。
【図１４】この発明の実施形態の変形例について説明す
るためのもので、ＭＯＳトランジスタの断面図。
【図１５】この発明の実施形態の別の変形例について説
明するためのもので、多層金属配線層を有するＭＯＳト
ランジスタの断面図。
【図１６】従来のＬＯＣＯＳ法による素子分離領域を有
する半導体装置について説明するためのもので、ＭＯＳ
トランジスタの断面図。
【図１７】従来のＳＴＩ法による素子分離領域を有する
半導体装置について説明するためのもので、ＭＯＳトラ
ンジスタの断面図。
【図１８】従来のＳＴＩ法による素子分離領域を有する
半導体装置の製造方法について説明するためのもので、
ＭＯＳトランジスタの第１の製造工程を示す断面図。
【図１９】従来のＳＴＩ法による素子分離領域を有する
半導体装置の製造方法について説明するためのもので、
ＭＯＳトランジスタの第２の製造工程を示す断面図。
【図２０】従来のＳＴＩ法による素子分離領域を有する
半導体装置の製造方法について説明するためのもので、
ＭＯＳトランジスタの第３の製造工程を示す断面図。
【図２１】従来のＳＴＩ法による素子分離領域を有する
半導体装置の製造方法について説明するためのもので、
ＭＯＳトランジスタの第４の製造工程を示す断面図。
【図２２】従来のＳＴＩ法による素子分離領域を有する
半導体装置の製造方法について説明するためのもので、
ＭＯＳトランジスタの第５の製造工程を示す断面図。
【図２３】従来のＳＴＩ法による素子分離領域を有する
半導体装置の製造方法について説明するためのもので、
ＭＯＳトランジスタの第６の製造工程を示す断面図。
【図２４】従来のＳＴＩ法による幅の広い素子分離領域
の第１の製造工程を示す断面図。
【図２５】従来のＳＴＩ法による幅の広い素子分離領域
の第２の製造工程を示す断面図。
【図２６】従来のＳＴＩ法による幅の広い素子分離領域
の第３の製造工程を示す断面図。
【図２７】図２５の製造工程の変形例を示しており、従
来のＳＴＩ法による幅の広い素子分離領域の第２の製造
工程を示す断面図。
【符号の説明】
１０、３０…シリコン基板 １１、３１…ゲート絶縁膜 １２、３２…ゲート電極 １３、３３…不純物拡散層 １４…ＬＯＣＯＳ法による素子分離領域 １４’…バーズビーク １５、３７…層間絶縁膜 １６、４０…ボンディングパッド １７、４１…パッシベーション膜 １８、３４…トレンチ １８’…幅の広いトレンチ １９、２１、３５、４３…ＳｉＯ２膜 ２０、３６…ＳＴＩ法による素子分離領域（ＳＴＩ領
域） ２２、４４…ＳｉＮ膜 ３８…コンタクトホール ３９…金属配線層 ３９’…金属層 ４２…コーティング材 ４５、４５’…半導体装置 ４６、４６’…マウントペースト ４７…リードフレーム ４８…アイランド ４９…リード ５０、５０’…ボンディングワイヤ ５１…樹脂 ５２…実装基板 ５３…ハンダボール ５４…多結晶シリコン膜 ５５…第２の層間絶縁膜 ５６…第２の金属配線層 ５７…素子領域 ５８…素子分離領域 ５９…ボンディング領域
フロントページの続き Ｆターム(参考） 5F033 HH04 HH08 HH33 JJ19 KK04 MM05 PP15 QQ37 QQ48 QQ58 QQ65 RR04 RR06 RR15 SS04 SS08 SS11 SS15 SS19 UU01 VV01 VV06 VV07 XX17 5F044 EE02 EE11

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 素子領域がトレンチ型の素子分離領域で
    電気的に分離され、ボンディングパッドが形成されるべ
    き領域下に、素子分離領域を形成しないボンディング領
    域を設けた半導体基板と、 前記素子領域中にそれぞれ形成される半導体素子と、 前記半導体基板上に形成される層間絶縁膜と、 前記層間絶縁膜の前記ボンディング領域上に形成される
    ボンディングパッドとを具備することを特徴とする半導
    体装置。
  2. 【請求項２】 前記層間絶縁膜上に形成され、前記半導
    体素子と電気的に接続される金属配線層を更に備え、前
    記ボンディングパッドは前記金属配線層の一部が延設さ
    れて形成されていることを特徴とする請求項１記載の半
    導体装置。
  3. 【請求項３】 前記金属配線層は、多層配線構造であ
    り、前記ボンディングパッドは該多層配線構造の２層目
    以上のいずれかの層の金属配線層の一部が延設されて形
    成されていることを特徴とする請求項２記載の半導体装
    置。
  4. 【請求項４】 多層配線構造の前記金属配線層における
    ボンディングパッドと異なる層の金属配線層を、前記ボ
    ンディングパッド下の前記層間絶縁膜中に介在させたこ
    とを特徴とする請求項３記載の半導体装置。
  5. 【請求項５】 前記半導体基板のボンディングパッド領
    域上の前記層間絶縁膜中に、前記半導体素子のゲート電
    極層を介在させたことを特徴とする請求項１乃至４いず
    れか１項記載の半導体装置。
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* Cited by examiner, † Cited by third party
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KR101043460B1 (ko) 2003-06-03 2011-06-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｍｅｍｓ 장치 및 그 형성 방법

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