KR20030075814A - 반도체 멀티칩 모듈 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 멀티칩 모듈(Multi chip module; MCM) 패키지 제조방법은, 반도체 칩이 구현된 실리콘 웨이퍼 기판 상에 웨이퍼 제작 공정을 이용하여 멀티칩 모듈 패키지를 제조하므로서 제작 공정을 단순화하고, 제작비용을 절약하며 고속 및 고열 방출소자에 적용 가능하다.
상기 목적을 달성을 위한 본 발명의 멀티칩 모듈 패키지 제조방법은,
하나 이상의 칩 패드(13)를 갖는 적어도 하나 이상의 반도체 칩 영역(12)이 구현된 실리콘 웨이퍼 기판(11)을 제작하는 공정과;
상기 실리콘 웨이퍼 기판에 다른 반도체 칩(15)을 부착시키고, 부착된 반도체 칩(15)의 표면과 실리콘 웨이퍼 기판(11)의 표면이 일치되기 쉽도록 하기 위하여 실리콘 웨이퍼 기판 상면에 한 개 이상의 실리콘 홈(14)을 만드는 공정과;
상기 실리콘 웨이퍼 기판에 제작된 실리콘 홈(14)에 접착/충진 재료(16)를 사용하여 반도체 칩(15)을 본딩하고, 반도체 칩(15)과 실리콘 웨이퍼 기판(11) 사이에 형성된 틈을 메우는 공정과;
상기 반도체 칩(15)이 본딩된 실리콘 웨이퍼 기판(11) 상면에 1차 보호막 재료층(17)을 도포하고, 상기 1차 보호막 재료층을 선택적으로 식각하여 칩 패드(13)부를 노출시키는 공정과;
상기 1차 보호막 재료층(17) 및 상기 노출된 칩 패드(13) 상면에 금속막을 증착한 후, 선택적으로 식각하여 금속 패턴(18)을 형성하는 공정과;
상기 1차 보호막 재료층 및 금속 패턴 위에 2차 보호막 재료층(19)을 도포한 후, 선택적으로 식각하여 상기 금속 패턴(18)의 소정위치 상면을 노출시켜 외부와 전기적 연결 부위(20)를 형성하는 공정과;
상기 노출된 금속 패턴의 전기적 연결 부위(20) 상면에 전기적인 매개체인 솔더 범프(21)를 부착하는 공정과;
상기 실리콘 웨이퍼 기판(11) 상에 형성된 멀티칩 모듈 패키지(100)를 낱개로 절단하는 공정; 및
상기 완성된 멀티칩 모듈 패키지(100)를 상부 인쇄회로기판(22)에 실장하는 공정을 포함한다.

Description

반도체 멀티칩 모듈 패키지 및 그 제조 방법{Method of fabricating Multichip module package for semiconductor device}
본 발명은 반도체 소자의 패키지 방법에 관한 것으로 특히, 반도체 소자의 멀티 칩 모듈(Multi chip module; MCM)의 패키지 및 그 제조 방법에 관한 것이다.
종래의 멀티칩 모듈 패키지는 패키지된 칩의 전기적 연결을 위한 본딩 패드를 갖는 하이브리드(hybrid) 집적회로 기판에 패키지된 칩을 실장하여 제작한다.
그 한 예로서, 도 1a 에 표면실장(Surface mounting technology; SMT)기법에 의해 제작된 멀티칩 모듈 패키지를, 도 1b 에 플립칩 기법(Flip-chip technology)을 사용하여 제작된 멀티칩 모듈 패키지를 나타내었다.
도 1a 의 표면실장 기법에 의해 제작된 멀티칩 모듈 패키지는 칩을 웨이퍼에서 분할하는 단계, 칩에 리이드 프레임으로부터 연장되는 리이드를 접속하는 단계, 리이드가 본딩된 칩을 수지 등으로 밀봉하는 단계가 포함된 패키지 공정을 사용하여 제작된 표면실장형 패키지(1)를 멀티칩 모듈 기판(2)에 표면실장하는 단계로 제작된다.
도 1b 에 나타낸 플립칩 기법(Flip-chip technology)은 컬랩스 제어식 칩 접속(Controlled Collapse Chip Connection : C4)기법으로 잘 확립되어 있으며 칩들을 2차 레벨 패키지(2nd level package substrate : 기판)들에 접속하는데 널리 사용되고 있다. 이 기법은 반도체 칩의 I/O 패드 상에 솔더 범프를 형성시킨 플립칩형 패키지(4)를 동일한 패턴의 패드들을 갖는 멀티칩 모듈 기판(2)에 솔더링 하므로써 칩과 기판간에 상호접속이 이루어지도록 하는 방법이다.
상기와 같은 종래 멀티칩 모듈 패키지에서 멀티칩 모듈 기판(2)은 단지 와이어 본딩 또는 플립칩 본딩 패드를 갖는 수동적 물체에 불과하였다.
이러한 기판들은 유기재료(FR-4, BT-Resin 등) 세라믹 또는 실리콘 재료를 사용하였다. 이러한 기판(2)의 목적은 기판 상의 칩들 간 또는 다른 인쇄회로기판(Mother board)에 전기적 연결 수단을 제공하는 것 뿐이었다.
또한, 상기 멀티칩 모듈 패키지는 패키지 제조단계부터 멀티칩 모듈에 실장하는 단계까지 포함하기 때문에 제조 공정이 복잡하고 어려울 뿐만 아니라, 많은 비용을 필요로 한다.
또한, 전기 신호 전달이 여러 가지의 금속 재료를 경유하기 때문에 신호 전달 구간이 길어 신호 지연의 문제가 있다.
본 발명의 목적은, 종래의 멀티칩 모듈 패키지를 제작하기 위한 기판 대신 활성 칩이 구현된 실리콘 기판을 사용하여 웨이퍼 제작 공정을 이용하여 멀티칩 모듈 패키지를 제작하기 때문에 종래의 멀티칩 모듈 패키지의 제작 공정에 비해 공정을 단순화하는데 있다. 이에 따라 제작비용 및 신호 지연의 문제를 해결할 수 있다.
또한, 따로 수동소자(Passive component)를 제작하여 멀티칩 모듈 기판에 실장하는 것이 아니고, 멀티칩 모듈 기판 상에 직접 구현할 수도 있으므로 제작비용 및 전기적 신호 지연의 문제를 해결할 수 있다. 실리콘 기판의 방열 특성이 우수하여 따로 열 방출 시스템을 사용하지 않아도 열 방출 문제가 해결될 수 있다.
또한, 본 발명은 칩들의 크기가 작아서 칩을 취급하기 힘들어서 일반 패키지 및 멀티칩 모듈 패키지 구현이 어려운 경우 상기 실리콘 기판을 이용하여 취급하기 좋은 일반/표준 크기로 패키지를 구현 또는 멀티칩 모듈 패키지의 제작 방법을 제공하는데 그 목적이 있다.
도 1 은 종래 기술에 의한 멀티칩 모듈 패키지들을 도시한 단면도
도 2 는 본 발명에 따른 웨이퍼 기판 상에서 멀티칩 모듈 패키지를 형성하는 방법을 순차적으로 나타낸 공정 단면도 및 평면도
도 3 은 본 발명에 따른 도 2 의 멀티칩 모듈 패키지를 상부 인쇄회로기판에 실장한 단면도
도 4 는 본 발명에 따른 멀티칩 모듈 패키지에 대한 다른 실시예를 도시한 단면도
* 도면의 주요부분에 대한 부호의 설명 *
1 : 표면실장형 패키지 2 : 멀티칩 모듈 기판
3 : 솔더 범프 4 : 플립칩형 패키지
11 : 실리콘 웨이퍼 기판(Substrates)
12 : 반도체 칩 영역 13 : 칩 패드
14 : 실리콘 홈 15 : 반도체 칩
16 : 접착 / 충진 재료 17 : 1차 보호막 재료층
18 : 금속 패턴 19 : 2차 보호막 재료층
20 : 전기적 연결 부위 21 : 솔더 범프
22 : 인쇄회로기판(Mother board)
23 : 기판 패드 24 : 와이어(Wire)
25 : 금속 패드(Under bump metallugy ; UBM)
100: 멀티칩 모듈 패키지
상기한 바와 같은 목적을 달성하기 위한 본 발명의 멀티칩 모듈 패키지(100)제조방법은, 상면에 하나 이상의 칩 패드(13)를 갖는 적어도 하나 이상의 반도체 칩 영역(12)이 구현된 실리콘 웨이퍼 기판(11)을 제작하는 공정과;
상면에 하나 이상의 칩 패드(13)를 갖는 적어도 하나 이상의 반도체 칩 영역(12)이 구현된 실리콘 웨이퍼 기판(11)에 다른 반도체 칩(15)이 부착되고, 부착된 반도체 칩(15)의 표면과 실리콘 웨이퍼 기판(11)의 표면이 일치되도록 실리콘 웨이퍼 기판 상면에 한 개 이상의 실리콘 홈(14)을 만드는 공정과;
실리콘 웨이퍼 기판(11)에 제작된 한 개 이상의 실리콘 홈(14)에, 상면에 하나 이상의 칩 패드(13)를 갖는 적어도 하나 이상의 반도체 칩(15)을 접착/충진 재료(16)로 본딩하면서 본딩 후 기판의 실리콘 홈(14)과 반도체 칩(15) 간에 형성된 틈을 접착/충진 재료(16)로 메우는 공정과;
상면에 하나 이상의 칩 패드(13)를 갖는 반도체 칩 영역(12)이 형성되고, 반도체 칩(15)이 본딩된 실리콘 웨이퍼 기판(11) 상면에 1차 보호막 재료층(17)을 피복한 후, 1차 보호막 재료층을 선택적으로 식각하여 칩 패드(13)부를 노출시키는 공정과;
상기 반도체 칩(12,15)들 간의 칩 패드(13)를 전기적으로 연결 또는 상부 인쇄회로기판(22)으로 연결 되도록 상기 1차 보호막 재료층(17) 및 상기 노출된 칩 패드(13) 상면에 금속막을 증착한 후, 선택적으로 식각하여 금속 패턴(18)을 형성하는 공정과;
상기 형성된 금속 패턴(18)을 보호하고 상부 인쇄회로기판(22)과의 전기적 연결을 하기 위해 상기 1차 보호막 재료층(17) 및 금속 패턴(18)위에 2차 보호막 재료층(19)을 도포한 후, 선택적으로 식각하여 상기 금속 패턴(18)의 임의 위치의 상면을 노출시켜 전기적 연결 부위(20)를 형성하는 공정과;
상기 노출된 금속 패턴(18)의 전기적 연결 부위(20) 상면에 전기적인 매개체인 솔더 범프(21)를 부착하는 공정과;
상기 실리콘 웨이퍼 기판(11) 상에 형성된 멀티칩 모듈 패키지(100)를 낱개로 절단하는 공정과;
완성된 멀티칩 모듈 패키지(100)를 상부 인쇄회로기판(22)에 실장하는 공정을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 제조공정 및 전기적 및 열적 특성이 개선된 반도체 멀티칩 모듈 패키지 및 그 제조방법에 대한 바람직한 실시예를 상세히 설명한다.
먼저, 도 2a 와 같이, 하나 이상의 칩 패드(13)를 갖는 적어도 하나 이상의 반도체 칩 영역(12)이 이미 형성된 실리콘 웨이퍼 기판(11)상에 하이브리드 멀티칩 모듈 소자를 구현하기 위해 하나 이상의 칩 패드(13)를 갖는 적어도 하나 이상의 반도체 칩(15)을 부착하기 위해 하나 이상의 실리콘 홈(14)을 형성한다.
이때 사용되는 실리콘 웨이퍼 기판(11)의 크기는 직경 4 ~ 12 인치 웨이퍼를 사용할 수 있다. 적응방법에 따라 실리콘 웨이퍼 기판(11)의 재료가 실리콘 뿐만 아니라 화합물 반도체(GaAs, SiGe, InP 등)를 사용할 수도 있다.
상기 실리콘 웨이퍼 기판(11) 상에 구현된 반도체 칩 영역(12)은 구동 소자(active component) 또는 수동 소자(passive component)이거나, 혹은 둘 다 구현되기도 한다.
아울러, 상기 실리콘 웨이퍼 기판(11) 상에 실리콘 홈(14)을 형성하는 공정은, 습식 식각이나 건식 식각 모두가 사용 가능하다. 상기 실리콘 홈(14)의 깊이는 부착되는 반도체 칩(15) 두께의 100 ~ 300% 정도로 하여 50 ~ 600 ㎛ 정도로 한다.
또한, 반도체 칩 영역(12)이 구현되지 않은 상태에서 하나 이상의 실리콘 홈(14)만 제작된 상태의 실리콘 웨이퍼 기판(11)이 사용되어 개별적으로 제작된 반도체 칩(15)들을 부착하도록 할 수도 있다. 이때에는 실리콘 웨이퍼 기판(11)은 순수한 멀티칩 모듈 기판으로 사용된다고 보면 된다.(실시예 도 4b 참조)
도 2b 는 도 2a 의 A - A 선을 절단한 종단면도이며, 도 2a 의 도면부호와 같은 도면부호로 지시된 것은 도 2a 의 구성요소와 같다.
도 2c 와 같이, 상기 실리콘 웨이퍼 기판(11)에 제작된 한 개 이상의 실리콘 홈(14)에, 실리콘 홈 깊이와 비슷하거나 깊이보다 얇게 두께가 맞추어진 하나 이상의 칩 패드(13)를 갖는 한 개 이상의 반도체 칩(15)을 접착/충진 재료(16)로 접착후, 실리콘 웨이퍼 기판의 실리콘 홈(14)과 반도체 칩(15) 간에 형성된 틈을 접착/충진 재료(16)로 메워준다.
도 2d 는 도 2c 의 C - C 선을 절단한 종단면도이며, 도 2c 의 도면부호와 같은 도면부호로 지시된 것은 도 2c 의 구성요소와 같다.
도 2e 는 상기 상면에 하나 이상의 칩 패드(13)를 갖는 반도체 칩 영역(12)이 형성되고, 반도체 칩(15)이 본딩된 실리콘 웨이퍼 기판(11) 상면에 1차 보호막 재료층(17)을 도포하고, 상기 1차 보호막 재료층을 선택적으로 식각하여 반도체 칩(12,15) 상의 칩 패드(13)부를 노출시킨 공정 단계를 보여준다.
이때 적용된 1차 보호막 재료층(17)의 재료로는 폴리이미드(Polyimide : PI), 벤조사이클로뷰텐(Benzo cyclo butene : BCB), 에폭시 수지(Epoxy resin), 실리콘 수지(Siloxane or Silicone resin) 등이 사용된다.
선택적 식각 공정을 감광성 재료(Photoresist)를 이용하거나 1차 보호막 재료 자체를 감광성(Photosensitive) 재료를 사용할 수도 있다. 상기 1차 보호막 재료층(17)의 공정은 때에 따라서 선택적으로 사용하지 않을 수도 있다. 즉, 실리콘 웨이퍼 기판(11) 상의 반도체 칩 영역(12)과 부착된 반도체 칩(15) 표면의 보호가필요 없거나 하면, 이 1차 보호막 공정을 제외할 수도 있다.(실시예 도 4c 참조)
도 2f 는 도 2e 의 E - E 선을 절단한 종단면도이며, 도 2e 의 도면부호와 같은 도면부호로 지시된 것은 도 2e 의 구성요소와 같다.
도 2g 에서는 상기 반도체 칩(12,15)들 간의 칩 패드(13)를 전기적으로 연결 또는 상부 인쇄회로기판(22)으로 연결 되도록, 상기 1차 보호막 재료층(17) 및 상기 노출된 칩 패드(13) 상면에 금속막을 증착하고, 선택적으로 식각하여 금속 패턴(18)을 형성하는 공정을 보여준다.
상기 금속 증착 공정으로는 스퍼터 증착(Sputterred deposition)이 주로 사용되며, 금속 막의 두께를 증가시키기 위해 전해 또는 무전해 도금 증착(Electro-plating deposition, Electroless-plating deposition)이 추가적으로 적용될 수 있다.
이때 적용된 금속막 층은 하나 이상의 층으로 이루어지며, 사용되는 금속은 알루미늄 또는 알루미늄합금, 티타늄 또는 티타늄합금, 니켈 또는 니켈합금, 구리 또는 구리합금, 크롬 또는 크롬합금, 금 또는 금합금 등이 주로 사용된다.
다음과 같이 사례들이 사용된다. 처음을 맨 아래층으로 보고 순차적으로 증착되는 것으로서, Al/Ni(or Ni 합금), Al/Ni(or Ni 합금)/Cu, Al/Ti/Ni(or Ni 합금)/Cu, Ti/Ni(or Ni 합금), Ti(or Ti 합금)/Ni(or Ni 합금)/Cu 등이 사용될 수 있다.
도 2h 는 도 2g 의 G - G 선을 절단한 종단면도이며, 도 2g 의 도면부호와 같은 도면부호로 지시된 것은 도 2g 의 구성요소와 같다.
도 2i 에서는 상기 형성된 금속 패턴(18)을 보호하고 상부 인쇄회로기판과의 전기적 연결을 하기 위해, 상기 1차 보호막 재료층(17) 및 금속 패턴(18)위에 2차 보호막 재료층(19)을 피복하고, 선택적으로 식각하여 상기 금속 패턴(18)의 임의 위치의 상면을 노출시켜 전기적 연결 부위(20)를 형성하는 공정을 보여준다.
상기 2차 보호막 재료층(19)의 재료로는, 상기 1차 보호막 재료층의 재료와 동일한 재료를 사용하는 것을 기본으로 하며, 신뢰성 특성에 따라 다른 재료를 적용할 수 있다. 또한 비감광 또는 감광성 재료 모두 적용이 가능하다.
한편, 상기 1차 및 2차 보호막 재료층(17,19)을 도포하는 공정은, 코팅 장비를 사용하여 스핀 코팅(spin coating)을 하거는 프린팅(printing) 또는 라미네이팅(Laminating)으로 도포하여 상기 1차 및 2차 보호막 재료층을 도포하여 제조할 수 있다.
도 2j 는 도 2i 의 I - I 선을 절단한 종단면도이며, 도 2i 의 도면부호와 같은 도면부호로 지시된 것은 도 2i 의 구성요소와 같다.
도 2k 에서는 상기 노출된 금속 패턴(18)의 전기적 연결 부위(20) 상면에 전기적인 매개체인 솔더 범프(21)를 부착하는 공정과, 실리콘 웨이퍼 기판(11)에 동시에 형성된 다수 개의 멀티칩 모듈 패키지(100)를 절단 장비(Sawing machine)를 사용하여 낱개로 절단된 상태를 보여준다.
상기 솔더 범프(21)에 사용된 재료는 공융점(Eutectic solder : 63Sn/37Pb), 고융점(High Lead solder : 90~95Pb/Sn), 납이 없는 솔더(Lead free solder : Sn/Ag, Sn/Cu, Sn/Zn, Sn/Zn/Bi, Sn/Ag/Cu or Sn/Ag/Bi ) 중에서 선택된 어느 하나의 재료가 사용될 수 있다.
도 21 은 도 2k 의 K - K 선을 절단한 종단면도이며, 도 2k 의 도면부호와 같은 도면부호로 지시된 것은 도 2k 의 구성요소와 같다.
도 3 은 완성된 멀티칩 모듈 패키지를 실장하는 실시예를 보여준다.
도 3a 는 플립칩 기법에 의한 멀티칩 모듈 패키지(100)를 상부 인쇄회로기판(22)에 실장한 것으로서, 멀티칩 모듈 패키지를(100)를 제작하는 단계;
상기 제작된 멀티칩 모듈 패키지(100)를 뒤집는 단계;
상기 멀티칩 모듈 패키지(100)의 솔더 범프(21)의 패턴과 일치하도록, 인쇄회로기판(22)의 상부에 미리 형성된 기판 패드(23) 상에 상기 멀티칩 모듈 패키지의 솔더 범프(21)를 일치하여 실장하는 단계를 포함한다.
이때 실장된 솔더 범프(21)의 신뢰성을 증가시키기 위하여 언더필 밀봉 공정을 진행할 수도 있다.
도 3b 는 멀티칩 모듈 패키지(100)에 솔더 범프(21)를 형성하지 않은 상태에서 인쇄회로기판(22)의 상부에 멀티칩 모듈 패키지(100)를 다이 본딩(Die bonding)한 후, 와이어(24)를 사용하여 기판 패드(23)와 멀티칩 모듈 패키지(100) 상의 전기적 연결 부위(20)를 와이어 본딩(Wire bonding)으로 실장한 실시예를 나타낸 것이다. 이때 사용되는 와이어는 금(Gold), 알루미늄(Aluminum), 구리(Copper) 등이 사용된다.
도 4 는, 상기 본 발명의 멀티칩 모듈 패키지(100)에 있어 구조가 다른 실시예를 보여준다.
도 4a 는 솔더 범프(21)와 하부 금속 패턴(18) 층과의 신뢰성을 증가 개선시키기 위해 솔더 범프(21)와 2차 보호막 재료층(19)에 형성된 전기적 연결 부위(20)를 통한 금속 패턴(18) 사이에 금속 패드(25:UBM)를 형성한 실시예를 보여준다.
이때 적용된 금속막 층은 하나 이상의 층으로 이루어지며, 사용되는 금속은 알루미늄 또는 알루미늄합금, 티타늄 또는 티타늄합금, 니켈 또는 니켈합금, 구리 또는 구리합금, 크롬 또는 크롬합금, 금 또는 금합금 등이 주로 사용된다.
다음과 같이 사례들이 사용된다. 처음을 맨 아래층으로 보고 순차적으로 층을 이루게 되는 것으로서, Al/Ni(or Ni 합금), Al/Hi(or Ni 합금)/Cu, Al/Ti/Ni(or Ni 합금)/Cu, Ti/Ni(or Ni 합금), Ti(or Ti 합금)/Ni(or Ni 합금)/Cu 등이 사용될 수 있다.
도 4b 에서는 실리콘 웨이퍼 기판(11) 상에 반도체 칩 영역(12)을 미리 구현하지 않고 각각의 반도체 칩(15)을 실리콘 웨이퍼 기판(11) 상에 형성된 실리콘 홈(14)에 부착하여서 제작된 멀티칩 모듈 패키지(100)의 다른 실시예들을 보여주고 있다.
도 4c 는 본 발명의 상기 공정 설명에서 상세하게 언급하였듯이 1차 보호막 재료층(17)을 사용하지 않은 실시예를 보여주고 있다.
이상과 같은 본 발명의 반도체 멀티칩 모듈 패키지(100)는 기존의 반도체 칩의 패키징 공정 진행 없이 웨이퍼 기판에 반도체 칩이 미리 형성되거나 부착하여일괄적으로 패키징 되면서 멀티칩 모듈 패키지(100)가 제작되기 때문에 제조 공정이 간단하고, 반도체 칩 간의 전기적 거리 및 반도체 칩과 상부 인쇄회로기판 간의 전기적 거리가 짧아 고속 소자에 적용할 수 있다.
또한, 본 발명은 종래의 멀티칩 모듈 패키지를 제작하기 위해 기판 대신에 활성 칩(반도체 칩 영역)이 구현된 실리콘 기판을 사용하고, 웨이퍼 제작 공정을 이용하여 멀티칩 모듈 패키지를 제작하기 때문에 종래의 멀티칩 모듈 패키지의 제작 공정에 비해 공정을 단순화시키는 효과가 있다.
뿐만 아니라, 수동소자(Passive component)를 따로 제작하여 멀티칩 모듈 기판에 실장하는 것이 아니고, 멀티칩 모듈 기판 상에 직접 구현할 수 있으므로 제작 비용 및 전기적 신호 지연의 문제를 해결할 수 있다.
그리고, 실리콘 기판의 방열 특성이 우수하여 따로 열 방출 시스템을 사용하지 않아도 열 방출 문제가 해결될 수 있다. 또한, 본 발명은 반도체 칩의 크기가 작아서 칩을 취급하기 어려운 경우에도 상기 실리콘 기판을 이용하여 취급하기 좋은 일반/표준 크기로 패키지를 구현할 수 있고 아울러, 멀티칩 모듈 패키지의 제작 방법을 제공할 수 있는 등의 제반 특, 장점을 지니고 있다.

Claims (23)

  1. 하나 이상의 칩 패드(13)를 갖는 적어도 하나 이상의 반도체 칩 영역(12)이 구현된 실리콘 웨이퍼 기판(11)과;
    상기 실리콘 웨이퍼 기판에 다른 반도체 칩(15)을 부착시키고, 부착된 반도체 칩(15)의 표면과 실리콘 웨이퍼 기판(11)의 표면이 일치되기 쉽도록 하기 위하여 실리콘 웨이퍼 기판 상면에 형성되는 한 개 이상의 실리콘 홈(14)과;
    상기 실리콘 웨이퍼 기판에 제작된 실리콘 홈(14)에 반도체 칩(15)을 본딩하고, 반도체 칩(15)과 실리콘 웨이퍼 기판(11) 사이에 형성된 틈을 메우는 접착/충진 재료(16)와;
    상기 반도체 칩(15)이 본딩된 실리콘 웨이퍼 기판(11) 상면을 보호하기 위한 칩 패드(13)가 노출된 1차 보호막 재료층(17)과;
    상기 1차 보호막 재료층(17) 위에 상기 노출된 칩 패드(13)를 통해 외부와 전기적으로 연결하기 위한 금속 패턴(18)과;
    상기 1차 보호막 재료층 및 금속 패턴을 보호하기 위해, 상기 금속 패턴(18)의 소정위치 상면을 노출시켜 외부와 전기적 연결 부위(20)를 형성하는 2차 보호막 재료층(19)과;
    상기 노출된 금속 패턴의 전기적 연결 부위(20) 상면에 부착된 전기적인 매개체인 솔더 범프(21)를 포함하는 반도체 멀티칩 모듈 패키지.
  2. 제 1 항에 있어서,
    상기 실리콘 웨이퍼 기판(11)의 재질은, 실리콘(Silicon)이나 화합물 반도체로서, GaAs, SiGe, InP 에서 선택된 어느 하나의 재질로 된 것이 특징인 반도체 멀티칩 모듈 패키지.
  3. 제 1 항에 있어서,
    상기 실리콘 웨이퍼 기판(11) 상에 반도체 칩 영역(12)이 구현되지 않은 상태에서 멀티칩 모듈 패키지(100)를 제조하도록 한 것이 특징인 반도체 멀티칩 모듈 패키지.
  4. 제 1 항에 있어서,
    상기 실리콘 웨이퍼 기판(11) 상의 실리콘 홈(14)의 깊이는 부착되는 반도체 칩(15) 두께의 100 ~ 300% 정도로 하여 50 ~ 600 ㎛ 정도로 형성하여서 된 것이 특징인 반도체 멀티칩 모듈 패키지.
  5. 제 1 항에 있어서,
    상기 1차 및 2차 보호막 재료층(17,19)의 재료는, 감광성 또는 비감광성의 폴리이미드(Polyimide : PI), 벤조사이클로뷰텐(Benzo cyclo butene : BCB), 에폭시 수지(Epoxy resin), 실리콘 수지(Siloxane or Silicone resin) 중 어느 하나를 사용하는 것이 특징인 반도체 멀티칩 모듈 패키지.
  6. 제 1 항에 있어서,
    상기 금속 패턴(18)층을 형성하기 전에 형성되는 1차 보호막 재료층(17)은 필요에 따라 선택적으로 사용할 수 있도록 한 것이 특징인 반도체 밀티칩 모듈 패키지.
  7. 제 1 항에 있어서,
    상기 금속 패턴(18)의 금속 층은 적어도 하나 이상의 층으로 이루어지며, 사용되는 금속으로는 알루미늄 또는 알루미늄합금, 티타늄 또는 티타늄합금, 니켈 또는 니켈합금, 구리 또는 구리합금, 크롬 또는 크롬합금, 금 또는 금합금 중의 어느 하나의 재질로 이루어지는 것을 특징으로 하는 반도체 멀티칩 모듈 패키지.
  8. 제 1 항에 있어서,
    상기 솔더 범프(21)에 사용된 재료는 공융점(Eutectic solder : 63Sn/37Pb), 고융점(High Lead solder : 90~97Pb/Sn), 납이 없는 솔더(Lead free solder : Sn/Ag, Sn/Cu, Sn/Zn, Sn/Zn/Bi, Sn/Ag/Cu or Sn/Ag/Bi ) 중 선택된 어느 하나로 제조하여서 된 것이 특징인 반도체 멀티칩 모듈 패키지.
  9. 제 1 항에 있어서,
    상기 솔더 범프(21)와 2차 보호막 재료층(19) 및 전기적 연결 부위(20) 사이에 적어도 하나 이상의 층으로 이루어진 금속 패드(25) 층을 형성하여서 된 것이 특징인 반도체 멀티칩 모듈 패키지.
  10. 제 9 항에 있어서,
    상기 금속 패드(25) 층의 재질은, 알루미늄 또는 알루미늄합금, 티타늄 또는 티타늄합금, 니켈 또는 니켈합금, 구리 또는 구리합금, 크롬 또는 크롬합금, 금 또는 금합금 중에서 선택된 어느 하나의 재질로 이루어지는 것을 특징으로 하는 반도체 멀티칩 모듈 패키지.
  11. 하나 이상의 칩 패드(13)를 갖는 적어도 하나 이상의 반도체 칩 영역(12)이 구현된 실리콘 웨이퍼 기판(11)을 제작하는 공정과;
    상기 실리콘 웨이퍼 기판에 다른 반도체 칩(15)을 부착시키고, 부착된 반도체 칩(15)의 표면과 실리콘 웨이퍼 기판(11)의 표면이 일치되기 쉽도록 하기 위하여 실리콘 웨이퍼 기판 상면에 한 개 이상의 실리콘 홈(14)을 만드는 공정과;
    상기 실리콘 웨이퍼 기판에 제작된 실리콘 홈(14)에 접착/충진 재료(16)를 사용하여 반도체 칩(15)을 본딩하고, 반도체 칩(15)과 실리콘 웨이퍼 기판(11) 사이에 형성된 틈을 메우는 공정과;
    상기 반도체 칩(15)이 본딩된 실리콘 웨이퍼 기판(11) 상면에 1차 보호막 재료층(17)을 도포하고, 상기 1차 보호막 재료층을 선택적으로 식각하여 칩 패드(13)부를 노출시키는 공정과;
    상기 1차 보호막 재료층(17) 및 상기 노출된 칩 패드(13) 상면에 금속막을 증착한 후, 선택적으로 식각하여 금속 패턴(18)을 형성하는 공정과;
    상기 1차 보호막 재료층 및 금속 패턴 위에 2차 보호막 재료층(19)을 도포한 후, 선택적으로 식각하여 상기 금속 패턴(18)의 소정위치 상면을 노출시켜 외부와 전기적 연결 부위(20)를 형성하는 공정과;
    상기 노출된 금속 패턴의 전기적 연결 부위(20) 상면에 전기적인 매개체인 솔더 범프(21)를 부착하는 공정과;
    상기 실리콘 웨이퍼 기판(11) 상에 형성된 멀티칩 모듈 패키지(100)를 낱개로 절단하는 공정; 및
    상기 완성된 멀티칩 모듈 패키지(100)를 상부 인쇄회로기판(22)에 실장하는 공정을 포함하는 반도체 멀티칩 모듈 패키지 제조방법.
  12. 제 11 항에 있어서,
    상기 실리콘 웨이퍼 기판(11)의 재질은, 실리콘(Silicon)이나 화합물 반도체로서, GaAs, SiGe, InP 에서 선택된 어느 하나의 재질로 된 것이 특징인 반도체 멀티칩 모듈 패키지 제조방법.
  13. 제 11 항에 있어서,
    상기 실리콘 웨이퍼 기판(11) 상에 반도체 칩 영역(12)이 구현되지 않은 상태에서 멀티칩 모듈 패키지(100)를 제조하도록 한 것이 특징인 반도체 멀티칩 모듈패키지 제조방법.
  14. 제 11 항에 있어서,
    상기 실리콘 웨이퍼 기판(11) 상의 실리콘 홈(14)은, 습식 식각이나 건식 식 각 중 선택된 어느 하나로 형성하고, 상기 실리콘 홈의 깊이는 부착되는 반도체 칩(15) 두께의 100 ~ 300% 정도로 하여 50 ~ 600 ㎛ 정도로 형성하여서 된 것이 특징인 반도체 멀티칩 모듈 패키지 제조방법.
  15. 제 11 항에 있어서,
    상기 1차 및 2차 보호막 재료층(17,19)을 도포하는 공정은, 코팅 장비를 사용하여 스핀 코팅(spin coating)을 하거는 프린팅(printing) 또는 라미네이팅(laminating)으로 도포하는 것이 특징인 반도체 멀티칩 모듈 패키지 제조방법.
  16. 제 11 항에 있어서,
    상기 1차 및 2차 보호막 재료층(17,19)의 재료는, 감광성 또는 비감광성의 폴리이미드(Polyimide : PI), 벤조사이클로뷰텐(Benzo cyclo butene : BCB), 에폭시 수지(Epoxy resin), 실리콘 수지(Siloxane or Silicone resin) 중 어느 하나를 사용하는 것이 특징인 반도체 멀티칩 모듈 패키지 제조방법.
  17. 제 11 항에 있어서,
    상기 금속 패턴(18) 층을 형성하기 전에 형성되는 1차 보호막 재료층(17)은 필요에 따라 선택적으로 사용할 수 있도록 한 것이 특징인 반도체 밀티칩 모듈 패키지 제조방법.
  18. 제 11 항에 있어서,
    상기 금속 패턴(18)의 금속 층은 적어도 하나 이상의 층으로 이루어지며, 사용되는 금속으로는 알루미늄 또는 알루미늄합금, 티타늄 또는 티타늄합금, 니켈 또는 니켈합금, 구리 또는 구리합금, 크롬 또는 크롬합금, 금 또는 금합금 중의 어느 하나의 재질로 이루어지는 것을 특징으로 하는 반도체 멀티칩 모듈 패키지 제조방법.
  19. 제 11 항에 있어서,
    상기 솔더 범프(21)에 사용된 재료는 공융점(Eutectic solder : 63Sn/37Pb), 고융점(High Lead solder : 90~97Pb/Sn), 납이 없는 솔더(Lead free solder : Sn/Ag, Sn/Cu, Sn/Zn, Sn/Zn/Bi, Sn/Ag/Cu or Sn/Ag/Bi ) 중 선택된 어느 하나로 제조하여서 된 것이 특징인 반도체 멀티칩 모듈 패키지 제조방법.
  20. 제 11 항에 있어서,
    상기 솔더 범프(21)와 2차 보호막 재료층(19) 및 전기적 연결 부위(20) 사이에 적어도 하나 이상의 층으로 이루어진 금속 패드(25) 층을 형성하여서 된 것이 특징인 반도체 멀티칩 모듈 패키지 제조방법.
  21. 제 20 항에 있어서,
    상기 금속 패드(25) 층의 재질은, 알루미늄 또는 알루미늄합금, 티타늄 또는 티타늄합금, 니켈 또는 니켈합금, 구리 또는 구리합금, 크롬 또는 크롬합금, 금 또는 금합금 중에서 선택된 어느 하나의 재질로 이루어지는 것을 특징으로 하는 반도체 멀티칩 모듈 패키지 제조방법.
  22. 제 11 항에 있어서,
    상기 완성된 멀티칩 모듈 패키지(100)를 상부 인쇄회로기판(22)에 실장함에 있어, 플립칩 기법에 의한 실장방법과 다이본딩/와이어 본딩을 사용한 실장방법 중 어느 하나의 방법으로 제조하여서 된 것이 특징인 반도체 멀티칩 모듈 패키지 제조방법.
  23. 제 22 항에 있어서,
    상기 와이어 본딩에 사용된 재료는 금, 알루미늄, 구리 중에서 어느 하나를 사용하는 것이 특징인 반도체 멀티칩 모듈 패키지 제조방법.
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