KR20090056820A - 반도체 장치와, 관통 실리콘 비어를 구비한 패시브 회로 소자를 백사이드 상호 접속 구조체에 형성하기 위한 방법 - Google Patents

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하이징 카오
큉 장
캉 첸
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스태츠 칩팩, 엘티디.
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Abstract

반도체 웨이퍼가 그곳에 형성된 다수 액티브 장치를 갖는 기판을 포함한다. 아날로그 회로가 기판상에 형성된다. 그 아날로그 회로는 인덕터, 메탈-절연체-메탈 캐패시터 또는 레지스터일 수 있다. 그 인덕터는 구리로 이루어진다. 관통 기판 비어(through substrate via, TSV)가 기판에 형성된다. 도전 재료가 아날로그 회로와 전기적 접촉을 하는 TSV에 증착된다. 언더 범프 메탈라이제이션(under bump metalization, UBM)이 TSV와 전기적 접촉을 하는 기판 백사이드상에 형성된다. 솔더 재료가 UBM 층상에 증착된다. 솔더 재료가 UBM 층상에 증착된다. 그 솔더 재료는 리플로오되어 솔더 범프를 형성한다. 와이어 본드가 기판 정부면상에 형성된다.
Figure P1020080107094
반도체 장치, 회로 소자, 웨이퍼, 상호 접속 구조체, 솔더 범프, 솔더 볼

Description

반도체 장치와, 관통 실리콘 비어를 구비한 패시브 회로 소자를 백사이드 상호 접속 구조체에 형성하기 위한 방법{Semiconductor Device and Method for Forming Passive Circuit Elelments with Through Silicon Vias to Backside Interconnect Structures}
본 발명은 일반적으로 반도체 장치, 특히 백사이드 솔더 범프들에 상호 접속된 집적 패시브 회로 소자들을 구비한 반도체 장치에 관한 것이다.
반도체 장치들은 오락, 통신, 네트워크, 컴퓨터, 그리고 가정용 마켓 분야 제품들에서 발견된다. 반도체 장치들은 또한 군사, 우주 항공, 자동차, 산업용 콘트롤러 및 사무용 장비에서 발견된다. 반도체 장치들은 이들 응용 분야들 각각에 필요한 다양한 전기적 기능들을 수행한다.
반도체 장치들의 제조는 다수 다이를 갖는 하나의 웨이퍼 형성을 포함한다. 각 반도체 다이는 수백 내지 수천의 트랜지스터, 다양한 전기적 기능을 수행하는 다른 액티브 및 패시브 장치들을 포함한다. 주어진 하나의 웨이퍼에 대해서, 그 웨이퍼로부터의 각 다이는 전형적으로 동일한 적기적 기능을 수행한다. 프론트-엔드(front-end) 제조는 일반적으로 웨이퍼 상에 반도체 장치를 형성하는 것을 의미 한다. 최종 웨이퍼는 트랜지스터 및 다른 액티브 및 패시브 부품들을 포함하는 액티브 사이드(active side)를 갖는다. 백-엔드(back-end) 제조는 최종 웨이퍼를 개별적인 다이로 컷팅 또는 싱귤레이팅(singulating)하고 구조적 지지 및/또는 환경적 분리를 위해서 패키징하는 것을 의미한다.
반도체 제조의 한 가지 목표는 신속하고, 신뢰성 있으며, 소형이고 보다 고 밀도의 직접 회로(IC)에 적절한 패키지를 저렴한 비용으로 생산하는 것이다. 플립 칩 패키지(flip chip package) 또는 웨이퍼 수준 칩 스케일 패키지(wafer level chip scale package)(WLCSP)는 고속, 고밀도 그리고 큰 핀 수(count)를 요망하는 IC에 이상적으로 적합하다. 플립 칩 스타일 패키징은 다이의 액티브 사이드를 칩 캐리어 기판 또는 프린트 회로 기판(PCB)를 향해 아래로 접하도록 장착시키는 것을 포함한다. 다이상의 액티브 장치들과 캐리어 기판 상의 도전 트랙들 사이의 전기적 및 기계적 상호접속은 다수의 도전성 솔더 범프 또는 볼들을 포함하는 하나의 솔더 범프 구조체를 통해서 달성된다. 그 솔더 범프들은 반도체 기판에 위치된 접촉 패드상에 증착된 솔더 재료에 인가되는 리플로오(reflow) 공정에 의해 형성된다. 이어서 그 솔더 범프들은 캐리어 기판에 솔더된다. 플립 칩 반도체 패키지는, 신호 전파를 감소시키고, 보다 낮은 캐패시턴스 및 전반적으로 양호한 회로 성능을 달성하기 위해서, 다이상의 액티브 장치로부터 캐리어 기판까지의 짧은 전기 도전 경로를 제공한다.
많은 응용에서, 반도체 웨이퍼상에 인덕터, 레지스터 및 캐패시터를 포함하는 패시브 회로 소자들을 형성하는 것이 소망된다. 인덕터와 캐패시터는 IC가 외부 회로 부품들의 사용 없이도 리액티브(reactive) 회로 기능들을 수행하도록 한다. 패시브 회로 소자들, 특히 인덕터는 다이상에서 큰 면적을 차지한다. 인덕터는 전형적으로 기판 표면상에 코일링된 또는 권선된 금속 층들로 구성되는데, 이것은 큰 면적을 소모한다. 다이는 또한 솔더 범프들과 같은 상호접속체를 수용해야 하는데, 이것 또한 큰 공간을 차지한다. 고밀도의 소형 다이에 대한 요구가 상호접속 요건을 고려하여 이루어져야 할 것이다.
고밀도의 소형 다이에 대한 요구에 부합하여 패시브 회로 소자들 및 상호접속 구조체를 직접(integrate)시킬 필요성이 존재한다.
하나의 실시예에서, 본 발명은, 그곳에 형성된 다수 액티브 장치들을 갖는 기판을 제공하는 단계, 상기 기판에 아날로그 회로를 형성하는 단계, 상기 기판에 관통 기판 비어(TSV)를 형성하는 단계, 상기 아날로그 회로와 전기적 접촉을 하는 도전 재료를 상기 상기 TSV에 증착시키는 단계, 상기 TSV의 도전 재료와 전기적 접촉을 하는 기판 백사이드상에 언더 범프 메탈라이제이션(UBM)을 형성하는 단계, 상기 UBM층상에 솔더 재료를 증착시키는 단계, 그리고 솔더 범프를 형성하도록 솔더 재료를 리플로오시키는 단계를 포함하는 반도체 장치 제조 방법을 제공한다. 아날로그 회로는 TSV를 관통하여 기판 백사이드상의 솔더 범프에 전기적으로 연결된다.
다른 하나의 실시예에서, 본 발명은, 기판을 제공하는 단계, 상기 기판상에 패시브 장치를 형성하는 단계, 상기 기판을 관통하는 비어를 형성하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다. 그 비어는 상기 패시브 장치와 전기적 접촉을 하는 도전 재료를 포함한다. 그 방법은 또한 비어의 도전 재료와 전기적 접촉을 하는 기판 백사이드상에 상호 접속 구조체를 형성하는 단계를 포함한다. 패시브 장치는 비어를 관통하여 기판 백사이드의 상호 접속 구조체에 전기적으로 연결된다.
다른 하나의 실시예에서, 본 발명은, 기판을 제공하는 단계, 상기 기판상에 패시브 장치를 형성하는 단계, 상기 기판을 관통하는 비어를 형성하는 단계, 상기 비어에 도전 재료를 증착시키는 단계, 그리고 비어의 도전 재료와 전기적 접촉을 하는 기판 백사이드상에 상호 접속 구조체를 형성하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
다른 하나의 실시예에서, 본 발명은, 기판, 상기 기판상에 형성된 패시브 장치, 그리고 기판을 관통하여 형성된 비어를 포함하는 반도체 장치를 제공한다. 그 비어는 상기 패시브 장치와 전기적 접촉을 하는 도전 재료를 포함한다. 상호 접속 구조체는 비어와 전기적 접촉을 하는 기판 백사이드상에 형성된다. 패시브 장치는 비어를 관통하여 기판 백사이드상의 상호 접속 구조체와 전기적으로 연결된다.
본 발명의 하나 이상의 실시예들이 상세히 기술되었지만, 다음의 청구범위에 기술된 본 발명의 범위를 이탈하지 않는 한 그 실시예들에 변형과 변화가 가능함을 이해할 것이다.
본 발명은 유사한 번호가 동일 또는 유사한 성분들을 나타내는 도면들을 참조하는 다음의 설명에 있는 하나 이상의 실시예들에서 기술될 것이다. 본 발명이 본 발명의 목적을 달성하기 위한 최선 모드 관점에서 기술되지만, 당업자는 첨부된 청구범위와 다음의 설명 및 도면에 의해 지지되는 그들의 균등물에 의해 한정되는 본 발명의 정신 및 범위내에 포함되는 변형, 변화 및 치환물을 커버하는 의도라는 것을 이해할 것이다.
반도체 장치들의 제조는 다수 다이를 갖는 웨이퍼 형성을 포함한다. 각 다이는 수백 내지 수천의 트랜지스터 및 하나 이상의 전기적 기능들을 수행하는 다른 액티브 및 패시브 장치들을 포함한다. 주어진 하나의 웨이퍼에 대해서, 그 웨이퍼로부터의 각 다이는 동일한 전기적 기능을 수행한다. 프론트-엔드(front-end) 제조는 일반적으로 웨이퍼 상에 반도체 장치를 형성하는 것을 의미한다. 최종 웨이퍼는 트랜지스터 및 다른 액티브 및 패시브 장치들을 포함하는 액티브 사이드를 갖는다. 백-엔드(back-end) 제조는 최종 웨이퍼를 개별적인 다이로 컷팅 및 싱귤레이팅(singulating)하고 구조적 지지 및/또는 환경적 분리를 위해서 패키징하는 것을 의미한다.
반도체 웨이퍼는 일반적으로 그곳에 놓이는 반도체 장치를 갖는 액티브 표면과, 실리콘과 같은 벌크(bulk) 반도체 재료로 형성된 백사이드 표면을 갖는다. 그 액티브 사이드 표면은 다수 반도체 다이를 포함한다. 그 액티브 표면은 적층, 패터닝, 도핑 및 열처리를 포함하는 다수 반도체 공정들에 의해 형성된다. 그 적층 공 정에서, 반도체 재료는 열적 산화, 질화, 화학적 증착, 증발 및 스퍼터링을 포함하는 기술들에 의해 기판상에서 성장되거나 또는 증착된다. 포토리소그래피(phtolithograpy)는 표면 영역을 마스킹하고 바람직하지 않은 재료를 에칭제거하여 특수한 구조를 형성하는 것을 포함한다. 도핑 공정은 도펀트(dopant) 재료 농축물을 열확산 또는 이온 주입에 의해 주입한다.
플립 칩 반도체 패키지(flip chip semiconductor package) 또는 웨이퍼 수준 패키지(wafer level package, WLP)는 통상적으로 고속, 고밀도 및 큰 핀(pin) 수를 요구하는 집적 회로(IC)에 일반적으로 사용된다. 플립 칩 스타일 반도체 장치(10)는 도 1에 도시된 바와 같이, 다이(14)의 액티브 영역(12)을 칩 캐리어 기판 또는 프린트 회로 보드(16)(PCB)를 향하여 아래로 접하도록 장착시키는 것을 포함한다. 그 액티브 영역(12)은 다이의 전기적 설계에 따른 액티브 및 패시브 장치들, 도전 층들 및 절연 층들을 포함한다. 아날로그 회로들이 액티브 영역(12)내에 형성된 그리고 전기적으로 상호 접속된 하나 이상의 패시브 장치의 조합에 의해 생성될 수 있다. 예를 들면, 하나의 아날로그 회로는 액티브 영역(12)내에 형성된 하나 이상의 인덕터, 캐패시터 그리고 레지스터를 포함할 수 있다. 전기적 및 기계적 상호 접속들이 다수의 개별적인 도전성 솔더 범프들 또는 볼(22)들을 포함하는 솔더 범프 구조체(20)를 통해서 달성된다. 솔더 범프들은 액티브 영역(12)상에 놓인 범프 패드들 또는 상호접속 사이트(24)상에 형성된다. 범프 패드(24)들은 액티브 영역(12)의 도전 트랙들에 의해 액티브 회로에 연결된다. 솔더 범프(22)들은 솔더 리플로우(reflow) 공정에 의해 캐리어 기판(16)상의 접촉 패드 또는 상호접속 사이 트(26)에 전기적 또는 기계적으로 연결된다. 신호 전파를 감소시키고, 캐패시턴스를 낮추고, 전반적으로 양호한 회로 성능을 달성하기 위해서 플립 칩 반도체 장치는 다이(14)상의 액티브 장치로부터 캐리어 기판(16)의 도전 트랙까지의 짧은 전기 도전 통로를 제공한다.
도 2a는 실리콘 또는 다른 벌크(bulk) 반도체 재료로 제조된 기판(30)을 갖는 반도체 웨이퍼(28)를 도시하고 있다. 트렌치 또는 비어(34, 36)들이 딥 리액티브 이온 에칭(deep reactive ion etch, DRIE) 공정 또는 수산화 칼륨(KOH) 공정으로 실리콘 웨트 에칭(silicon wet etching)을 이용하여 기판(30) 안으로 절삭되어 형성된다. 트렌치들(34, 36)은 나중 스태이지에서 관통 기판 비어(through substrate via, TSV)가 될 것이다. 절연층(38)이 화학적 증착(CVD)에 의해 기판(30)상에 증착된다. 그 절연층(38)은 기판의 외양(contour) 모습을 따르고 트렌치들(34, 36)에 대한 비어 라이너(via liner)를 제공한다. 그 절연층(38)은 이산화실리콘(SiO2), 산질화실리콘(SiON), 질화실리콘(SixNy), 오산화탄탈륨(Ta2O5), 지르코늄(Zr) 산화물 또는 절연 특성들을 갖는 다른 재료로 이루어질 수 있다. 절연층(38)의 두께는 500Å 부터 30㎛까지 인데, 전형적인 값은 약 1000Å이다.
도 2b에서, 전기 도전층(40)이 절연층(38)상에 증착되고 패턴화된다. 그 도전층(40)은 알루미늄(Al), 알루미늄 합금, 구리(Cu), 니켈(Ni), 금(Au), 은(Ag) 또는 다른 전기 전도성 재료로 이루어질 수 있다. 구리(Cu)가 부착층 및 배리어 층과 관련하여 전형적으로 사용된다. 도전층(40)은 티타늄(Ti)/질화티타늄(TiN)/Al/TiN과 같은 멀티플 층들을 가질 수 있다. 도전층(40)의 증착은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 증발, 전해 도금 또는 무전해 도금을 사용한다. 도전 층들(40)은 기판(30)상에 형성된 개개 장치들의 접속에 따라서 전기적으로 공통 또는 전기적으로 분리된다. 비어들(34, 36)에서의 도전층(40)의 패턴은 선택적이다.
저항층들(42a, 42b)로 표시된 저항층(42)은 절연층(38) 상에 증착 및 패턴화되고, 전도층(40)에 연결되어 레지스터를 형성한다. 또한 저항층(42)은 도 2c에 도시된 바와 같이, 도금 층(50) 및 구리 층(54)을 통해 연결되어 레지스터를 형성한다. 저항 층(42b)은 도전 층(40) 및 절연 층(46) 사이에서 힐락(Hillock) 성장을 억제시키도록 패턴화된다. 저항 층(42)은 실리사이드, 도핑된 폴리 실리콘, 질화 탄탈륨(TaN), 니켈크롬(NiCr) 또는 약 100오움/스퀘어 까지의 쉬트 저항성을 갖는 질화티타늄(TiN)으로 이루어진다. 저항층(42)의 증착은 200-5000Å 범위 두께 상태로 PVD 또는 CVD로 이루어진다.
절연층(46)은 저항층(42b)상에 증착되고 패턴화된다. 그 절연층(46)은 절연 목적들을 위해 다른 회로 영역들을 커버할 수 있다. 절연층(46)은 SiO2, SixNy, SiON, Ta2O5, 지르코늄(Zr) 산화물 또는 다른 절연 재료로 이루어질 수 있다. 절연층(46)의 증착은 PVD 또는 CVD를 이용하여 이루어진다.
패시베이션층(48)이 구조적 지지 및 전기적 절연을 위해 도 2a 및 도 2b에서 이루어진 구조체 상에 형성된다. 패시베이션층(48)은 SiO2, SixNy, SiON, 폴리이미드(PI), 벤조사이클로뷰텐(BCB), 폴리벤조옥사졸(PBO) 또는 다른 절연재료로 제조될 수 있다. 패시베이션층(48)의 일부가 도전층(40) 및 절연층들(38, 46)을 노 출시키도록 마스크-디파인드 포토리소그래피(mask-defined photolithograph) 공정을 이용하여 제거된다.
도 2c에서, 구리 도금과 같은 금속 도금층(50)이 두꺼운 포토레지스트(52) 상태로 증착되고 패턴화된다. 그 도금층(50)은 부착층 및 시드(seed)층을 갖는다. 그 부착층은 Ti, TiW, Ta/TaN 또는 Cu로 이루어질 수 있다. 시드층은 전형적으로 Cu이다. 포토레지스트층(52)은 구리(Cu) 층(54)을 위한 도금층(50)상에 패턴화된다. 구리층(54)은 트렌치들(34, 36)상에 콘포멀(conformal) 코팅으로서 증착될 수 있다. 또한 구리(Cu)층은 구리(Cu)를 비어들(34, 36)내로 증착시키는 비어 충진 공정일 수 있다. 구리(Cu)층은 인덕터 윙(wing) 또는 트랜스미션(transmission) 라인들뿐 아니라 상호접속을 형성하기 위해 사용될 수 있다. 그 인덕터 윙들은 구리(Cu) 도금을 관통하는 TSV 금속 증착부와 함께 형성된다. 트렌치들(34, 36)내부의 구리(Cu) 재료는 패시베이션층(48)상의 구리 층(54, 54a)과 동시에 형성될 수 있다. 또한, 구리 층들의 듀얼(dual) 도금은 트렌치들(34, 36)을 충진시키고, 상이한 시간에 구리(Cu) 층(54a)을 형성한다. 비어들(34, 36)안의 선택적인 도전층(40)은 비어들에서의 금속 스텝 커버리지(metal step coverage)와 구리(Cu) 충진 공정을 개선시킨다. 구리(Cu) 층(54)은 기판(30)에 형성된 개별적인 장치들의 접속성에 따라서 전기적으로 공통 또는 분리될 수 있다.
도 2d에서, 포토레지스트(52)가 제거되었다. 도금 층(50)의 일부가 에칭에 의해 제거되었다. 패시베이션층(58)은 구조적 지지 및 전기적 분리를 위해서 도 2a-2c에 형성된 구조체 상에서 코팅된다. 패시베이션층(58)은 SiO2, SixNy, SiON, PI, BCB, PBO, 에폭시 또는 다른 절연 재료로 이루어질 수 있다.
도 2e에서, 반도체 웨이퍼(28)는 TSV(34, 36)를 노출시키도록 백 그라인드(back grind)된다. 따라서, 도전 비어들(34, 36)은 실리콘 기판(30)을 통과한다. 패시베이션층(60)이 반도체 웨이퍼(28)의 백사이드상에 증착되고 패턴화된다. 그 패시베이션층(60)은 SiO2, SixNy, SiON, PI, BCB, PBO, 에폭시 또는 다른 절연 재료로 이루어질 수 있다. 언더 범프 메탈라이제이션(under bump metallization, UBM)(62)이 TSV(34, 36)의 구리(Cu) 층(54)과 전기적으로 접촉하도록 증착되고 패턴화된다. 그 UBM(62)는 Ti, Ni, NiV, Cu 또는 Cu 합금으로 이루어질 수 있다. UBM(62)는 부착층, 배리어층 및 웨팅(wetting) 층을 구비한 멀티플 금속 적층구조일 수 있다. 부착층은 Ti, Cr, Al, TiW 또는 질화 티타늄(TiN)로 이루어진다. 배리어층은 Ni, NiV, CrCu 또는 TiW로 이루어질 수 있다. 웨팅층은 Cu, Au 또는 Ag로 이루어질 수 있다. 노출된 TSV(34, 36)는 UBM(62)의 얼라인먼트를 위해 사용될 수 있다. 또한, 백사이드 얼라인먼트(BSA) 적외선(IR) 얼라인먼트가 UBM(62)형성을 위해 사용될 수 있다.
전기 도전 솔더 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭(ball drop) 또는 스크린 프린팅 공정을 통해서 UBM(62)상에 증착된다. 그 솔더 재료는, Sn, Pb, Ni, Au, Ag, Cu, Bi 및 그들의 합금과 같은 어떤 금속 합금 또는 전기 전도성 재료일 수 있다. 솔더 재료는 전형적으로 Sn96.5 Ag3.5와 같은 납이 없는 재료이다. 솔더 재료는 구형 볼 또는 범프(66)를 형성하도록 도전 재료를 그것의 융점 이상으로 가열하여 리플로우(reflow)시킨다. 일부 응용에서, 솔더 범프(66)는 두 번 리플로우되어 UBM(62)과의 전기적 접촉을 개선시킨다. UBM(62)과 솔더 범프(66)는 상호 접속 구조체의 한 형태를 나타낸다.
도 2f에서, 선택적인 폴리머 글루(glue) 층(70)이 패시베이션 층(58)상에 인가된다. 칩 캐리어(72)가 폴리머 글루 층(70)으로 반도체 웨이퍼(28)에 본디드(bonded)된다. 또한 백그라인딩 테이프 또는 영구 몰딩 화합물이 캐리어(72)가 없는 상태로 인가된다. 영구 몰딩 화합물이 인가되는 경우에, 패시베이션층(58)은 선택적일 수 있다. 백그라인딩 테이프 또는 캐리어(72)를 구비한 폴리버 글루는 다이싱(dicing) 전 또는 후에 제거된다. 또한, 글루 또는 캐리어는 다이에 영구 부착된 상태로 잔류하여 그 일부가 될 수 있다.
레지스터, 인덕터 및 캐패시터와 같은 패시브 회로 소자들은 기판(30) 표면상의 제한된 공간의 상당 부분을 점유한다. UBM(62) 및 솔더 범프(66)와 같은 상호접속 구조체가 다이 백사이드상에 위치된다. 반도체 패키지(68)는 다이 정부측상의 패시브 회로 소자들을 다이 백사이드상의 UBM(62)을 관통하여 솔더 범프(66)에 전기적으로 연결하여 다이의 보다 많은 영역을 이용하고 신뢰선을 개선시키기 위해 34, 36과 같은 많은 TSV를 사용한다.
도 2e의 반도체 장치는 다수 패시브 회로 소자들을 갖는다. 구리(Cu)층(54a)은 기판(30) 표면상에 코일된 인덕터의 단면을 도시하고 있다. 그 인덕터는 기판 표면상에 코일된 또는 권선된 금속 층들로서 형성된다. 도전 층들(40) 및 구리(Cu)층들(54)은 전기적으로 공통 또는 전기적으로 분리되어 원하는 회로 기능에 따라서 패시브 회로 소자들을 연결시킨다. 예를 들면, TSV(34, 36)위에 놓이는 구리 층(54) 부분은 구리 층(54a)과 전기적으로 접촉하여 구리 층(54a)에 의해 형성된 인덕터 양 단부들을 TSV(34, 36) 아래의 UBM(62)을 관통하여 솔더 범프들(66)에 각각 연결시킨다.
유사한 방법으로, 저항층(42a)은 또한 패시브 회로 소자들, 즉, 도전 층들(40)사이에 연결된 레지스터를 제공한다. 저항층(42a) 사이의 도전층(40)위에 놓이는 구리(Cu)층(54)의 부분은 TSV(34, 36)위에 놓이는 구리층(54)과 전기적으로 접촉하여 저항층(42a)에 의해 형성된 래지스터 양 단부들을 TSV(34, 36) 아래의 UBM(62)을 관통하여 솔더 범프(66)에 연결시킨다.
다른 예에서, 도전층(40), 저항층(42b), 절연층(46), 도전층(50) 및 구리(Cu)층의 조합은 패시브 회로, 즉, 금속-절연체-금속(MIM) 캐패시터와 직렬의 레지스터를 이룬다. 저항층(42b) 아래 도전층(40)과 접촉하는 구리(Cu)층(54)의 그 부분은 TSV(34) 위에 놓인 구리(Cu)층(54)과 전기적으로 접촉할 수 있다. 절연층(46) 위에 놓인 구리(Cu)층(54)의 그 부분은 TSV(36) 위에 놓인 구리(Cu)층과 전기적으로 접촉할 수 있다.
따라서, TSV(34, 36)는 패시브 회로 소자들이 다이 정부측상에 놓이게 하고 다이 백사이드상에 놓인 상호접속 구조체들과 전기적으로 연결되게 한다. 기판(30) 정부측상에 패시브 회로 소자들을 그리고 기판(30)의 백사이드상에 상호접속체들을 배열시키는 것은 다이 영역을 보다 많이 이용하고 신뢰성을 개선시킨다. TSV들은 정부측 패시브 회로 소자들과 백사이드 상호접속체들 사이에 전기적 상호 접속을 제공한다. 인덕터 및 MIM 캐패시터는 반도체 장치가 외부 회로 부품을 사 용하지 않고도 반초제 장치가 리액티브 회로 기능들을 수행하도록 한다.
도 3은 반도체 패키지의 다른 실시예를 도시하고 있다. 리디스트리뷰션층(redistribution layer, RDL)(74, 80)이 패시베이션층(60)상에 형성된다. 하나의 실시예에서, RDL(74, 80)은 웨팅층, 배리어층 및 부착층을 포함할 수 있다. RDL(74, 80)은 TSV(34)안의 구리(Cu) 재료와 솔더 범프들(78, 82) 사이에 전기적 접촉을 각각 제공한다. RDL(74, 80)은 부착 및 배리어층들을 구비한 알루미늄(Al), 알루미늄 구리 합금(AlCu), 구리(Cu) 또는 구리(Cu)합금으로 이루어질 수 있다. 부착층은 Ti, TiN, TiW, Cr 또는 Ta일 수 있다. 배리어층은 NiV, TaN, TiW 또는 CrCu일 수 있다. RDL(74, 80)은 솔더 범프들(78, 82)로부터 액티브 및 패시브 회로들을 포함하는 다이의 다양한 영역들까지 전기 신호를 루트(route)화 하기 위한 중간 도전층으로서 작용하고, 반도체 패키지(86)의 집적 동안에 다양한 전기적 중간 접속에 대한 선택을 제공한다. RDL(74, 82)은 TSV(74, 80)로부터 멀리 떨어져 솔더 범프들(78, 82)을 재배열시키위한 루팅(routing) 선택을 제공한다. 패시베이션층(84)이 RDL(74, 80) 및 패시베이션층(60) 위에 형성된다.
도 4는 반도체 패키지의 다른 실시예를 도시하고 있다. TSV(34)가 도 2a-2f에 기술된 단계를 사용하여 반도체 패키지 좌측상에 형성된다. 와이어 본딩 패드(90)가 반도체 패티지 우측상에 형성된다.
도 5는 반도체 패티지의 다른 실시예를 도시하고 있다. 이 실시예에서, 멀티플 TSV(34, 36)와 솔더 범프들(66)이 반도체 패키지 양 단부에 제공된다. 패시브 장치들/아날로그 회로들(110)이 언더필(ubderfill) 재료로 패시베이션층(58)상 에 장착되고, 접촉 패드(112)에 의해 전기적으로 연결된다. 반도체 다이(116)가 언더필 재료(118)로 패시베이션층(58)상에 장착되고 솔더 범프(120)로 구리(Cu)층(54)에 전기적으로 연결된다. 반도체 다이(122)는 언더필 재료(124)로 패시베이션층(58)에 장착되고 솔더 범프(126)로 구리(Cu)층(54)에 전기적으로 연결된다. 몰딩 화합물(128) 또는 적절한 열팽창 계수(CTE)를 갖는 다른 복합 폴리머 재료가 도 5에 형성된 구조체 위에 증착된다. 정부측 그라인딩이 편평면을 얻기 위해 사용될 수 있다.
도 6a는 실리콘 또는 다른 벌크 반도체 재료로 이루어진 기판(130)을 갖는 반도체 웨이퍼(129)를 도시하고 있다. 트렌치 또는 비어(134, 136)가 KOH와 같은 웨트(wet) 실리콘 에칭 공정을 사용하여 기판(130)안으로 절삭형성된다. 그 트렌치들(134, 136)은 나중 스테이지에서 TSV가 될 것이다. 절연층(138)이 기판의 외양을 따르고 트렌치(134, 136)에 대한 비어 라이너를 제공하기 위해 기판(130)상에 CVD에 의해 증착된다. 그 절연층(138)은 SiO2, SiON, SixNy, Ta2O5, ZrO 또는 절연 특성을 갖는 다른 재료로 이루어질 수 있다. 절연층(138)의 두께는 약 1000Å의 전형적인 두께상태에서 500Å 내지 30㎛ 범위이다.
도 6b에서, 전기적 도전층(140)이 절연층(138)상에 증착되고 패턴화된다. 도전층(140)은 알루미늄(Al), 알루미늄합금, Ti/TiN/Al/TiN, Cu, Ni, Au, Ag 또는 다른 전기적 도전 재료로 이루어질 수 있다. 비어들(134, 136)에서 도전층(140)의 패턴은 선택적이다. 도전층(140)의 증착은 PVD, CVD, 증발, 전해 도금, 무전해 도금 또는 스크린 프린팅 공정들을 이용한다. 도전층들(140)은 기판(130)에 형성된 개별적인 장치들의 접속성에 따라서 전기적으로 공통 또는 전기적으로 분리된다.
저항층들(142a, 142b)로 표시된 저항층(142)은 절연층(138) 및 도전층(140)상에서 증착되고 패턴화된다. 저항층(142)은 실리사이드, 도핑된 폴리 실리콘, TaN 또는 약 100 오움/스퀘어 까지의 저항성을 갖는 NiCr로 이루어진다. 저항층(142)의 증착은 PVD 및 CVD를 사용한다.
절연층(146)이 저항층(142b)상에 패턴화되고 증착된다. 그 절연층(146)은 SiO2, SixNy, SiON, Ta2O5, Zr2O5 또는 다른 절연 재료로 이루어질 수 있다. 절연층(146)의 증착은 200-4000Å의 전형적인 두께로 PVD 및 CVD를 사용하여 이루어진다.
패시베이션층(148)이 구조적 지지 및 전기적 분리를 위해서 도 6a-6b에 도시된 구조체 상에 형성된다. 패시베이션층(148)은 SiO2, SixNy, SiON, PI, BCB, PBO 또는 다른 절연 재료로 이루어질 수 있다. 패시베이션층(148)의 일부가 도전층(140) 및 절연층들(138, 146)을 노출시키도록 마스크-디파인드(mask-defined) 포토리소그래피 공정을 이용하여 제거된다.
도 6c에서, 구리(Cu) 도금과 같은 금속 도금(150)이 두꺼운 포토 레지스트(152)를 구비하는 상태로 증착되고 패턴화된다. 그 도금층(150)은 부착층 및 시드층(seed layer)을 갖는다. 그 부착층은 Ti, TiW, Ta/TaN 또는 Cr로 이루어질 수 있다. 그 시드층은 전형적으로 Cu이다. 포토레지스트층(152)은 구리(Cu)층을 위한 도금층(150)을 패턴화한다. 구리(Cu)층(154)은 또한 트렌치들(134, 136)상에 콘포멀(conformal) 코팅으로서 증착될 수 있다. 또한, 구리(Cu)층(154)은 구 리(Cu)를 비어들(134, 136)안에 증착시키는 충진 공정을 경유해서 형성될 수 있다. 구리(Cu)층(154)은 인덕터 윙 또는 트랜스미션(transmission) 라인들뿐 아니라 상호접속을 형성하도록 사용될 수 있다. 그 인덕터 윙들은 구리(Cu) 도금을 관통하는 TSV 금속 증착부와 함께 형성된다. 구리(Cu)층(154)은, 도전층들과 패시브 장치들 또는 아날로그 회로들을 형성하기 위한, 기판(130) 표면상의 다른 위치들뿐 아니라 트렌치들(134, 136)안에 증착된 도전 재료이다. 트렌치들(134, 136)안의 구리(Cu) 재료는 패시베이션층(148)상의 구리층(154, 154a)과 동시에 형성될 수 있다. 트랜치들(134, 136)안의 구리(Cu) 도금율은 도전층(140)으로 개선된다. 구리층(154)은 기판(130)상에 형성된 개별적인 장치들의 접속성에 따라서 전기적으로 공통 또는 전기적으로 분리될 수 있다.
도 6d에서, 포토레지스트(152)가 제거된다. 구리도금층(150)이 에칭에 의해 제거된다. 패시베이션층(158)이 구조적 지지 및 전기적 분리를 위해서 도 6a-6c에 형성된 구조체 상에 코팅된다. 패시베이션층(158)은 SiO2, SixNy, SiON, PI, BCB, PBO 또는 다른 절연 재료로 이루어질 수 있다.
도 6e에서, 반도체 웨이퍼(170)가 백그라인드되어 TSV(134, 136)를 노출시킨다. 따라서, 도전 비어들(134, 136)이 실리콘 기판(130)을 관통한다. 패시베이션층(160)은 반도체 웨이퍼(170)의 백사이드상에 증착되고 패턴화된다. 패시베이션층(160)은 SiO2, SixNy, SiON, PI, BCB, PBO 에폭시 또는 다른 절연 재료로 이루어질 수 있다. UBM(162)이 TSV(134, 136)안의 구리(Cu)층(154)과 전기적으로 접촉하도록 증착되고 패턴화된다. UBM(162)은 Ti, Ni, NiV, Cu 또는 Cu 합금으로 이루어 질 수 있다. UBM(162)은 부착층, 배리어층 및 웨팅(wetting)층을 구비한 멀티플 금속 적층일 수 있다. 부착층은 Ti, Cr, Al TiW 또는 TiN로 이루어질 수 있다. 배리어층은 Ni, NiV, CrCu 또는 TiW로 이루어질 수 있다. 웨팅층은 Cu, Au 또는 Ag로 이루어질 수 있다. 노출된 TSV(134, 136)은 UBM(62)의 얼라인먼트를 위해 사용될 수 있다. 또한 BSA/IR 얼라인먼트가 UBM(162) 형성을 위해 사용될 수 있다. 전기적 도전 솔더 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭(ball drop) 또는 스크린 프린팅 공정을 통해서 UBM(162)상에 증착된다. 솔더 재료는 Sn, Pb, Ni, Au, Ag, Cu, Bi 및 그들의 합금과 같은 어떤 금속 또는 금속 합금 또는 전기 도전 재료일 수 있다. 솔더 재료는 도전 재료를 그것의 융점 위로 가열하여 리플로우 시키어 구형 볼 또는 범프들(166)을 형성시킨다. 일부 응용에서, 솔더 범프들(166)은 두번 리플로우되어 UBM(162)과의 전기 접촉을 개선시킨다. UBM(162) 및 솔더 범프(166)는 상호접속 구조체의 한 형태를 나타낸다.
레지스터, 인덕터 및 캐패신터와 같은 패시브 회로 소자들은 기판(130) 표면상의 제한된 공간의 상당한 부분을 점유한다. UBM(162) 및 솔더 범프(166)와 같은 상호 접속 구조체는 다이 백사이드상에 위치된다. 반도체 패키지(170)는 '134', '136'과 같은 많은 TSV들을 사용하여 다이 정부측상의 패시브 회로 소자들을 다이 백사이드상의 UBM(162)을 관통하여 솔더 범프(166)까지 연결하여 다이 영역의 보다 많은 사용을 제공하고 신뢰성을 개선시킨다.
도 6e에 도시된 반도체 장치는 다수 패시브 회로 소자들을 갖는다. 구리(Cu)층(154a)은 기판(130) 표면상에 코일된 인덕터의 단부도를 나타낸다. 그 인덕터는 기판 표면상에 코일된 또는 권선된 금속 층들로서 형성된다. 도전층(140) 및 구리(Cu) 층(154)은 원하는 회로 기능에 따라서 패시브 회로 소자들을 연결시키기 위해 전기적으로 공통 또는 전기적으로 분리된다. 예를 들면, TSV(134, 136) 위에 놓인 구리(Cu) 층(154)의 부분은 전기적으로 구리(Cu) 층(154)과 접촉하여 구리(Cu) 층(154a)에 의해 형성된 인덕터 양 단부를 TSV(134, 136) 아래의 UBM(162)을 관통하여 솔더 범프에 각각 연결시킨다.
유사한 방법으로, 저항층(142a) 또한 패시브 회로 소자들, 즉, 도전층(140) 사이에 연결된 레지스터를 제공한다. 레지스터층(142a) 사이의 도전층(140) 위에 놓인 구리(Cu) 층(154)의 부분은 TSV(134, 136) 위에 놓인 구리(Cu) 층(154)과 전기적으로 접촉하여 저항층(142a)에 의해 형성된 레지스터 양 단부를 TSV(134, 136) 아래의 UBM(162)를 관통하여 솔더 범프(166)에 연결시킨다.
다른 예에서, 도전층(140), 저항층(142b), 절연층(146), 도전층(150) 및 구리(Cu)층(154)의 조합은 패시브 회로, 즉, 금속-절연체-금속(MIM) 캐패시터와 직렬의 레지스터를 이룬다. 저항층(142b) 아래 도전층(140)과 접촉하는 구리(Cu)층(154)의 그 부분은 TSV(134) 위에 놓인 구리(Cu)층(154)과 전기적으로 접촉할 수 있다. 절연층(146) 위에 놓인 구리(Cu)층(154)의 그 부분은 TSV(136) 위에 놓인 구리(Cu)층(154)과 전기적으로 접촉할 수 있다.
따라서, TSV(134, 136)는 패시브 회로 소자들이 다이 정부측상에 놓이게 하고 다이 백사이드상에 놓인 상호접속 구조체들과 전기적으로 연결되게 한다. 기판(130) 정부측상에 패시브 회로 소자들을 그리고 기판(130)의 백사이드상에 상호 접속체들을 배열시키는 것은 다이 영역을 보다 많이 이용하고 신뢰성을 개선시킨다. TSV들은 정부측 패시브 회로 소자들과 백사이드 상호접속체들 사이에 전기적 상호 접속을 제공한다. 인덕터 및 MIM 캐패시터는 반도체 장치가 외부 회로 부품을 사용하지 않고도 반초제 장치가 리액티브 회로 기능들을 수행하도록 한다.
본 발명의 하나 이상의 실시예들이 상세히 기술되었지만, 다음의 청구범위에 기술된 본 발명의 범위를 이탈하지 않는 한 그 실시예들에 변형과 변화가 가능함을 이해할 것이다.
도 1은 다이 액티브 영역 및 칩 캐리어 기판 사이에 전기적 상호 접속을 제공하는 솔더 범프를 구비한 플립 칩 반도체 장치를 도시하는 도면;
도 2a-2f는 관통 실리콘 비어를 구비한 패시브 회로 소자들을 반도체 패키지 의 백사이드 솔더 범프에 형성시키는 공정을 도시하는 도면;
도 3은 패시브 회로 소자들 및 솔더 범프에 상호 접속된 백사이드 RDL을 구비한 반도체 패키지를 도시하는 도면;
도 4는 정부측 와이어 본드 패드에 그리고 실리콘 비어를 관통하여 백사이드 솔더 범프에 상호 접속된 패시브 회로 소자들을 구비한 반도체 패키지를 도시하는 도면;
도 5는 다른 반도체 패키지에 상호접속된 패시브 회로 소자들을 구비한 반도체 패키지를 도시하는 도면; 그리고
도 6은 관통 실리콘 비어들을 구비한 패시브 회로 소자들을 반도체 패키지상의 백사이드 솔더 범프에 형성시키는 다른 공정을 도시하는 도면이다.
<도면의 주요 부분에 대한 부호의 간단한 설명>
10 : 반도체 장치 12 : 액티브 영역
14 : 다이 16 : 프린트 회로 기판
20 : 솔더 범프 구조체 24 : 범프 패드
34, 36 : 트렌치 38, 46 : 절연층
42 : 저항층 48 : 패시베이션층

Claims (25)

  1. 반도체 장치 제조 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판에 아날로그 회로를 형성하는 단계;
    상기 기판에 관통 기판 비어(TSV)를 형성하는 단계;
    상기 아날로그 회로와 전기적 접촉을 하는 도전 재료를 상기 TSV에 증착시키는 단계;
    상기 기판 백사이드 상에 절연층을 형성하는 단계;
    상기 TSV의 상기 도전 재료와 전기적 접촉을 하는 기판 백사이드 상에 언더 범프 메탈라이제이션(UBM)층을 형성하는 단계;
    상기 UBM층 상에 솔더 재료를 증착시키는 단계; 그리고
    솔더 범프를 형성하도록 솔더 재료를 리플로오시키는 단계를 포함하고,
    상기 아날로그 회로는 상기 TSV를 통하여 상기 기판 백사이드 상의 상기 솔더 범프와 전기적으로 연결되는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    다수 액티브 장치들을 상기 기판 상에 형성하는 단계를 또한 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 1항에 있어서,
    상기 TSV 및 UBM 사이에 리디스트리뷰션층을 형성하는 단계를 또한 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 1항에 있어서,
    상기 아날로그 회로가 인덕터, 금속-절연체-금속 캐패시터 또는 레지스터를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 4항에 있어서,
    상기 아날로그 회로가, 구리로 이루어지고, 도전 재료의 상기 TSV 안에의 증착과 동시에 증착되는 인덕터를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 1항에 있어서,
    상기 기판 상부 표면 상에 와이어 본드를 형성하는 단계를 또한 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제 1항에 있어서,
    상기 기판 상에 폴리머 글루를 증착시키고 칩 캐리어를 상기 폴리머 글루에 본딩시키는 단계를 또한 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 반도체 장치 제조 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 상에 패시브 장치를 형성하는 단계;
    상기 패시브 장치와 전기적 접촉을 하는 도전 재료를 포함하는 비어를 상기 기판을 관통하여 형성시키는 단계; 그리고
    상기 비어의 도전 재료와 전기적 접촉을 하는 상기 기판의 백사이드 상에 상호 접속 구조체를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제 8항에 있어서,
    상기 기판의 백사이드 상에 상호접속 구조체를 형성하는 단계는, 상기 비어와 전기적 접촉을 하는 언더 범프 메탈라이제이션층을 형성하는 단계와, 상기 언더 범프 메탈라이제이션층 상에 솔더 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제 8항에 있어서,
    상기 비어와 상호 접속구조체 사이에 리디스트리뷰션층을 형성하는 단계를 또한 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제 8항에 있어서,
    상기 패시브 장치는 인덕터인 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제 11항에 있어서,
    상기 인더터는 구리로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제 8항에 있어서,
    상기 패시브 장치는 금속-절연체-금속 캐패시터인 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제 8항에 있어서,
    상기 패시브 장치는 레지스터인 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제 8항에 있어서,
    상기 기판의 상부 표면 상에 와이어 본드를 형성시키는 단계를 또한 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 반도체 장치 제조 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 상에 패시브 장치를 형성하는 단계;
    상기 기판을 관통하는 비어를 형성하는 단계;
    상기 비어에 도전 재료를 증착시키는 단계; 그리고
    상기 비어의 도전 재료와 전기적 접촉을 하는 상기 기판의 백사이드 상에 상호 접속 구조체를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제 16항에 있어서,
    상기 기판의 백사이드 상에 상호 접속 구조체를 형성하는 단계는, 상기 비어와 전기적 접촉을 하는 언더 범프 메탈라이제이션층을 형성하는 단계와, 상기 언더 범프 메탈라이제이션층상에 솔더 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제 16항에 있어서,
    상기 패시브 장치는 상기 비어에 있는 도전 재료와 전기적 접촉을 하는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 제 16항에 있어서,
    상기 비어와 상호 접속 구조체 사이에 리디스트리뷰션층을 형성하는 단계를 또한 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 제 16항에 있어서,
    상기 패시브 장치들은 인덕터, 캐패시터 또는 레지스터인 것을 특징으로 하는 반도체 장치 제조 방법.
  21. 반도체 장치에 있어서,
    기판;
    상기 기판 상에 형성된 패시브 장치;
    상기 패시브 장치와 전기적 접촉을 하는 도전 재료를 포함하는 상기 기판을 관통하여 형성된 비어; 그리고
    상기 비어와 전기적 접촉을 하는 상기 기판의 백사이드 상의 상호 접속 구조체를 포함하고,
    상기 패시브 장치는 비어를 관통하여 기판의 백사이드 상의 상기 상호 접속 구조체와 전기적으로 연결되는 것을 특징으로 하는 반도체 장치.
  22. 제 21항에 있어서,
    상기 상호 접속 구조체는, 상기 비어의 상기 도전 재료와 전기적 접촉을 하는 언더 범프 메탈라이제이션과 상기 언더 범프 메탈라이제이션 상에 형성된 솔더 범프를 포함하는 것을 특징으로 하는 반도체 장치.
  23. 제 21항에 있어서,
    상기 비어 및 상호 접속 구조체 사이에 형성된 리디스트리뷰션 층을 또한 포함하는 것을 특징으로 하는 반도체 장치.
  24. 제 21항에 있어서,
    상기 패시브 장치가 인덕터, 캐패시터 또는 레지스터인 것을 특징으로 하는 반도체 장치.
  25. 제 21항에 있어서,
    상기 기판의 상부 표면 상에 형성된 와이어 본드를 또한 포함하는 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10211176B2 (en) 2015-12-21 2019-02-19 Samsung Electronics Co., Ltd. Semiconductor package

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7691747B2 (en) * 2007-11-29 2010-04-06 STATS ChipPAC, Ltd Semiconductor device and method for forming passive circuit elements with through silicon vias to backside interconnect structures
JP2009181981A (ja) * 2008-01-29 2009-08-13 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US7956442B2 (en) * 2008-10-09 2011-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside connection to TSVs having redistribution lines
US7928534B2 (en) * 2008-10-09 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad connection to redistribution lines having tapered profiles
JP5596919B2 (ja) * 2008-11-26 2014-09-24 キヤノン株式会社 半導体装置の製造方法
US8736050B2 (en) 2009-09-03 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Front side copper post joint structure for temporary bond in TSV application
US8501587B2 (en) * 2009-01-13 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated chips and methods of fabrication thereof
US8759949B2 (en) * 2009-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside structures having copper pillars
US8158489B2 (en) * 2009-06-26 2012-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of TSV backside interconnects by modifying carrier wafers
US8822329B2 (en) * 2009-09-28 2014-09-02 Infineon Technologies Ag Method for making conductive interconnects
US8008121B2 (en) * 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
TWI392069B (zh) * 2009-11-24 2013-04-01 Advanced Semiconductor Eng 封裝結構及其封裝製程
TWI412114B (zh) * 2009-12-31 2013-10-11 Advanced Semiconductor Eng 半導體封裝結構及其製造方法
TWI423390B (zh) * 2010-01-05 2014-01-11 Univ Southern Taiwan The method of making microperforated structure by three-dimensional silicon perforation technique (TSV) and its microperforated structure for micro-nozzle, step-up structure and filter sheet
US20110193243A1 (en) * 2010-02-10 2011-08-11 Qualcomm Incorporated Unique Package Structure
US8241952B2 (en) * 2010-02-25 2012-08-14 Stats Chippac, Ltd. Semiconductor device and method of forming IPD in fan-out level chip scale package
US8227839B2 (en) * 2010-03-17 2012-07-24 Texas Instruments Incorporated Integrated circuit having TSVS including hillock suppression
US8174124B2 (en) 2010-04-08 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy pattern in wafer backside routing
CN102237329B (zh) * 2010-04-27 2013-08-21 瑞鼎科技股份有限公司 芯片结构及其芯片接合结构与制造方法
EP2608207A1 (en) * 2010-06-17 2013-06-26 Mosaid Technologies Incorporated Semiconductor device with through-silicon vias
US8518815B2 (en) 2010-07-07 2013-08-27 Lam Research Corporation Methods, devices, and materials for metallization
TWI446420B (zh) 2010-08-27 2014-07-21 Advanced Semiconductor Eng 用於半導體製程之載體分離方法
TWI445152B (zh) 2010-08-30 2014-07-11 Advanced Semiconductor Eng 半導體結構及其製作方法
US9007273B2 (en) 2010-09-09 2015-04-14 Advances Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
TWI434387B (zh) 2010-10-11 2014-04-11 Advanced Semiconductor Eng 具有穿導孔之半導體裝置及具有穿導孔之半導體裝置之封裝結構及其製造方法
US9607955B2 (en) * 2010-11-10 2017-03-28 Cree, Inc. Contact pad
TWI527174B (zh) 2010-11-19 2016-03-21 日月光半導體製造股份有限公司 具有半導體元件之封裝結構
US8569861B2 (en) 2010-12-22 2013-10-29 Analog Devices, Inc. Vertically integrated systems
TWI445155B (zh) 2011-01-06 2014-07-11 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
US8853819B2 (en) 2011-01-07 2014-10-07 Advanced Semiconductor Engineering, Inc. Semiconductor structure with passive element network and manufacturing method thereof
US8541883B2 (en) 2011-11-29 2013-09-24 Advanced Semiconductor Engineering, Inc. Semiconductor device having shielded conductive vias
TWI489600B (zh) * 2011-12-28 2015-06-21 Xintec Inc 半導體堆疊結構及其製法
US9058455B2 (en) 2012-01-20 2015-06-16 International Business Machines Corporation Backside integration of RF filters for RF front end modules and design structure
US8975157B2 (en) 2012-02-08 2015-03-10 Advanced Semiconductor Engineering, Inc. Carrier bonding and detaching processes for a semiconductor wafer
US8963316B2 (en) 2012-02-15 2015-02-24 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
KR101916225B1 (ko) 2012-04-09 2018-11-07 삼성전자 주식회사 Ｔｓｖ를 구비한 반도체 칩 및 그 반도체 칩 제조방법
US9269664B2 (en) 2012-04-10 2016-02-23 Mediatek Inc. Semiconductor package with through silicon via interconnect and method for fabricating the same
US8786060B2 (en) 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US9548283B2 (en) * 2012-07-05 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package redistribution layer structure and method of forming same
US8816507B2 (en) * 2012-07-26 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-Package structures having buffer dams and method for forming the same
US8940616B2 (en) * 2012-07-27 2015-01-27 Globalfoundries Singapore Pte. Ltd. Bonding method using porosified surfaces for making stacked structures
US8709936B2 (en) 2012-07-31 2014-04-29 International Business Machines Corporation Method and structure of forming backside through silicon via connections
US9153542B2 (en) 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
US9343393B2 (en) 2012-08-15 2016-05-17 Industrial Technology Research Institute Semiconductor substrate assembly with embedded resistance element
TWI497661B (zh) 2012-08-15 2015-08-21 Ind Tech Res Inst 半導體基板
US9190346B2 (en) * 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US8937387B2 (en) 2012-11-07 2015-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor device with conductive vias
US8952542B2 (en) 2012-11-14 2015-02-10 Advanced Semiconductor Engineering, Inc. Method for dicing a semiconductor wafer having through silicon vias and resultant structures
US9406552B2 (en) 2012-12-20 2016-08-02 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manufacturing process
US8841751B2 (en) 2013-01-23 2014-09-23 Advanced Semiconductor Engineering, Inc. Through silicon vias for semiconductor devices and manufacturing method thereof
US9978688B2 (en) 2013-02-28 2018-05-22 Advanced Semiconductor Engineering, Inc. Semiconductor package having a waveguide antenna and manufacturing method thereof
US9089268B2 (en) 2013-03-13 2015-07-28 Advanced Semiconductor Engineering, Inc. Neural sensing device and method for making the same
US9173583B2 (en) 2013-03-15 2015-11-03 Advanced Semiconductor Engineering, Inc. Neural sensing device and method for making the same
US8987734B2 (en) 2013-03-15 2015-03-24 Advanced Semiconductor Engineering, Inc. Semiconductor wafer, semiconductor process and semiconductor package
KR101397667B1 (ko) * 2013-04-25 2014-05-23 전자부품연구원 반도체 소자용 배선 및 그 배선의 형성 방법
US9721852B2 (en) 2014-01-21 2017-08-01 International Business Machines Corporation Semiconductor TSV device package to which other semiconductor device package can be later attached
EP2908337A1 (en) 2014-02-12 2015-08-19 ams AG Semiconductor device with a thermally stable bump contact on a TSV and method of producing such a semiconductor device
US9373564B2 (en) 2014-08-07 2016-06-21 Industrial Technology Research Institute Semiconductor device, manufacturing method and stacking structure thereof
US9230944B1 (en) * 2014-08-20 2016-01-05 Intel Corporation Techniques and configurations associated with a capductor assembly
US9842825B2 (en) * 2014-09-05 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Substrateless integrated circuit packages and methods of forming same
US10833144B2 (en) 2016-11-14 2020-11-10 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including an inductor and a capacitor
US10730743B2 (en) 2017-11-06 2020-08-04 Analog Devices Global Unlimited Company Gas sensor packages
US11587839B2 (en) 2019-06-27 2023-02-21 Analog Devices, Inc. Device with chemical reaction chamber
KR20210059866A (ko) 2019-11-15 2021-05-26 삼성전자주식회사 언더 필 물질 층을 포함하는 반도체 패키지 및 그 형성방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030075814A (ko) * 2002-03-20 2003-09-26 주식회사 씨큐브디지탈 반도체 멀티칩 모듈 패키지 및 그 제조 방법
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5872051A (en) * 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
JP4547728B2 (ja) * 1999-03-29 2010-09-22 ソニー株式会社 半導体装置及びその製造方法
CN100578816C (zh) 2001-08-24 2010-01-06 肖特股份公司 用于形成触点的方法及封装的集成电路组件
US6636139B2 (en) * 2001-09-10 2003-10-21 Taiwan Semiconductor Manufacturing Company Structure to reduce the degradation of the Q value of an inductor caused by via resistance
US6495912B1 (en) 2001-09-17 2002-12-17 Megic Corporation Structure of ceramic package with integrated passive devices
KR20050043754A (ko) * 2001-11-05 2005-05-11 미츠마사 코야나기 고체 영상센서 및 그 제조방법
JP2004228392A (ja) * 2003-01-24 2004-08-12 Seiko Epson Corp 半導体装置の製造方法および半導体モジュールの製造方法
JP4016340B2 (ja) * 2003-06-13 2007-12-05 ソニー株式会社 半導体装置及びその実装構造、並びにその製造方法
JP4857642B2 (ja) * 2005-07-29 2012-01-18 Ｔｄｋ株式会社 薄膜電子部品の製造方法
KR100795922B1 (ko) * 2006-07-28 2008-01-21 삼성전자주식회사 이미지 픽업 소자 및 이미지 픽업 소자의 제조방법
US7691747B2 (en) * 2007-11-29 2010-04-06 STATS ChipPAC, Ltd Semiconductor device and method for forming passive circuit elements with through silicon vias to backside interconnect structures
US8168470B2 (en) * 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure in substrate for IPD and baseband circuit separated by high-resistivity molding compound

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030075814A (ko) * 2002-03-20 2003-09-26 주식회사 씨큐브디지탈 반도체 멀티칩 모듈 패키지 및 그 제조 방법
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10211176B2 (en) 2015-12-21 2019-02-19 Samsung Electronics Co., Ltd. Semiconductor package
US10943881B2 (en) 2015-12-21 2021-03-09 Samsung Electronics Co., Ltd. Semiconductor package
US11769746B2 (en) 2015-12-21 2023-09-26 Samsung Electronics Co., Ltd. Semiconductor package

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