JP2004228392A - 半導体装置の製造方法および半導体モジュールの製造方法 - Google Patents

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Abstract

【課題】貫通電極の品質を劣化させることなく、貫通電極を効率よく形成する。
【解決手段】裏面１´´から半導体基板１をスピンエッチングすることにより、半導体基板１を薄型化し、開口部３を貫通させて、半導体基板１に貫通孔３´を形成する。埋め込み電極７の先端を半導体基板１の貫通孔３から露出させ、貫通電極７´を形成する。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法および半導体モジュールの製造方法に関し、特に、基板に貫通電極を形成する方法に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、半導体チップの積層構造を実現するため、半導体基板に貫通孔を形成し、その貫通孔に埋め込まれた貫通電極を介して半導体基板間の接続を行う方法があった。
図８は、従来の半導体装置の製造方法を示す断面図である。
【０００３】
図８（ａ）において、半導体基板５１の表面５１´にはパッド電極５２が形成されている。パッド電極５２を介して開口部５３を半導体基板５１に形成する。次に、図８（ｂ）（ｃ）に示すように、開口部５３内に絶縁膜５４を形成し、開口部５３内に埋め込み電極５７を形成する。図８（ｄ）に示すように、半導体基板５１の裏面５１´´をドライエッチングすることにより、半導体基板５１を薄型化し、開口部５３を半導体基板５１に貫通させる。これにより、半導体基板５１に貫通孔５３´を形成し、絶縁膜５４を除去して、埋め込み電極５７の先端を露出させる。これにより、貫通電極５７´を形成する。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置の製造方法では、貫通電極５７´の先端を露出させる場合には、ドライエッチングが用いられていた。このように、ドライエッチングを用いる方法では、エッチング速度が遅い。このため、半導体装置のスループットが低下するという問題があった。
【０００５】
対して、エッチング速度を速めるために、ウェットエッチングを用いると、半導体基板の位置によってエッチング量にばらつきが生じる場合があった。このため、貫通電極５７´が半導体基板５１の表面から突出した部分において、高さのばらつきが生じる場合があった。この場合、他の半導体基板や回路基板に半導体基板５１を接続する際に、他の半導体基板や回路基板に、半導体基板５１の端部が接触し、信頼性が低下するという問題があった。
【０００６】
そこで、本発明の目的は、信頼性の高い半導体装置を実現し、形状よく貫通電極を形成することが可能な半導体装置の製造方法および半導体モジュールの製造方法を提供することである。
【０００７】
【課題を解決するための手段】
（１） 本発明の半導体装置の製造方法によれば、半導体基板に開口部を形成する工程と、前記開口部内に埋め込み電極を形成する工程と、前記半導体基板の前記開口部が形成された面の裏面から、前記半導体基板をスピンエッチングすることにより、前記半導体基板を薄型化して前記半導体基板に前記開口部を貫通させる工程と、を備えることを特徴とする。
【０００８】
半導体基板をスピンエッチングにより薄型化する。これにより、半導体基板に開口部を貫通させて、埋め込み電極を半導体基板に貫通する。これにより、半導体基板の被エッチング面の平坦性を損なうことなく、貫通電極を半導体基板に形成することが可能となる。また、短時間に、半導体基板を薄型化して、貫通電極を形成することができる。このため、半導体装置の信頼性を低下させることなく、貫通電極を効率よく形成でき、半導体装置のスループットを向上させることが可能となる。
（２） また、本発明の半導体装置は、上記（１）において、さらに、前記開口部内に埋め込み電極を形成する工程の前に、前記開口部内に絶縁膜を形成する工程を備え、前記半導体基板に前記開口部を貫通させる工程において、前記絶縁膜の少なくとも一部を露出する工程を備えることを特徴としてもよい。これにより、絶縁膜がスピンエッチングのエッチングストッパ層として機能できるため、エッチングの終点が検出しやすい。従って、貫通電極の半導体基板表面からの突出高さをより均一化することができる。
（３）さらに、上記（２）において、前記半導体基板に前記開口部を貫通させる工程の後に、前記絶縁膜を除去して、前記埋め込み電極を露出する工程と、を備えることを特徴としてもよい。これにより、埋め込み電極がスピンエッチングによって腐食するのを防止することができる。従って、半導体装置の信頼性をさらに向上することができる。
（４）さらに、上記（１）から（３）のいずれかに記載の製造方法において、前記半導体基板に前記開口部を貫通させる工程の前に、前記裏面から前記半導体基板を研削する工程を備えることを特徴としてもよい。これにより、半導体基板の薄型化の速度をさらに向上させることが可能となり、スループットの低下を抑制しつつ、半導体基板の被エッチング面の平坦性を向上させることが可能となる。
（５）また、上記（１）から（４）のいずれかに記載の半導体装置の製造方法において、前記半導体基板に前記開口部を貫通させる工程において、前記半導体基板のエッチングレートは、経時変化することを特徴としてもよい。この場合、前記半導体基板のエッチングレートは、第１のエッチングレートから前記第１のエッチングレートよりも遅い第２のエッチングレートに変化することを特徴としてもよい。これにより、エッチングレートが長時間に渡って低下することを防止しつつ、かつ、半導体基板のエッチング量の面内バラツキを低減させることが可能となる。これにより、半導体装置のスループットの低下を抑制しつつ、貫通電極の突出高さの均一性を向上させることが可能となる。
（６） また、上記（３）記載の半導体装置の製造方法において、前記埋め込み電極を露出する工程において、露出された前記絶縁膜を研削して、前記絶縁膜を除去することを特徴としてもよい。これにより、埋め込み電極の先端の絶縁膜は、研削面に効率よく押し当てることが可能であり、埋め込み電極を効率よく露出させることが可能となる。従って、半導体装置のスループットを向上させることが可能となる。前記研削は、機械的研削及びＣＭＰの少なくともいずれか一方であってもよい。機械的研削を用いれば、研削速度を容易に向上させることを可能として、スループットを向上させることが可能となる。また、ＣＭＰを用いれば、半導体基板に与える損傷を抑制し、半導体基板表面の平坦性を向上しつつ、半導体基板の薄型化または絶縁膜の除去を容易に行うことが可能となる。
（７）上記（１）から（６）のいずれかに記載の半導体装置の製造方法において、前記半導体基板に前記開口部を貫通させる工程の前に、前記半導体基板の前記開口部が形成された面に保持部材を貼り付ける工程をさらに備えることを特徴してもよい。これにより、半導体基板を薄型化した場合においても、半導体基板の反りや割れを防止することが可能となり、半導体基板の大口径化を可能としつつ、半導体基板の取り扱いを容易化して、半導体装置のスループットを容易に向上させることが可能となる。
（８） 上記（７）記載の半導体装置の製造方法において、前記保持部材は、基材と、前記基材の表面に設けられた粘着層とを含み、前記基材は、テープ、フィルム、ガラス基板及びシリコン基板のいずれか一つであることを特徴としてもよい。ここで、保持部材として、粘着層が形成されたテープまたはフィルムを用いることにより、保持部材の貼り付けおよび引き剥がしを容易に行うことが可能となる。また、基材に透光性基板を用いることにより、透光性基板を介して粘着層に光を当てることが可能となり、保持部材の貼り付けおよび引き剥がしを容易に行うことが可能となる。また、基材に他の半導体基板を用いることにより、弾性係数や熱膨張係数などを半導体基板と一致させることが可能となり、半導体基板を安定して保持することが可能となる。
（９） 本発明の半導体モジュールの製造方法は、第１の半導体基板に開口部を形成する工程と、前記開口部内に埋め込み電極を形成する工程と、前記半導体基板の前記開口部が形成された面の裏面から、前記半導体基板をスピンエッチングすることにより、前記半導体基板を薄型化して前記半導体基板に前記開口部を貫通させる工程と、前記第１の半導体基板を電極を有する第２の半導体基板上に搭載し、前記埋め込み電極と前記電極とを電気的に接続する工程と、を備えることを特徴とする。
【０００９】
これにより、半導体基板をスピンエッチングにより薄型化することが可能となり、被エッチング面の平坦性を損なうことなく、半導体基板に貫通電極を形成することが可能となる。また、短時間に、半導体基板を薄型化して、貫通電極を露出させることができる。このため、半導体装置の信頼性を低下させることなく、貫通電極を効率よく形成することが可能となり、半導体装置のスループットを向上させることが可能となる。また、半導体基板の積層構造を精度よく構築することが可能となる。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置の製造方法および半導体モジュールの製造方法について、図面を参照しながら説明する。
図１〜３は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【００１１】
図１（ａ）において、半導体基板１の表面１´には電極パッド２が形成されている。半導体基板１は、半導体ウエハであってもよいし、半導体ウエハを個片化した半導体チップであってもよい。半導体基板１内には、集積回路が形成されており、電極パッド２は集積回路に電気的に接続している。半導体基板１は、表面１´に電極パッド２のパッシベーション膜として絶縁膜２´を有していてもよい。この場合、パッシベーション膜は、電極パッド２上に位置する開口部を有していてもよい。
【００１２】
次に半導体基板１に開口部３を形成する。例えば、フォトリソグラフィー技術およびエッチング技術を用いることにより、開口部３を形成してもよい。半導体基板１の電極パッド２を含む領域に、開口部３を形成してもよい。すなわち、開口部３は、電極パッド２を貫通していてもよい。開口部３の開口面積は、パッシベーション膜の開口部の開口面積よりも小さくてもよい。開口部３の形成後において、電極パッド２の上面の少なくとも一部は、パッシベーション膜の開口部内で露出されて設けられていてもよい。開口部３は、半導体基板１に複数設けられている。複数の開口部３の深さは等しくてもよいし、異なっていてもよい。
【００１３】
ここで、開口部３の深さＤ１は、半導体基板１の厚みＴ１よりも小さく形成される。すなわち、開口部３は、半導体基板１の厚み方向に深く形成され、半導体基板１内に底部が形成される。例えば、半導体基板１の厚みＴ１は６インチウェハを用いた場合、６２５μｍ、８インチウェハを用いた場合、７２５μｍとすることができ、開口部３の深さＤ１は、例えば、７０μｍとすることができる。
【００１４】
なお、半導体基板１への開口部３の形成は、ドライエッチングやウェットエッチング等のエッチング技術を用いる方法のほか、例えば、レーザ技術を用いるようにしてもよい。開口部３は、半導体基板１の表面１´に対して側面が垂直になるように形成されて、開口部の断面が筒型形状になるように形成されてもよい。また、開口部３は、開口部の断面が樽型形状又は鼓型形状になるように形成されてもよい。
【００１５】
次に、図１（ｂ）に示すように、開口部３内の底面および側面に絶縁膜４を形成する。半導体基板１の表面上にも形成されていてもよい。例えば、絶縁膜４は、ＣＶＤや熱酸化により形成してもよい。なお、絶縁膜４としては、例えば、酸化珪素膜または窒化珪素膜、樹脂膜などを用いることができる。
次に、図１（ｃ）に示すように、開口部３内を含む半導体基板１上に導電膜５を形成してもよい。導電膜５は、例えば、スパッタまたは蒸着などにより形成してもよい。なお、導電膜５としては、例えば、ニッケルＮｉ、クロムＣｒ、チタンＴｉ、タングステンＷ、チタンタングステンＴｉＷ、窒化チタンＴｉＮなどの導電材料を用いることができる。導電膜５は、後述する埋め込み電極７をメッキ法によって形成する場合のメッキ電極であってもよいし、埋め込み電極７のバリアメタルであってもよい。この場合、導電膜５は、埋め込み電極７を構成する導電材料よりも半導体材料への拡散係数が低い導電材料から構成されてもよい。また、導電膜５は、反射防止膜であってもよいし、埋め込み電極７の半導体基板１等に対する密着性向上膜であってもよい。
【００１６】
次に、開口部３に対応した位置に開口部６´が設けられたレジスト層６を、シード電極５が形成された半導体基板１上に形成してもよい。開口部６´の開口面積は、開口部３の開口面積よりも大きくてもよい。また、開口部６´の開口面積は、パッシベーション膜の開口部の開口面積よりも大きくてもよい。
そして、開口部３内に埋め込み電極７を形成する。導電膜５をメッキ電極とした電解メッキ法を用いて、埋め込み電極７を形成してもよい。埋め込み電極７は、電解メッキ法を用いる方法のほか、例えば、インクジェット法により、導電性スラリーや導電性ペーストなどを開口部３内に吐出させるようにして形成してもよいし、無電解メッキ法を用いてもよいし、スパッタ法やＣＶＤ法により形成してもよい。埋め込み電極７としては、例えば、ニッケルＮｉ、銅Ｃｕ、金Ａｕ、タングステンＷやこれらの化合物、合金などを用いることができる。
【００１７】
埋め込み電極７は、開口部３内だけでなく、半導体基板１の表面１´上に設けられていてもよい。この場合、電極パッド２の上面に被着して設けられていてもよい。埋め込み電極７は、半導体基板の表面１´上の絶縁膜４上に設られていてもよい。また、埋め込み電極７は、開口部３だけでなく、メッキレジスト層６に設けられた開口部６´内にも設けられてもよい。すなわち、埋め込み電極７は、開口部３上に盛り上がるようにして、開口部３だけでなく、開口部６´を埋め込むように形成することができる。これにより、半導体基板の表面１´上にも、埋め込み電極７を突出させて形成してもよい。これにより、図３（ｄ）における半導体基板１の積層構造において、層間接続をさらに安定して行うことができる。
【００１８】
次に、図１（ｄ）に示すように、メッキレジスト層６を除去してもよい。さらに、図２（ａ）に示すように、半導体基板１の表面１´に保持部材９を貼り付けてもよい。ここで、保持部材９には、基材と、基材表面に設けられ、基材から剥離可能な粘着層８と、を含む。この粘着層８を介して保持部材９を半導体基板１の表面１´に貼り付けることにより、保持部材９の貼り付けおよび引き剥がしを容易に行うことを可能としつつ、半導体基板１を支持することが可能となる。なお、保持部材９としては、例えば、樹脂や布などでできたテープやフィルム等の基材と、基材の表面に形成された粘着層と、を含んでもよい。
【００１９】
また、保持部材９は、基材が透光性基板であってもよい。この場合、基材を介して粘着層に光照射を行うことが可能となる。このため、粘着層として感光性の粘着層を用いることにより、保持部材９の貼り付けまたは引き剥がしを容易に行うことが可能となる。例えば、透光性基板はガラス基板やであってもよい。さらに、保持部材９は、基材が半導体基板であってもよい。この場合、粘着層を構成する材料として感熱性の粘着材を用いることにより、保持部材の弾性係数や熱膨張係数などを半導体基板１に近くすることが可能となる。このため、保持部材９によって、半導体基板１を安定して保持することが可能となる。
【００２０】
次に、図２（ｂ）〜（ｄ）に示すように、半導体基板１を薄型化して、開口部３を半導体基板１に貫通させる。これにより、開口部３内の埋め込み電極７を半導体基板１に貫通させて、貫通電極７´を形成する。
この半導体基板１の薄型化工程において、まず半導体基板１の裏面１´´を研削することにより、半導体基板１を薄型化してもよい。研削には、機械的研削を用いてもよいし、ＣＭＰを用いてもよい。半導体基板１を保持部材９で保持しながら、研削してもよい。この場合、半導体基板１の裏面１´´の研削は、絶縁膜４又は埋め込み電極７が露出する前に終了させる。すなわち、研削後の半導体基板１の厚みＴ２は、研削前の半導体基板１の厚みよりも小さく、かつ、開口部３の深さＤ１よりも大きくなる。例えば、研削後の半導体基板１の厚みＴ２は、１００μｍとすることができる。半導体基板１の裏面１´´を研削すると、半導体基板１の粉砕層９が半導体基板１の裏面１´´に形成される場合がある。
【００２１】
図４は、本発明の一実施形態に係る半導体装置の製造方法にいて、半導体基板１の薄型化工程において研削を行う場合の一例を示す斜視図である。
図４において、半導体基板１を載置するテーブル２１には回転軸２２が設けられている。テーブル２１の上方には砥石２３が設けられている。一方、半導体基板１の表面１´には半導体基板１を保持する保持部材９が貼り付けられていてもよい。
【００２２】
そして、半導体基板１の裏面１´´を研削する場合、半導体基板１´側をテーブル２１上に載置し、半導体基板１の裏面１´´を砥石２３側に向ける。砥石２３の研削面が半導体基板１の裏面１´´に接触するようにして、砥石２３を半導体基板１の裏面１´´に押し付けながら、砥石２３を回転させる。さらに、回転軸２２を中心としてテーブル２１を回転させ、半導体基板１を回転させてもよい。これにより、半導体基板１および砥石２３少なくとも一方の回転速度を上げることにより、半導体基板１の裏面の研削速度を容易に増加させることが可能となる。従って、半導体基板１の薄型化工程を短時間に行うことが可能となる。また、砥石２３の研削面を半導体基板１の裏面に部分的に接触させて研削すれば、砥石２３が半導体基板１の裏面を擦る時の速度分布を均一化することが可能となり、半導体ウェハＷの厚みの均一性を維持することが可能となる。
【００２３】
次に、図２（ｄ）に示すように、半導体基板１を裏面１´´からスピンエッチングすることにより、半導体基板１を薄型化し、開口部３を半導体基板１に貫通させて、半導体基板１に貫通孔３´を形成する。これにより、絶縁膜４又は埋め込み電極７の少なくとも先端を露出させる。スピンエッチングは、半導体基板１を回転させながら、エッチングを行うことである。ここで、エッチングは、ウェットエッチングでもよいし、ドライエッチングであってもよい。なお、スピンエッチング時に薬液を使用する場合、例えば、フッ酸と硝酸との混合液などを用いることができる。
【００２４】
これにより、半導体基板１の薄型化および貫通電極７´の形成を行う場合に、半導体基板１の被エッチング面の平坦性を維持することができ、かつ、絶縁膜４又は埋め込み電極７の先端を精度よく露出することができる。半導体基板１の薄型化および貫通電極７´の形成を行うために要する時間を短縮することができる。また、研削を行った場合に半導体基板１に粉砕層９が形成されている場合には、粉砕層９を除去することができる。粉砕層９の除去を同時に行うことができる。このため、貫通電極７´の品質を劣化させることなく、半導体基板１に貫通電極７´を効率よく形成することが可能となり、半導体装置のスループットを向上させることが可能となる。
【００２５】
貫通孔３´形成の際、開口部３内の絶縁膜４の少なくとも一部を露出させてもよい。貫通孔３´の形成の際に、絶縁膜４も同時に除去して、埋め込み電極７の先端を露出させてもよい。なお、スピンエッチング後の半導体基板１の厚みＴ３は、半導体基板１の厚みＴ１よりも小さく、開口部３の深さよりも小さい。例えば、半導体基板１の厚みＴ３は、５０μｍとすることができる。
【００２６】
図５は、本発明の一実施形態に係る半導体装置の製造方法における半導体基板１のスピンエッチング工程の一例を示す斜視図である。
図５において、半導体基板１を載置するテーブル３１には回転軸３２が設けられるとともに、テーブル３１の上方には、薬液３４を供給する薬液供給部３３が設けられている。一方、半導体基板１の表面１´には半導体基板１を保持する保持部材９が貼り付けられていてもよい。
【００２７】
そして、半導体基板１の裏面１´´をスピンエッチングする場合、半導体基板１の表面１´（保持部材９が設けられた場合、保持部材９が設けられた面）がテーブル３１の表面に対向するように、半導体基板１をテーブル３１上に載置し、半導体基板１の裏面１´´を薬液供給部３３側に向ける。
そして、回転軸３２を中心とし、インデックステーブル３１を回転させ、半導体基板１を回転させるとともに、薬液供給部３３を半導体基板１の上方で移動させながら、薬液３４を半導体基板１の裏面１´上に垂らすことにより、半導体基板１の裏面からエッチングする。
【００２８】
なお、薬液３４を半導体基板１の裏面１´´上に接触させる場合、薬液３４を半導体基板１の裏面１´´上に噴射させるようにしてもよく、薬液３４を蒸気の状態にして、半導体基板１の裏面を薬液３４に晒すようにしてもよい。
図６は、本発明の一実施形態に係る半導体装置の製造方法の半導体基板１のスピンエッチング工程におけるエッチングレートと時間との関係を示す図である。
【００２９】
図６は、半導体基板１のスピンエッチング工程において、半導体基板１のエッチングレートが異なる複数の条件に切り替えてエッチングを行うことを示す。すなわち、半導体基板１のスピンエッチング工程において、半導体基板１に対するエッチングレートが経時変化するようにエッチングを行うことを示す。
例えば、図６において、まず半導体基板１のスピンエッチング工程における半導体基板１のエッチングレートがＲ１となる条件を用いて、半導体基板１の裏面´´をスピンエッチングすることにより半導体基板１の薄型化を行う。次に、半導体基板１のスピンエッチング工程において、半導体基板１のエッチングレートがＲ１よりも遅いＲ２となる条件を用いて、半導体基板１の裏面´´をスピンエッチングする。
【００３０】
図６を用いて、エッチングレートが経時変化するような例を示したが、本願はこれに限定されるものではなく、エッチングレートが経時変化しない場合であってもよい。
これにより、図２（ｄ）に示すように、開口部３を半導体基板１に貫通させる。絶縁膜４又は埋め込み電極７の先端を精度良く露出させることができる。
【００３１】
これにより、スピンエッチングのエッチングレートが長時間に渡って低下することを防止しつつ、スピンエッチングのエッチング量の面内バラツキを低減させることが可能となる。従って、半導体装置のスループットの低下を抑制しつつ、貫通電極７´の突出高さの均一性を向上させることが可能となる。
次に、図３（ａ）に示すように、貫通電極７´の先端の絶縁膜４を除去する。これは、貫通電極７´の先端の絶縁膜４を研削することにより除去してもよい。貫通電極７´の先端は、半導体基板１の裏面から突出しているので、半導体基板１の裏面を研削面上に載置した際に、貫通電極７´の先端の絶縁膜４を研削面に強く押し当てることができる。このため、研削を用いた場合、貫通電極７´の先端の絶縁膜４を効率よく露出することができる。従って、研削を用いて貫通電極７´の先端の絶縁膜４を研削することにより、貫通電極７´の先端の絶縁膜４を効率よく除去することができる。
【００３２】
ここで、貫通電極７´の先端に設けられた絶縁膜４を研削する場合、機械的研削または図７に示すＣＭＰ（化学的機械的研磨）等の研削、又は、エッチング等を用いることができる。
図７は、本発明の一実施形態に係る半導体装置の製造方法における半導体絶縁膜４の研削工程の一例を示す斜視図である。図７に示す例では、絶縁膜４を研削する方法として、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を使用した例を示す。この場合、半導体基板１の裏面１´´にスラリー４７を供給しながら、半導体基板１の裏面１´´を機械的研磨することにより、ＣＭＰを行う。半導体基板１の表面１´´側に保持部材９が形成された状態でＣＭＰされてもよい。これにより、半導体基板１に与える損傷を抑制し、貫通電極７´の突出高さの均一性を維持しつつ、貫通電極７´の先端の絶縁膜４を効率よく除去することができる。
【００３３】
以上によって、貫通電極７を有する半導体基板１を含む半導体装置を製造することができる。
次に、このように製造された半導体装置を積層して、半導体モジュールを形成する。貫通電極７を含む半導体基板１を、電極を含む他の半導体基板上に搭載し、電極と貫通電極７とを電気的に接続する。図３（ｂ）に示すように、上記半導体基板１に対応する各半導体基板１ａ〜１ｃに形成された貫通電極７に対応する貫通電極７ａ〜７ｃが接合するように、半導体基板１ａ〜１ｃを積層する。この半導体基板１ａ〜１ｃ間の隙間に樹脂１０ａ、１０ｂを形成してもよい。こうして半導体基板１ａ〜１ｃの積層構造を含む半導体モジュールを製造する。
【００３４】
これにより、貫通電極貫通電極７ａ〜７ｃの品質を劣化させることなく、貫通電極７ａ〜７ｃを効率よく形成することが可能となり、貫通電極７ａ〜７ｃの形成時のスループットを向上させることが可能となるとともに、半導体基板１ａ〜１ｃの積層構造を精度よく構築することが可能となる。
なお、上述した実施形態では、半導体基板１に貫通電極を形成する方法について説明したが、本発明は、半導体基板１に限定されることなく、例えば、能動素子が形成された基板に貫通電極を形成する電子装置及び電子モジュールの製造方法に適用してもよい。例えば、薄膜トランジスタなどが形成されたガラス基板に貫通電極を形成する方法に適用してもよい。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、スピンエッチングを用いて貫通電極を形成することにより、貫通電極の品質を劣化させることなく、貫通電極を効率よく形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の一実施形態に係る半導体基板の研削方法を示す斜視図。
【図５】一実施形態の半導体基板のスピンエッチング方法を示す斜視図。
【図６】スピンエッチング工程のエッチングレートの設定方法を示す図。
【図７】一実施形態に係る半導体基板のＣＭＰ方法を示す斜視図。
【図８】従来の半導体装置の製造方法を示す断面図。
【符号の説明】
１、１ａ〜１ｃ 半導体基板、１´ 表面 １´´ 裏面、２ 電極パッド、３ 開口部、３´、３ａ〜３ｃ 貫通孔、２´、４ 絶縁膜、５ 導電膜、６ レジスト層、６´ 開口部、７ 埋め込み電極、７´、７ａ〜７ｃ 貫通電極、８ 粘着層、９、１０ａ、１０ｂ 樹脂、２１，３１テーブル、２２，３２，４２，４５ 回転軸、２３ 砥石、３３ 薬液供給部、３４ 薬液 ４１ 研削板、４３ 研削布、４４ 加圧ヘッド、４６ スラリー供給部、４７ スラリー

Claims (10)

  1. 半導体基板に開口部を形成する工程と、
    前記開口部内に埋め込み電極を形成する工程と、
    前記半導体基板の前記開口部が形成された面の裏面から、前記半導体基板をスピンエッチングすることにより、前記半導体基板を薄型化して前記半導体基板に前記開口部を貫通させる工程と、を備えることを特徴とする半導体装置の製造方法。
  2. さらに、前記開口部内に埋め込み電極を形成する工程の前に、前記開口部内に絶縁膜を形成する工程を備え、
    前記半導体基板に前記開口部を貫通させる工程において、前記絶縁膜の少なくとも一部を露出する工程を備えることを特徴とする請求項１記載の半導体装置の製造方法。
  3. さらに、前記半導体基板に前記開口部を貫通させる工程の後に、前記絶縁膜を除去して、前記埋め込み電極を露出する工程と、を備えることを特徴とする請求項２記載の半導体装置の製造方法。
  4. さらに、前記半導体基板に前記開口部を貫通させる工程の前に、前記裏面から前記半導体基板を研削する工程を備えることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
  5. 前記半導体基板に前記開口部を貫通させる工程において、
    前記半導体基板のエッチングレートは、経時変化することを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
  6. 前記半導体基板に前記開口部を貫通させる工程において、
    前記半導体基板のエッチングレートは、第１のエッチングレートから前記第１のエッチングレートよりも遅い第２のエッチングレートに変化することを特徴とする請求項１から５のいずれかに記載の半導体装置の製造方法。
  7. 前記埋め込み電極を露出する工程において、露出された前記絶縁膜を研削して、前記絶縁膜を除去することを特徴とする請求項３記載の半導体装置の製造方法。
  8. 前記半導体基板に前記開口部を貫通させる工程の前に、前記半導体基板の前記開口部が形成された面に保持部材を貼り付ける工程をさらに備えることを特徴とする請求項１から７のいずれかに記載の半導体装置の製造方法。
  9. 前記保持部材は、基材と、前記基材の表面に設けられた粘着層とを含み、
    前記基材は、テープ、フィルム、透光性基板及び他の半導体基板のいずれか一つであることを特徴とする請求項８記載の半導体装置の製造方法。
  10. 第１の半導体基板に開口部を形成する工程と、
    前記開口部内に埋め込み電極を形成する工程と、
    前記半導体基板の前記開口部が形成された面の裏面から、前記半導体基板をスピンエッチングすることにより、前記半導体基板を薄型化して前記半導体基板に前記開口部を貫通させる工程と、
    前記第１の半導体基板を電極を有する第２の半導体基板上に搭載し、前記埋め込み電極と前記電極とを電気的に接続する工程と、
    を備えることを特徴とする半導体モジュールの製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080295A (ja) * 2004-09-09 2006-03-23 Sony Corp 配線基板の製造方法および半導体モジュールの製造方法
WO2007023950A1 (ja) * 2005-08-26 2007-03-01 Hitachi, Ltd. 半導体装置の製造方法
WO2007024022A1 (en) * 2005-08-26 2007-03-01 Honda Motor Co., Ltd. Semiconductor device manufacturing method, semiconductor device and wafer
JP2008071831A (ja) * 2006-09-12 2008-03-27 Teoss Corp 貫通電極を備えるｉｃチップ、および該ｉｃチップの製造方法
JP2009055004A (ja) * 2007-08-24 2009-03-12 Honda Motor Co Ltd 貫通配線構造
US7825468B2 (en) 2006-12-29 2010-11-02 Samsung Electronics Co., Ltd. Semiconductor packages, stacked semiconductor packages, and methods of manufacturing the semiconductor packages and the stacked semiconductor packages
JP2012146784A (ja) * 2011-01-11 2012-08-02 Fujitsu Ltd 半導体装置、スタックドパッケージ型半導体装置および半導体装置の製造方法
JP2014063919A (ja) * 2012-09-21 2014-04-10 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2017228775A (ja) * 2016-06-15 2017-12-28 大日本印刷株式会社 孔電極基板の製造方法、孔電極基板および半導体装置

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498381B2 (en) * 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
US20020163072A1 (en) * 2001-05-01 2002-11-07 Subhash Gupta Method for bonding wafers to produce stacked integrated circuits
JP2004235465A (ja) * 2003-01-30 2004-08-19 Tokyo Electron Ltd 接合方法、接合装置及び封止部材
TWI239629B (en) * 2003-03-17 2005-09-11 Seiko Epson Corp Method of manufacturing semiconductor device, semiconductor device, circuit substrate and electronic apparatus
KR100550857B1 (ko) * 2003-09-23 2006-02-10 삼성전기주식회사 드라이 에칭을 이용한 사파이어 웨이퍼의 분할 방법
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
JP3945493B2 (ja) * 2004-04-16 2007-07-18 セイコーエプソン株式会社 半導体装置及びその製造方法
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) * 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US20060030069A1 (en) * 2004-08-04 2006-02-09 Chien-Wei Chang Packaging method for manufacturing substrates
US7083425B2 (en) * 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7279407B2 (en) 2004-09-02 2007-10-09 Micron Technology, Inc. Selective nickel plating of aluminum, copper, and tungsten structures
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
TWI288448B (en) * 2004-09-10 2007-10-11 Toshiba Corp Semiconductor device and method of manufacturing the same
JPWO2006070652A1 (ja) * 2004-12-27 2008-06-12 日本電気株式会社 半導体装置およびその製造方法と、配線基板およびその製造方法と、半導体パッケージ並びに電子機器
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
KR100621438B1 (ko) * 2005-08-31 2006-09-08 삼성전자주식회사 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
US7863187B2 (en) * 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US8154105B2 (en) * 2005-09-22 2012-04-10 International Rectifier Corporation Flip chip semiconductor device and process of its manufacture
KR100713121B1 (ko) * 2005-09-27 2007-05-02 한국전자통신연구원 칩과 이를 이용한 칩 스택 및 그 제조방법
KR100884238B1 (ko) * 2006-05-22 2009-02-17 삼성전자주식회사 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US20080136038A1 (en) * 2006-12-06 2008-06-12 Sergey Savastiouk Integrated circuits with conductive features in through holes passing through other conductive features and through a semiconductor substrate
KR100880242B1 (ko) * 2007-01-16 2009-01-28 삼성전자주식회사 반도체 소자 적층 패키지 및 그 형성 방법
TW200836322A (en) * 2007-02-16 2008-09-01 Touch Micro System Tech Method of fabricating micro connectors
KR100845006B1 (ko) * 2007-03-19 2008-07-09 삼성전자주식회사 적층 칩 패키지 및 그 제조 방법
JP5154819B2 (ja) * 2007-04-03 2013-02-27 新光電気工業株式会社 基板及びその製造方法
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7691747B2 (en) * 2007-11-29 2010-04-06 STATS ChipPAC, Ltd Semiconductor device and method for forming passive circuit elements with through silicon vias to backside interconnect structures
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
DE102009018603B9 (de) 2008-04-25 2021-01-14 Samsung Electronics Co., Ltd. Leuchtvorrichtung und Herstellungsverfahren derselben
US7833895B2 (en) * 2008-05-12 2010-11-16 Texas Instruments Incorporated TSVS having chemically exposed TSV tips for integrated circuit devices
US7745920B2 (en) * 2008-06-10 2010-06-29 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
KR20100021856A (ko) * 2008-08-18 2010-02-26 삼성전자주식회사 관통 전극을 갖는 반도체장치의 형성방법 및 관련된 장치
US8395267B2 (en) 2008-10-30 2013-03-12 Nxp B.V. Through-substrate via and redistribution layer with metal paste
JP5574639B2 (ja) * 2009-08-21 2014-08-20 三菱電機株式会社 半導体装置およびその製造方法
US8399987B2 (en) * 2009-12-04 2013-03-19 Samsung Electronics Co., Ltd. Microelectronic devices including conductive vias, conductive caps and variable thickness insulating layers
EP2378548A1 (en) 2010-04-19 2011-10-19 Nanda Technologies GmbH Methods of processing and inspecting semiconductor substrates
TWI422009B (zh) * 2010-07-08 2014-01-01 Nat Univ Tsing Hua 多晶片堆疊結構
US9355919B2 (en) 2010-08-24 2016-05-31 Nanda Technologies Gmbh Methods and systems for inspecting bonded wafers
US8603917B2 (en) 2010-10-28 2013-12-10 Agency For Science, Technology And Research Method of processing a wafer
US20120193785A1 (en) * 2011-02-01 2012-08-02 Megica Corporation Multichip Packages
US8742591B2 (en) 2011-12-21 2014-06-03 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer in notches around conductive TSV for stress relief
KR101870155B1 (ko) 2012-02-02 2018-06-25 삼성전자주식회사 비아 연결 구조체, 그것을 갖는 반도체 소자 및 그 제조 방법들
US8952542B2 (en) * 2012-11-14 2015-02-10 Advanced Semiconductor Engineering, Inc. Method for dicing a semiconductor wafer having through silicon vias and resultant structures
US9250288B2 (en) 2013-09-05 2016-02-02 Powertech Technology Inc. Wafer-level testing method for singulated 3D-stacked chip cubes

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4547728B2 (ja) * 1999-03-29 2010-09-22 ソニー株式会社 半導体装置及びその製造方法
US6322903B1 (en) * 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6498381B2 (en) * 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080295A (ja) * 2004-09-09 2006-03-23 Sony Corp 配線基板の製造方法および半導体モジュールの製造方法
US8048763B2 (en) 2005-08-26 2011-11-01 Honda Motor Co., Ltd. Semiconductor device manufacturing method
WO2007023950A1 (ja) * 2005-08-26 2007-03-01 Hitachi, Ltd. 半導体装置の製造方法
WO2007024022A1 (en) * 2005-08-26 2007-03-01 Honda Motor Co., Ltd. Semiconductor device manufacturing method, semiconductor device and wafer
JP2007059769A (ja) * 2005-08-26 2007-03-08 Honda Motor Co Ltd 半導体装置の製造方法、半導体装置およびウエハ
TWI397972B (zh) * 2005-08-26 2013-06-01 Hitachi Ltd Semiconductor device manufacturing method
US7705455B2 (en) 2005-08-26 2010-04-27 Honda Motor Co., Ltd. Semiconductor device
US7795137B2 (en) 2005-08-26 2010-09-14 Hitachi, Ltd. Manufacturing method of semiconductor device
JP4916444B2 (ja) * 2005-08-26 2012-04-11 株式会社日立製作所 半導体装置の製造方法
US8049296B2 (en) 2005-08-26 2011-11-01 Honda Motor Co., Ltd. Semiconductor wafer
JP2008071831A (ja) * 2006-09-12 2008-03-27 Teoss Corp 貫通電極を備えるｉｃチップ、および該ｉｃチップの製造方法
US8053807B2 (en) 2006-12-29 2011-11-08 Samsung Electronics Co., Ltd. Semiconductor packages, stacked semiconductor packages, and methods of manufacturing the semiconductor packages and the stacked semiconductor packages
US7825468B2 (en) 2006-12-29 2010-11-02 Samsung Electronics Co., Ltd. Semiconductor packages, stacked semiconductor packages, and methods of manufacturing the semiconductor packages and the stacked semiconductor packages
JP2009055004A (ja) * 2007-08-24 2009-03-12 Honda Motor Co Ltd 貫通配線構造
JP2012146784A (ja) * 2011-01-11 2012-08-02 Fujitsu Ltd 半導体装置、スタックドパッケージ型半導体装置および半導体装置の製造方法
JP2014063919A (ja) * 2012-09-21 2014-04-10 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2017228775A (ja) * 2016-06-15 2017-12-28 大日本印刷株式会社 孔電極基板の製造方法、孔電極基板および半導体装置

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