KR100873782B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100873782B1
KR100873782B1 KR1020070075220A KR20070075220A KR100873782B1 KR 100873782 B1 KR100873782 B1 KR 100873782B1 KR 1020070075220 A KR1020070075220 A KR 1020070075220A KR 20070075220 A KR20070075220 A KR 20070075220A KR 100873782 B1 KR100873782 B1 KR 100873782B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
layer
etching
opening
mask layer
Prior art date
Application number
KR1020070075220A
Other languages
English (en)
Other versions
KR20080011092A (ko
Inventor
기쯔유끼 세끼
아끼라 스즈끼
고우지로 가메야마
다까히로 오이까와
Original Assignee
산요덴키가부시키가이샤
산요 세미컨덕터 컴퍼니 리미티드
산요 한도타이 세이조우 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴키가부시키가이샤, 산요 세미컨덕터 컴퍼니 리미티드, 산요 한도타이 세이조우 가부시키가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR20080011092A publication Critical patent/KR20080011092A/ko
Application granted granted Critical
Publication of KR100873782B1 publication Critical patent/KR100873782B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

생산 효율이 높고, 신뢰성 및 수율이 높은 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다. 반도체 기판(1)의 이면(裏面) 연삭(백 그라인드)을 행하여, 반도체 기판(1)을 얇게 한다. 다음에, 이면 연삭에 의해 생긴 데미지층(7)의 제거를 이 단계에서는 행하지 않고, 레지스트층(8)을 반도체 기판의 이면에 선택적으로 형성한다. 다음에, 레지스트층(8)을 마스크로 하여 반도체 기판(1)을 에칭하여, 비아 홀(9)을 형성한다. 다음에, 그 에칭 공정에서 이용한 에칭 장치 내에 반도체 기판(1)을 배치한 채, 비아 홀(9) 형성과 연속적으로 레지스트층(8)을 제거한다. 이와 같이, 에칭 공정과 그 후의 애싱 공정을 하나의 처리 장치로 연속적으로 행한다. 다음에, 반도체 기판(1)의 이면의 데미지층(7)의 제거 및, 비아 홀(9)의 내벽면의 평탄화 공정에 대해서도, 상기 애싱 공정과 동일 장치로 연속적으로 행한다.
데미지층, 레지스트층, 비아 홀, 반도체 기판, 패시베이션막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히 에칭 공정과, 그 에칭 공정에서 이용한 마스크층을 제거하는 공정에 관한 것이다.
종래부터, 반도체 장치의 제조 시에는, 레지스트층을 마스크로 하여 기초의 절연막이나 금속층, 혹은 반도체 기판 등을 소정의 패턴으로 가공하는 에칭(etching) 공정과, 그 에칭 공정에서 이용한 레지스트층을 제거하는 애싱(ashing) 공정이 있다.
종래의 반도체 장치의 제조 방법의 일례를 설명한다. 도 13a에 도시한 바와 같이 반도체 기판(100)의 이면에 대해 이면 연삭 장치(그라인더)를 이용하여 이면 연삭(백 그라인드)을 행하여, 반도체 기판(100)을 소정의 두께(예를 들면, 100 ㎛ ∼ 150 ㎛)로 한다.
다음에, 도 13b에 도시한 바와 같이, 소정의 에칭 장치(웨트 에칭 장치나 드라이 에칭 장치)를 이용하여, 반도체 기판(100)의 이면에 대해 에칭을 행하고, 이면 연삭에 의해 생긴 이면의 요철 등의 기계적인 데미지층(약 30 ㎛ 정도)을 제거 한다. 이에 의해, 반도체 기판(100)의 이면이 보다 평탄해진다.
다음에, 도 13c에 도시한 바와 같이, 반도체 기판(100)의 이면 상에 포토리소그래피에 의해, 선택적으로 레지스트층(101)을 형성한다. 그리고, 그 레지스트층(101)을 마스크로 하여 반도체 기판(100)을 드라이 에칭한다. 이 에칭 공정은, 도 14a에 도시한 바와 같이, 드라이 에칭 장치(110)의 진공 챔버(111) 내에서 행해진다.
또한, 도 14a에서, 반도체 기판(100)은 유지 부재(112)에 의해 스테이지(113) 상에 기계적으로 고정되어 있다. 도 14b는 스테이지(113)를 상방향으로부터 본 평면도이다. 유지 부재(112)는 반도체 기판(100)의 외주(外周) 수밀리미터 부분에 배치되어 있다. 또한, 유지 부재(112)에 의해 덮여진 부분은 에칭 가공이 적절하게 이루어지지 않기 때문에, 제품 칩으로 되지 않고 최종적으로 제거된다. 또한, 스테이지(113)에는 RF 전원(114)이 접속되어 있다. RF 전원(114)은, 진공 챔버(111) 내의 플라즈마를 인입하기 위한 전력을 공급하는 고주파 전원이다.
레지스트층(101)을 마스크로 한 에칭에 의해, 반도체 기판(100)에 도 13d에 도시한 바와 같은 개구부(102)가 형성된다. 개구부(102)는 소위 보쉬 프로세스를 이용하여 형성되는 경우가 있다. 보쉬 프로세스라 함은, SF6 가스를 이용하여 반도체 기판의 표면을 등방적으로 에칭하는 플라즈마 에칭 공정과, 플라즈마 에칭 공정에 의해 형성되는 홈의 내벽에 C4F8 가스를 이용하여 카본 고분자를 보호막으로서 퇴적시키는 플라즈마 디포지션 공정의 양 공정을 주기적으로 반복함으로써, 반도체 기판을 수직으로, 또한 깊게 에칭하는 프로세스이다.
다음에, 진공 챔버(111)로부터 반도체 기판(100)을 취출하고, 도시하지 않은 애싱 장치(예를 들면, 플라즈마 애싱 장치)의 챔버에 반도체 기판(100)을 반송한다. 이 애싱 장치도 기본적으로는 상술한 드라이 에칭 장치(100)와 마찬가지로 진공 챔버, 스테이지, 유지 부재, RF 전원 등이 설치되어 있는 것으로 한다. 그리고, 예를 들면 산소 플라즈마를 이용한 플라즈마 애싱에 의해, 레지스트층(101)을 제거한다. 또한, 유지 부재에 의해 피복된 부분은 플라즈마가 닿지 않아, 애싱이 적절하게 이루어지지 않기 때문에, 유지 부재의 위치를 어긋나게 하여 재차의 애싱을 행한다.
그리고, 오버행 현상이나 보쉬 프로세스 등에 의해 개구부(102)의 내벽이 평탄하지 않는 경우에는, 애싱 장치로부터 에칭 장치에 반도체 기판(100)을 다시 옮기어, 개구부(102)의 내벽에 대해 평탄화를 위한 에칭을 행한다. 내벽면이 평탄하지 않으면, 그 후의 개구부(102) 내에서의 균일한 성막이 불가능하기 때문이다. 또한, 개구부(102)의 형성 시에 보쉬 프로세스를 채용한 경우에는, 개구부(102)의 내벽면이 도 13d에 도시한 바와 같은 파상(波狀)의 거친 형상[스캐롭 형상(103)]으로 되는 것이 알려져 있다. 그 때문에, 보쉬 프로세스를 이용한 경우에는, 그 평탄화 공정을 행할 필요가 특히 있다.
평탄화 공정에 의해, 개구부(102)의 내벽면은 도 13e에 도시한 바와 같이 평탄하게 되고, 이후 개구부(102) 내에서 균일한 성막을 행할 수 있다.
이와 같이, 종래의 반도체 장치의 제조 방법에서의 에칭 공정과 애싱 공정은 각각 별도의 전용 장치를 이용하여 행해지고 있었다.
본 발명에 관련되는 기술은, 예를 들면 이하의 특허 문헌에 기재되어 있다.
[특허 문헌 1] 일본 특허 공개 제2006-12889호 공보
상술한 바와 같이, 종래는 에칭 공정과 애싱 공정이 각각 별도의 전용 장치로 행해지고 있었다. 그 때문에，에칭 공정 후에 애싱 공정이 있는 경우나, 애싱 공정 후에 에칭 공정이 있는 경우에는, 그 때마다 반도체 기판(100)의 반송이 필요하게 되어, 생산 효율이 현저하게 저하된다는 문제가 있었다. 또한, 반송 시에 반도체 기판(100)에 기계적 결함이 발생할 가능성도 있었다.
또한，에칭 장치와 애싱 장치 사이에서 반도체 기판(100)을 반송할 때에는, 유지 부재(112)의 제거 작업 및 부착 작업이 있기 때문에, 완전하게 동일한 위치에 유지 부재(112)를 다시 배치하는 것은 곤란하다. 상술한 바와 같이, 유지 부재(112)에 의해 덮여진 부분은 에칭 가공이 적절하게 이루어지지 않기 때문에, 제품 칩으로는 통상 되지 않는다. 그 때문에, 유지 부재를 이용하여 반도체 기판을 스테이지 상에 고정하는 경우에는, 에칭 공정 및 애싱 공정을 반복할 때에 유지 부재의 위치에 미묘한 어긋남이 생기어, 최종 제품의 신뢰성 및 수율이 열화된다는 문제도 있었다.
그래서 본 발명은, 생산 효율을 올림과 함께, 신뢰성 및 수율이 높은 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 주된 특징은 이하와 같다. 즉, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 표면에 선택적으로 마스크층을 형성하는 공정과, 상기 마스크층을 마스크로 하여, 에칭 장치에 의해 상기 반도체 기판을 드라이 에칭하여, 상기 반도체 기판에 개구부를 형성하는 공정과, 상기 에칭 장치 내에 상기 반도체 기판을 배치한 채, 상기 에칭 장치를 이용하여 상기 마스크층을 제거하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 마스크층을 형성하는 공정의 전에, 상기 반도체 기판의 한쪽 면을 연삭함으로써, 상기 반도체 기판을 얇게 하는 공정과, 상기 반도체 기판의 한쪽 면을 평탄화하기 위한 제1 평탄화 공정을 갖고, 상기 마스크층을 제거하는 공정과 상기 제1 평탄화 공정을 상기 에칭 장치에 상기 반도체 기판을 배치한 채 연속적으로 행하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 개구부의 내벽을 평탄화하는 제2 평탄화 공정을 갖고, 상기 마스크층을 제거하는 공정과 상기 제2 평탄화 공정을 상기 에칭 장치에 상기 반도체 기판을 배치한 채 연속적으로 행하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 그 이면으로부터 표면에 걸쳐서 관통하는 비아 홀을 갖는 반도체 기판과, 상기 반도체 기판의 표면 상으로서, 상기 비아 홀을 피복하도록 배치된 패드 전극과, 상기 비아 홀 안에 형성되고, 상기 패드 전극과 전기적으로 접속된 관통 전극을 구비하고, 상기 비아 홀은, 상기 반도체 기판의 이면측이 만곡되고, 상기 반도체 기판의 이면측으로부터 표면측에 걸쳐서 그 개구경이 좁아지는 순 테이퍼 형상이며, 상기 비아 홀의 내벽면을 평탄화하기 위한 에칭 처리가 이루어져 있는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법에서는，에칭 공정과, 그 에칭 공정에서 이용한 마스크층을 제거하는 공정을 하나의 처리 장치로 행하고 있다. 그 때문에, 종래와 같은 에칭 장치 및 애싱 장치간에서의 반도체 기판의 반송이 없어져, 생산 효율이 향상된다. 또한, 반도체 기판의 반송에 기인하는 불량을 저감할 수 있기 때문에, 신뢰성 및 수율이 높은 반도체 장치를 제조할 수 있다.
다음에, 본 발명의 실시 형태에 대해 도면을 참조하면서 설명한다. 도 1 내지 도 10은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 설명하는 단면도이다. 또한，이하에 설명하는 제조 공정은, 웨이퍼 형상의 반도체 기판을 이용하여 행해지는 것이며, 소정의 다이싱 라인을 경계로 하여 다수의 반도체 장치가 매트릭스 형상으로 형성되게 되지만, 편의상 그 하나의 반도체 장치가 형성되는 공정을 설명한다.
우선, 도 1에 도시한 바와 같이, 그 표면에 도시하지 않은 전자 디바이스(예를 들면, CCD나 적외선 센서 등의 수광 소자나 발광 소자 또는 그 밖의 반도체 소자)가 형성된 반도체 기판(1)을 준비한다. 반도체 기판(1)은, 예를 들면 그 구경이 8 인치(200 ㎜) 사이즈이며, 300 ㎛ ∼ 700 ㎛ 정도의 두께로 되어 있다. 그리 고, 반도체 기판(1)의 표면에 제1 절연막(2)(예를 들면, 열산화법이나 CVD법에 의해 형성된 실리콘 산화막이나 BPSG막)을 예를 들면 2 ㎛의 막 두께로 형성한다.
다음에, 스퍼터링법이나 도금법, 그 밖의 성막 방법에 의해 알루미늄(Al)이나 알루미늄 합금이나 구리(Cu) 등의 금속층을 형성하고, 그 후 도시하지 않은 레지스트층을 마스크로 하여 그 금속층을 에칭하여 패터닝한다. 이에 의해, 제1 절연막(2) 상에 패드 전극(3)이 예를 들면 1 ㎛의 막 두께로 형성된다. 패드 전극(3)은 반도체 기판(1) 상의 전자 디바이스나 그 주변 소자와 도시하지 않은 배선을 통해 전기적으로 접속되어 있다.
다음에, 반도체 기판(1)의 표면에 패드 전극(3)의 일부 상을 피복하는 패시베이션막(4)(예를 들면 실리콘 질화막)을 예를 들면 CVD법으로 형성한다. 다음에, 패드 전극(3)을 포함하는 반도체 기판(1)의 표면 상에, 에폭시 수지, 레지스트, 아크릴 등의 접착층(5)을 개재하여 지지체(6)를 접합한다. 또한, 지지체(6)는 필름 형상의 보호 테이프이어도 되고, 글래스나 석영, 세라믹, 플라스틱, 금속 등의 강성의 기판이어도 되고, 수지로 이루어지는 것이어도 된다. 또한, 지지체(6)는 강성의 기판인 것이, 박형화되는 반도체 기판(1)을 견고하게 지지하고, 사람 손에 의하지 않는 반송의 자동화를 하는 면에서 바람직하다. 지지체(6)는, 반도체 기판(1)을 지지함과 함께 그 소자 표면을 보호하는 기능을 갖는 것이다.
다음에, 반도체 기판(1)의 이면에 대해 이면 연삭 장치(예를 들면 그라인더)를 이용하여 백 그라인드를 행하여, 반도체 기판(1)의 두께를 소정의 두께(예를 들면 100 ㎛ ∼ 150 ㎛ 정도)로 연삭한다. 그 백 그라인드에 의해, 반도체 기판(1) 의 이면은 완전한 평탄으로 되지 않고, 요철 등의 기계적인 데미지층(7)이 생긴다. 또한, 도 2에서는 데미지층(7)이 현실의 것보다도 상당히 과장되게 그려져 있다. 그 연삭 공정은 에칭 처리이어도 되고, 그라인더와 에칭 처리의 병용으로도 된다. 또한, 반도체 기판(1)을 박막화시킬 필요가 없으면 본 공정을 행할 필요는 없다.
다음에, 도 2에 도시한 바와 같이, 포토리소그래피 기술을 이용하여 반도체 기판(1)의 이면 상에 레지스트층(8)을 선택적으로 형성한다. 레지스트층(8)은 반도체 기판(1)의 이면 중 패드 전극(3)에 대응하는 위치에 개구부를 갖고 있다. 또한, 본 실시 형태에서는 레지스트층을 마스크층으로서 이용하고 있지만, 실리콘 산화막이나 실리콘 질화막 등의 절연막을 마스크층으로서 이용할 수도 있다. 또한, 종래는 백 그라인드 후에 데미지층(7)의 제거를 행하고 있었지만, 본 실시 형태에서는 후술하는 애싱 공정이나 비아 홀 내벽의 평탄화 공정과 연속적으로 행하고 있다. 그 때문에, 종래에 비해 반도체 기판(1)의 반송 작업이 적어져, 생산 효율이 향상되고 있다. 또한, 데미지층(7)의 요철 형상에 의해, 레지스트층(8)의 반도체 기판(1)에 대한 밀착성이 향상된다는 이점도 있다.
다음에，이 레지스트층(8)을 마스크로 하여 보쉬 프로세스를 이용하여 반도체 기판(1)의 소정 영역을 에칭한다. 구체적으로는, 도 3에 도시한 바와 같이, 에칭 장치(50)의 진공 챔버(51) 내에 설치된 스테이지(52) 상에 반도체 기판(1)을 설치하고, 유지 부재(53)에 의해 기계적으로 고정한다. 유지 부재(53)는 반도체 기판(1)의 외주 수밀리미터 부분에 배치되어 있다.
또한, 공지된 정전 흡착 방식에 의해, 반도체 기판(1)을 스테이지(52)에 유 지할 수도 있지만, 지지체(6)가 글래스 등의 절연성인 경우에는 충분한 흡착력을 얻을 수 없다. 그 때문에, 본 실시 형태에서는 유지 부재(53)를 이용하여 반도체 기판(1)을 기계적으로 고정하고 있다. 또한, 충분한 정전 흡착력을 얻을 수 있는 경우나, 후술하는 헬륨층(54)의 누설의 문제가 없으면, 유지 부재(53)를 이용하지 않고 정전 흡착 방식으로 반도체 기판을 스테이지 상에 고정하는 것도 가능하다. 또한, 정전 흡착 방식이 가능하면, 유지 부재(53)를 이용한 경우와 비교하여, 기판 외주에 대해 간극이 없이 에칭 공정이나 애싱 공정 등을 행하는 것이 가능하고, 또한 기판에 대한 기계적 데미지가 적기 때문에, 수율이 좋아진다는 이점이 있다. 또한, 정전 흡착 방식이라 함은, 스테이지 상에 유전층을 형성하고, 스테이지와 반도체 기판 사이에 전압을 인가하고, 양자간에 발생한 힘에 의해 반도체 기판을 흡착하는 방식이다.
다음에, 스테이지(52)측으로부터 도시하지 않은 배관을 통해 헬륨(He) 가스를 흘리어, 지지체(6)와 스테이지(52) 사이에 헬륨층(54)을 형성한다. 이 헬륨층(54)은 기판 냉각을 위한 층이다. 그 헬륨층(54)에 의해 스테이지(52)의 온도가 반도체 기판(1)측에 반영되어, 면내 온도가 균일해져, 반도체 기판(1)의 전체면에 대한 에칭의 가공 정밀도가 균일해진다.
또한, 유지 부재(53)는 반도체 기판(1)의 고정과 함께, 상방으로부터의 압축에 의해 헬륨층(54)이 스테이지면으로부터 외부에 과도하게 누설되는 것을 방지하는 기능도 갖고 있다. 또한，RF 전원(55)에 의해, 교류 전압이 하부 전극(56)에 공급되어 있다. 또한, 진공 챔버(51)에는, 에칭 가스나 애싱 가스로 되는 기체를 유도하기 위한 배관(57)이나, 그 가스의 배기관(도시하지 않음)이나, 진공 펌프(도시하지 않음) 등이 설치되어 있다. 또한, 플라즈마원에 전력을 공급하기 위한 ICP 코일(58)이 설치되어 있다.
에칭 장치(50)는, 예를 들면 ICP(Inductively Coupled Plasma)형의 에칭 장치를 이용한다. ICP형의 에칭 장치라 함은, ICP 코일에 고주파 전력을 공급하는 유도 결합 방전 방식에 의해, 공급되는 반응 가스를 진공 챔버 내에서 플라즈마화시키고, 그 고밀도 플라즈마를 이용하여 대상물의 에칭을 행하는 장치이다.
그리고，에칭 장치(50)를 이용하여, 압력 : 10~50 mTorr,　SF6 가스 유량 : 300~400 scc/min,　O2 가스 유량 : 30~40 scc/min,　ICP 파워 : 1500~2000W, 하부 전극 : 20~30 W의 조건에서 행하는 플라즈마 에칭 공정과, 압력 : 20~30 mTorr,　C4F8 가스 유량 : 150~200 scc/min,　ICP 파워 : 1200~1700 W의 조건에서 행하는 플라즈마 디포지션 공정을 전환하는 시간 : 10 sec/5 sec의 사이클에서 행한다.
이 보쉬 프로세스에 의해 도 4에 도시한 바와 같이 반도체 기판(1)을 두께 방향으로 관통하는 비아 홀(9)(개구부)이 형성되고, 동시에 비아 홀(9)의 내벽면이 스캐롭 형상(10)이 된다. 비아 홀(9)의 개구의 직경은 예를 들면 30~50 ㎛ 정도이고, 그 깊이는 예를 들면 100 ㎛ ~ 150 ㎛ 정도이며, 스캐롭 형상(10)의 홈의 단차는 예를 들면 6000 Å 정도다. 또한，SF6 가스에 의한 가로 방향으로의 사이드 에칭량이 많으면 스캐롭 형상(10)의 단차가 커진다.
비아 홀(9)의 저부측(도 4의 하측)으로 갈수록 에칭 속도는 작아지기 때문 에, 실제로는 비아 홀(9)의 저부측 쪽이 상부측(도 4의 상측)보다 스캐롭 형상(1O)의 단차가 작고, 거의 평탄한 상태가 되어 있다. 또한，동 도면에서는 비아 홀(9)이 스트레이트 형상이지만, 보쉬 프로세스를 이용하면 순 테이퍼 형상(깊이 방향에 대하여 개구의 직경이 좁아지는 형상)이 되는 경향이 있다.
또한，보쉬 프로세스를 이용하지 않는 에칭에 의해 비아 홀(9)을 형성하는 경우도 있다. 또한，도시는 하지 않았지만, 비아 홀(9)은 반도체 기판(1)을 관통하지 않고 있어도 좋고, 반도체 기판(1)의 도중에 그 저부가 만나도 좋다.
다음에，상기 비아 홀(9)의 형성에 따른 에칭에서 이용한 에칭 장치(50)와 동일장치에서， 진공 챔버(51) 내의 가스의 종류를 애싱용 가스로 바꾸고, 압력, 장치 전력 등의 각 조건도 바꾸고, 도 5의 (a) 또는 도 5의 (b)에 도시한 바와 같이 레지스트층(8)을 플라즈마 제거(애싱)한다. 즉, 이 애싱 공정은, 반도체 기판(1)을 진공 챔버(51) 내에 배치한 채, 상기 에칭 공정과 연속적으로 행해진다. 애싱 공정은, 예를 들면 압력 : 10~50 mTorr, 02 가스 유량 : 150~200　scc/min,　ICP 파워 : 2000~3000 W, 하부 전극 : 30~8O W의 조건에서 행한다. 또한，레지스트층(8)이 아닌, 실리콘 산화막이나 실리콘 질화막 등의 절연막이 마스크층으로서 이용되고 있을 경우에는, 장치 내의 압력이나 가스 등의 조건을 절연막을 제거하는 조건으로 최적화해서 마스크층을 제거한다.
다음에, 진공 챔버(51) 내의 가스의 종류를 애싱용 가스로부터 에칭 가스로 바꾸고, 압력 및 장치 전력 등의 각 조건도 바꾼다. 그리고, 드라이 에칭법에 의 해, 반도체 기판(1)의 이면의 평탄화[데미지층(7)의 제거]와, 비아 홀(9)의 내벽의 평탄화[스캐롭 형상(10)의 제거]를 동시 진행으로 행한다.
또한, 드라이 에칭 후의 비아 홀(9)은, 도 5의 (a)에 도시한 바와 같은 스트레이트 형상으로도 되지만, 드라이 에칭의 조건을 바꿈으로써, 도 5의 (b)에 도시한 바와 같이, 비아 홀(9)의 상부[반도체 기판(1)의 이면측]가 원활하게 만곡된 순 테이퍼 형상으로 할 수도 있다. 비아 홀(9)의 형상이 순 테이퍼 형상인 쪽이, 스트레이트 형상인 경우에 비해, 비아 홀(9) 내에서 막 두께 균일성이 높은 성막을 행할 수 있는 이점이 있다.
이와 같이 반도체 기판(1)의 이면의 평탄화와, 비아 홀(9)의 내벽의 평탄화는, 반도체 기판(1)을 에칭 장치(50)의 진공 챔버(51) 내에 배치한 채, 비아 홀(9)의 형성 및 레지스트층(8)의 제거에 이어서 연속적으로 행해진다. 이 데미지층(7)의 제거 및 비아 홀(9) 내벽의 평탄화는, 예를 들면 압력 : 20 ∼ 80 mTorr, SF6 가스 유량 : 500 ∼ 600 scc/min, O2 가스 유량 : 0 ∼ 60 scc/min, ICP 파워 : 1500 ∼ 2500 W, 하부 전극 : 50 ∼ 100 W의 조건에서 행한다. 또한，스캐롭 형상(10)의 개선의 효과를 높이는 관점, 즉 비아 홀(9)의 내벽을 보다 평탄화시키는 관점으로부터는, 저압, 고파워, CF4 가스 리치의 조건 하에서 행하는 것이 바람직하다.
다음에, 필요에 따라서 웨트 처리를 행하여, 레지스트층(8)을 완전하게 제거한다. 유지 부재(53)에 의해 피복된 개소는 레지스트층(8)이 남아, 다음 공정에 악영향을 미칠 가능성도 있기 때문이다.
다음에, 비아 홀(9) 내에서 노출된 제1 절연막(2)을 에칭 제거하여, 패드 전극(3)을 노출시킨다.
다음에, 도 6에 도시한 바와 같이, 비아 홀(9) 내를 포함하는 반도체 기판(1)의 이면의 전체면에 제2 절연막(11)(예를 들면, CVD법에 의해 형성된 실리콘 산화막이나 실리콘 질화막)을 형성한다. 그 제2 절연막(11)은 반도체 기판(1)과 도전성 부재[후술하는 배리어층(13), 시드층(14), 관통 전극(15), 배선층(16)]를 절연하는 것이다.
다음에, 도 7에 도시한 바와 같이, 반도체 기판(1)의 이면에 레지스트층(12)을 선택적으로 형성하고, 그 레지스트층(12)을 마스크로 하여 비아 홀(9)의 저부의 제2 절연막(11)을 에칭하여 제거한다. 이 에칭에 의해, 패드 전극(3)이 일부 노출된다. 다음에, 레지스트층(12)을 애싱 공정에 의해 제거한다.
이 제2 절연막(11)의 에칭 공정과 레지스트층(12)의 제거 공정에 대해서도, 동일한 에칭 장치로 연속적으로 행한다.
또한, 제2 절연막(11)이 반도체 기판(1)의 이면이 가장 두껍고, 비아 홀(9) 내의 측벽, 저부에 향함에 따라서 얇게 형성되는 경향을 이용하여, 마스크[레지스트층(12)] 없이 해당 에칭을 행할 수도 있다. 마스크 없이 에칭함으로써 제조 프로세스의 합리화를 도모할 수도 있다. 또한, 상기 제1 절연막(2)과 제2 절연막(11)을 동일한 에칭 공정에서 제거해도 된다.
다음에, 도 8에 도시한 바와 같이 비아 홀(9) 내 및 반도체 기판(1)의 이면 상에 배리어층(13)을 형성한다. 배리어층(13)은 스퍼터링법, PVD법, CVD법, 그 밖 의 성막 방법에 의해 형성된다. 또한, 배리어층(13)은 예를 들면 티탄(Ti)층, 티탄 나이트라이드(TiN)층, 탄탈(Ta)층, 탄탈 나이트라이드(TaN)층, 티탄 텅스텐(TiW)층, 텅스텐 나이트라이드(WN), 지르코늄 나이트라이드(ZrN)층 등으로 이루어진다.
배리어층(13)은, 후에 비아 홀(9) 내에 형성되는 관통 전극(15)의 금속 재료의 확산 방지나, 그 금속 재료와 도전체[본 실시 형태에서는 패드 전극(3)]와의 상호 반응 방지, 반도체 기판(1)과 후술하는 관통 전극(15)과의 밀착성 향상 등의 역할을 갖는다. 또한, 이들 역할을 갖는 것이면 그 재질은 특별히 한정되지 않고 단층 혹은 적층이어도 된다. 적층 구조는 이미 설명한 재질 등의 조합으로 이루어지고, 예를 들면 티탄층/티탄 나이트라이드층이다.
다음에, 도 8에 도시한 바와 같이 배리어층(13) 상에 시드층(14)을 형성한다. 시드층(14)은, 후술하는 관통 전극(15) 및 배선층(16)을 도금 형성하기 위한 기초 전극으로 되는 도전층이며, 예를 들면 구리(Cu), 루테늄(Ru), 팔라듐(Pd) 등의 금속으로 이루어진다. 시드층(14)은, 스퍼터링법, PVD법, CVD법, 그 밖의 성막 방법에 의해 형성된다. 또한, 시드층(14)의 막 두께는 예를 들면 50 ㎚ 정도이다. 또한, 비아 홀(9) 내벽면은 평탄화되어 있으므로, 배리어층(13) 및 시드층(14)의 피복성이 좋다.
다음에, 도 8에 도시한 바와 같이 비아 홀(9) 내를 포함하는 시드층(14) 상에, 예를 들면 시드층(14)을 도금 전극으로 한 전해 도금법에 의해 구리(Cu)로 이루어지는 관통 전극(15) 및 이와 연속하여 접속된 배선층(16)을 형성한다. 관통 전극(15)은 비아 홀(12) 내에 형성된 도전층의 것이다. 관통 전극(15) 및 배선층(16)은, 배리어층(13) 및 시드층(14)을 통해 비아 홀(9)의 저부에서 노출되는 패드 전극(3)과 전기적으로 접속된다. 또한, 비아 홀(9) 내벽면은 평탄화되어 있기 때문에, 양호한 관통 전극(15) 및 배선층(16)이 형성된다.
또한, 관통 전극(15)은 비아 홀(9) 내에 완전하게 충전되어 있지 않아도 되고, 도 11에 도시한 바와 같이 불완전하게 충전되어 있어도 된다. 이러한 구성에 따르면, 관통 전극(15) 및 배선층(16)의 형성에 필요한 도전 재료를 절약함과 함께, 완전하게 충전된 경우에 비해 관통 전극(15), 배선층(16)을 단시간에 형성할 수 있기 때문에 스루풋이 향상되는 이점이 있다.
다음에, 도 9에 도시한 바와 같이, 반도체 기판(1)의 이면의 배선층(16) 상에 배선 패턴 형성용의 레지스트층(17)을 선택적으로 형성한다. 다음에, 레지스트층(17)을 마스크로 하여 불필요한 부분의 배선층(16) 및 시드층(14)을 에칭하여 제거한다. 이 에칭에 의해, 배선층(16)이 소정의 배선 패턴으로 패터닝된다. 계속해서, 배선층(16)을 마스크로 하여 반도체 기판(1)의 이면에 형성된 배리어층(13)을 선택적으로 에칭하여 제거한다.
이 레지스트층(17)을 마스크로 한, 각 층[배선층(16), 시드층, 배리어층(13)]의 에칭 공정 및 레지스트층(17)의 제거 공정에 대해서도, 동일한 에칭 장치로 연속적으로 행하는 것이, 생산 효율을 향상시키는 관점에서 바람직하다.
또한, 배리어층(13), 시드층(14), 관통 전극(15), 배선층(16)의 형성은 상기 공정에 한정되지 않는다.
다음에, 도 10에 도시한 바와 같이, 반도체 기판(1)의 이면 상에 예를 들면 솔더 레지스트와 같은 유기 재료나 실리콘 질화막 등의 무기 재료로 이루어지는 보호층(18)을 형성한다. 보호층(18) 중, 도전 단자 형성 예정 영역을 개구시키고, 그 개구에 의해 노출되는 배선층(16) 상에 니켈(Ni) 및 금(Au)으로 이루어지는 전극 접속층(도시하지 않음)을 형성한다. 그 후, 그 전극 접속층 상에 땜납을 스크린 인쇄하고, 이 땜납을 열 처리로 리플로시킴으로써 볼 형상의 도전 단자(19)를 형성한다.
또한, 도전 단자(19)의 형성 방법은, 디스펜서를 이용하여 땜납 등으로 이루어지는 볼 형상 단자 등을 도포하는 소위 디스펜서법(도포법)이나 전해 도금법 등으로 형성할 수도 있다. 또한, 다른 실시 형태로서 도전 단자(19)를 형성시키지 않는 경우도 있다. 이 경우에는 전극 접속층 또는 배선층(16)이 보호층(18)의 개구로부터 노출한 상태로 된다. 그리고, 그 전극 접속층 또는 배선층(16)이 다른 장치의 전극과 접속된다.
또한, 지지체(6)는 반도체 기판(1)에 접착한 채로도 좋고, 혹은 반도체 기판(1)으로부터 박리시켜 재이용하는 것도 가능하다.
이상의 공정에 의해, 반도체 기판(1)의 표면에 형성된 도전체[패드 전극(3)]로부터 그 이면에 형성된 도전체[배선층(16), 도전 단자(19)]에 이르기까지의 배선이 비아 홀(9)을 통해 이루어진 칩 사이즈 패키지형의 반도체 장치가 완성된다. 이 반도체 장치를 전자 기기에 내장할 때에는, 도전 단자(19)를 회로 기판 상의 배선 패턴으로 실장함으로써 외부 회로와 전기적으로 접속된다.
이와 같이, 본 실시 형태에서는 동일한 에칭 장치 내에 반도체 기판을 배치한 채, 에칭 공정과 그 에칭에서 이용한 마스크층의 제거 공정을 연속적으로 행하기 때문에, 반도체 기판의 이동이 종래에 비해 적어진다. 그 때문에, 제조 공정의 시간이 단축되어, 생산 효율이 향상됨과 함께 반도체 장치의 신뢰성 및 수율을 향상시킬 수 있다. 또한，에칭 공정과 마스크층의 제거 공정에서 각각 전용의 장치를 준비할 필요가 없어지기 때문에, 제조 코스트의 저감으로도 된다.
또한, 본 실시 형태에서는, 백 그라인드에 의한 데미지층의 제거를, 마스크층의 제거 공정이나 비아 홀의 내벽면의 평탄화 공정과 동일 처리 장치 내에서 연속하여 행하고 있으므로, 종래에 비해 제조 프로세스가 합리화되어 있다.
또한, 반도체 기판의 이면 및 비아 홀의 내벽면의 평탄화를 행하고 있기 때문에, 반도체 기판의 이면 및 비아 홀 내에서 막 두께 균일성이 높은 성막을 행하는 것이 가능해진다. 예를 들면 스퍼터링 공정에서, 비아 홀(9)의 내벽에 대한 스퍼터 입자의 부착량의 균일화를 도모할 수 있다. 또한，CVD법의 경우도 반응 가스가 내벽면에 균일하게 도달하여, 피복 부족을 방지할 수 있다. 또한，스캐롭 형상 등의 요철에 의한 피복 부족의 우려가 없어져 과잉한 성막을 행할 필요가 없어진다. 그 때문에, 생산성이 향상되고, 비아 홀 내에 형성되는 막의 두께를 얇게 하는 것도 가능하다.
또한，스캐롭 형상이 그 후 성막에 반영되지 않아, 신뢰성이 높은 도금이 가능하다. 그리고, 비아 홀(9) 내벽에 형성되는 각종 막을 모두 양호하게 형성할 수 있으므로, 반도체 장치의 신뢰성 및 수율이 향상된다.
또한，이상의 실시 형태에서는, 볼 형상의 도전 단자(19)를 갖는 BGA(Ball Grid Array)형의 반도체 장치에 대해 설명하였지만, 본 발명은 볼 형상의 도전 단자를 갖지 않는 LGA(Land Grid Array)형이나 그 밖의 CSP형, 플립 칩형의 반도체 장치에 적용하는 것이라도 상관없다.
또한, 본 발명은 상기 실시 형태에 한정되는 일 없이 그 요지를 일탈하지 않는 범위에서 변경이 가능한 것은 물론이다.
예를 들면 상기 실시 형태에서는 반도체 기판(1)의 표면측(소자면측)에 지지체가 접착되어 있었지만, 도 12에 도시한 바와 같이 다른 쪽의 면측(비소자면측)에 지지체(6)를 접착함으로써 원하는 반도체 장치를 제조하는 것도 가능하다. 이 반도체 장치는, 반도체 기판(1)의 표면측(소자면측)에 패드 전극(3), 배선층(16), 도전 단자(19) 등이 형성되어 있다. 이 반도체 장치를 전자 기기에 내장할 때에는, 도전 단자(19)를 회로 기판 상의 배선 패턴으로 실장함으로써 외부 회로와 전기적으로 접속된다. 또한, 지지체(6)를 박리 제거한 후에, 반도체 기판(1)의 이면 상에서, 관통 전극(15)에 대응하는 위치의 절연막(30)(예를 들면, CVD법에 의해 형성된 실리콘 산화막)을 개구시키고, 그 개구에 다른 반도체 장치의 도전 단자를 접속시키고, 반도체 장치의 적층을 도모하는 것도 가능하다. 또한, 도 12에서는, 이미 설명한 구성과 마찬가지의 구성에 대해서는 동일 기호를 붙이고 있고, 그 설명에 대해서는 생략한다. 이와 같이, 지지체는 반도체 기판의 어느 쪽의 면에 접착해도 상관없다.
도 1은, 본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 2는, 본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 3은, 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법에서 이용하는 에칭 장치를 설명하는 단면도.
도 4는, 본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 5는, 본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 6은, 본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 7은, 본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 8은, 본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 9는, 본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 10은, 본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명 하는 단면도.
도 11은, 본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 12는, 본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 13a, 13b, 13c, 13d 및 13e는, 종래의 반도체 장치의 제조 방법을 설명하는 단면도.
도 14a 및 14b는, 종래의 반도체 장치의 제조 방법에서 이용하는 에칭 장치를 설명하는 단면도 및 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 제1 절연막
3 : 패드 전극
4 : 패시베이션막
5 : 접착층
6 : 지지체
7 : 데미지층
8 : 레지스트층
9 : 비아 홀
10 : 스캐롭 형상
11 : 제2 절연막
12 : 레지스트층
13 : 배리어층
14 : 시드층
15 : 관통 전극
16 : 배선층
17 : 레지스트층
18 : 보호층
19 : 도전 단자
30 : 절연막
50 : 에칭 장치
51 : 진공 챔버
52 : 스테이지
53 : 유지 부재
54 : 헬륨층
55 : RF 전원
56 : 하부 전극
57 : 배관
58 : ICP 코일
100 : 반도체 기판
101 : 레지스트층
102 : 개구부
103 : 스캐롭 형상
110 : 에칭 장치
111 : 진공 챔버
112 : 유지 부재
113 : 스테이지
114 : RF 전원

Claims (9)

  1. 반도체 기판의 한쪽 면을 연삭함으로써, 상기 반도체 기판을 얇게 하는 공정과,
    상기 반도체 기판의 표면 상에 선택적으로 마스크층을 형성하는 공정과,
    상기 마스크층을 마스크로 하여, 에칭 장치로 상기 반도체 기판을 드라이 에칭하여, 상기 반도체 기판에 개구부를 형성하는 공정과,
    상기 마스크층을 제거하는 공정과,
    상기 반도체 기판의 한쪽 면을 평탄화하기 위한 제1 평탄화 공정을 포함하고，
    상기 마스크층을 제거하는 공정과 상기 제1 평탄화 공정을 상기 에칭 장치에 상기 반도체 기판을 배치한 채 연속적으로 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 기판의 표면 상에 선택적으로 마스크층을 형성하는 공정과,
    상기 마스크층을 마스크로 하여, 에칭 장치로 상기 반도체 기판을 드라이 에칭하여, 상기 반도체 기판에 개구부를 형성하는 공정과,
    상기 마스크층을 제거하는 공정과,
    상기 개구부의 내벽을 평탄화하는 평탄화 공정을 포함하고,
    상기 마스크층을 제거하는 공정과 상기 평탄화 공정을, 상기 에칭 장치에 상기 반도체 기판을 배치한 채 연속적으로 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 개구부의 내벽을 평탄화하는 제2 평탄화 공정을 포함하고,
    상기 마스크층을 제거하는 공정과 상기 제2 평탄화 공정을, 상기 에칭 장치에 상기 반도체 기판을 배치한 채 연속적으로 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 개구부를 형성하는 공정은,
    상기 반도체 기판에 홈을 형성하기 위한 플라즈마 에칭 공정과,
    상기 홈의 내벽에 보호막을 퇴적시키는 플라즈마 디포지션 공정과,
    상기 플라즈마 에칭 공정과 상기 플라즈마 디포지션 공정을 교대로 반복하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 에칭 장치는, ICP형의 에칭 장치인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 기판의 개구부의 내벽 상에 절연막을 형성하는 공정과,
    상기 절연막 상에 관통 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 삭제
  8. 제2항에 있어서,
    상기 개구부의 내벽을 평탄화하는 평탄화 공정은, 상기 반도체 기판의 이면측이 만곡되고, 상기 반도체 기판의 이면측으로부터 표면측에 걸쳐서 그 개구부가 좁아지도록 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 그 표면 측에 금속층을 갖는 반도체 기판을 준비하고,
    상기 반도체 기판의 표면 상에 선택적으로 마스크층을 형성하는 공정과,
    상기 마스크층을 마스크로 하여, 에칭 장치로 상기 반도체 기판을 드라이 에칭하여, 상기 반도체 기판에 개구부를 형성하는 공정과,
    상기 마스크층을 제거하는 공정과,
    상기 개구부의 내벽을 평탄화하는 평탄화 공정과,
    상기 개구부의 내벽 상에 절연막을 형성하는 공정과,
    상기 절연막을 통하여 상기 개구부로부터 노출하는 상기 금속층과 전기적으로 접속된 관통 전극을 형성하는 공정을 포함하고,
    상기 마스크층을 제거하는 공정과 상기 평탄화 공정을, 상기 에칭 장치에 상기 반도체 기판을 배치한 채 연속적으로 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020070075220A 2006-07-27 2007-07-26 반도체 장치 및 그 제조 방법 KR100873782B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00204353 2006-07-27
JP2006204353A JP5143382B2 (ja) 2006-07-27 2006-07-27 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR20080011092A KR20080011092A (ko) 2008-01-31
KR100873782B1 true KR100873782B1 (ko) 2008-12-15

Family

ID=38698858

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070075220A KR100873782B1 (ko) 2006-07-27 2007-07-26 반도체 장치 및 그 제조 방법

Country Status (6)

Country Link
US (1) US8173543B2 (ko)
EP (1) EP1884989A3 (ko)
JP (1) JP5143382B2 (ko)
KR (1) KR100873782B1 (ko)
CN (1) CN101114592B (ko)
TW (1) TWI342588B (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4812512B2 (ja) 2006-05-19 2011-11-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
JP5536322B2 (ja) * 2007-10-09 2014-07-02 新光電気工業株式会社 基板の製造方法
JP2009224492A (ja) * 2008-03-14 2009-10-01 Oki Semiconductor Co Ltd 半導体装置及びその製造方法
KR101433899B1 (ko) * 2008-04-03 2014-08-29 삼성전자주식회사 기판 식각부의 금속층 형성방법 및 이를 이용하여 형성된금속층을 갖는 기판 및 구조물
US9039908B2 (en) * 2008-08-27 2015-05-26 Applied Materials, Inc. Post etch reactive plasma milling to smooth through substrate via sidewalls and other deeply etched features
CN102224579B (zh) * 2008-11-25 2013-12-04 松下电器产业株式会社 半导体装置及电子设备
JP2010165804A (ja) * 2009-01-14 2010-07-29 Panasonic Corp 半導体装置およびそれを用いた電子機器ならびに半導体装置の製造方法
JP2011009581A (ja) * 2009-06-26 2011-01-13 Renesas Electronics Corp 半導体装置の製造方法及びその半導体装置
CN102576680B (zh) * 2009-09-16 2015-07-22 布鲁尔科技公司 用于在背侧处理时保护前侧电路的耐划涂层
JP5532394B2 (ja) 2009-10-15 2014-06-25 セイコーエプソン株式会社 半導体装置及び回路基板並びに電子機器
CN101794089B (zh) * 2010-04-12 2012-06-13 常州瑞择微电子科技有限公司 电子束胶光掩模板的去胶方法及其装置
JP5730654B2 (ja) * 2010-06-24 2015-06-10 新光電気工業株式会社 配線基板及びその製造方法
JP5676941B2 (ja) * 2010-07-06 2015-02-25 キヤノン株式会社 配線基板の製造方法及び配線基板
JP2012178520A (ja) 2011-02-28 2012-09-13 Elpida Memory Inc 半導体装置及びその製造方法
JP2012195514A (ja) * 2011-03-17 2012-10-11 Seiko Epson Corp 素子付き基板、赤外線センサー、および貫通電極形成方法
JP5821284B2 (ja) * 2011-05-30 2015-11-24 セイコーエプソン株式会社 配線基板、赤外線センサー及び貫通電極形成方法
KR101867998B1 (ko) * 2011-06-14 2018-06-15 삼성전자주식회사 패턴 형성 방법
JP2013084695A (ja) * 2011-10-06 2013-05-09 Tokyo Electron Ltd 半導体装置の製造方法
CN102403217B (zh) * 2011-11-11 2013-11-06 华中科技大学 一种超薄芯片的制备方法
JP2013115340A (ja) * 2011-11-30 2013-06-10 Napura:Kk 縦導体充填構造
JP5929222B2 (ja) * 2012-01-19 2016-06-01 大日本印刷株式会社 認証用微細構造体およびその製造方法
JP5916105B2 (ja) * 2012-03-27 2016-05-11 国立大学法人九州工業大学 半導体装置の製造方法
JP6093929B2 (ja) * 2012-07-04 2017-03-15 サムコ株式会社 高アスペクト比の凹凸構造を有するシリコン基板の製造方法
US9159574B2 (en) * 2012-08-27 2015-10-13 Applied Materials, Inc. Method of silicon etch for trench sidewall smoothing
KR101372805B1 (ko) * 2012-11-30 2014-03-19 로체 시스템즈(주) 웨이퍼 식각 시스템 및 이를 이용한 웨이퍼 식각 공정
US9082870B2 (en) * 2013-03-13 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of packaging semiconductor devices
JP5967131B2 (ja) * 2014-04-24 2016-08-10 セイコーエプソン株式会社 半導体装置の製造方法
CN105097681A (zh) * 2014-05-06 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
EP3012857A1 (en) * 2014-10-21 2016-04-27 ams AG Method of producing an opening with smooth vertical sidewall in a semiconductor substrate
CN104393020B (zh) * 2014-11-21 2017-07-04 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
JP6138859B2 (ja) * 2015-06-12 2017-05-31 ラピスセミコンダクタ株式会社 半導体装置
JP6548566B2 (ja) * 2015-12-15 2019-07-24 キヤノン株式会社 貫通配線基板の作製方法、及び電子デバイスの作製方法
CN107463867B (zh) * 2016-06-03 2021-01-01 上海丽恒光微电子科技有限公司 传感器及其制备方法
CN107968048B (zh) * 2016-10-20 2021-03-23 中芯国际集成电路制造(上海)有限公司 一种降低半导体器件背面金属接触电阻的方法
EP3730671A4 (en) * 2017-12-19 2021-08-18 JX Nippon Mining & Metals Corporation SEMICONDUCTOR WAFER AND METHOD OF MANUFACTURING THEREOF
JP2018137483A (ja) * 2018-05-23 2018-08-30 Ｓｐｐテクノロジーズ株式会社 プラズマ加工方法及びこの方法を用いて製造された基板
US20210403320A1 (en) 2018-10-31 2021-12-30 Hamamatsu Photonics K.K. Method for manufacturing semiconductor substrate, method for manufacturing damascene wiring structure, semiconductor substrate, and damascene wiring structure
CN110491831B (zh) * 2019-07-26 2022-06-14 福建省福联集成电路有限公司 一种制作通孔的方法及制得的器件
KR20210091390A (ko) * 2020-01-13 2021-07-22 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN113284997B (zh) * 2021-05-13 2022-07-29 厦门士兰明镓化合物半导体有限公司 倒装led芯片及其制备方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4689112A (en) * 1985-05-17 1987-08-25 Emergent Technologies Corporation Method and apparatus for dry processing of substrates
US4729815A (en) * 1986-07-21 1988-03-08 Motorola, Inc. Multiple step trench etching process
JPH1055993A (ja) * 1996-08-09 1998-02-24 Hitachi Ltd 半導体素子製造用洗浄液及びそれを用いた半導体素子の製造方法
KR20000009481A (ko) 1998-07-24 2000-02-15 윤종용 식각 공정에 이어지는 에싱 공정을 포함하는웨이퍼 가공 방법
US6037266A (en) * 1998-09-28 2000-03-14 Taiwan Semiconductor Manufacturing Company Method for patterning a polysilicon gate with a thin gate oxide in a polysilicon etcher
US6194323B1 (en) * 1998-12-16 2001-02-27 Lucent Technologies Inc. Deep sub-micron metal etch with in-situ hard mask etch
US6218309B1 (en) 1999-06-30 2001-04-17 Lam Research Corporation Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
JP3778256B2 (ja) * 2000-02-28 2006-05-24 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3921364B2 (ja) * 2001-08-21 2007-05-30 松下電器産業株式会社 半導体装置の製造方法
US6831018B2 (en) * 2001-08-21 2004-12-14 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
US6821901B2 (en) * 2002-02-28 2004-11-23 Seung-Jin Song Method of through-etching substrate
US7169440B2 (en) * 2002-04-16 2007-01-30 Tokyo Electron Limited Method for removing photoresist and etch residues
US7531842B2 (en) * 2002-12-20 2009-05-12 Analog Devices, Inc. Method for etching a tapered bore in a silicon substrate, and a semiconductor wafer comprising the substrate
DE10312202B4 (de) * 2003-03-19 2005-06-02 Infineon Technologies Ag Verfahren zum Herstellen einer Ätzmaske auf einer Mikrostruktur, insbesondere einer Halbleiterstruktur mit Grabenkondensatoren, und entsprechende Verwendung der Ätzmaske
JP4065213B2 (ja) * 2003-03-25 2008-03-19 住友精密工業株式会社 シリコン基板のエッチング方法及びエッチング装置
TWI229890B (en) 2003-04-24 2005-03-21 Sanyo Electric Co Semiconductor device and method of manufacturing same
JP3970211B2 (ja) * 2003-06-24 2007-09-05 三洋電機株式会社 半導体装置及びその製造方法
JP2005093486A (ja) * 2003-09-12 2005-04-07 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2005101268A (ja) * 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置の製造方法
TWI249767B (en) * 2004-02-17 2006-02-21 Sanyo Electric Co Method for making a semiconductor device
JP2005235860A (ja) * 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4307284B2 (ja) 2004-02-17 2009-08-05 三洋電機株式会社 半導体装置の製造方法
JP2005277173A (ja) 2004-03-25 2005-10-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4441328B2 (ja) * 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP2006012889A (ja) 2004-06-22 2006-01-12 Canon Inc 半導体チップの製造方法および半導体装置の製造方法
JP4373866B2 (ja) * 2004-07-16 2009-11-25 三洋電機株式会社 半導体装置の製造方法
JP2006041018A (ja) * 2004-07-23 2006-02-09 Renesas Technology Corp 半導体装置の製造方法
JP4873517B2 (ja) * 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7413846B2 (en) * 2004-11-15 2008-08-19 Microchips, Inc. Fabrication methods and structures for micro-reservoir devices
KR100744068B1 (ko) * 2005-04-29 2007-07-30 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법
JP4812512B2 (ja) * 2006-05-19 2011-11-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法

Also Published As

Publication number Publication date
TW200809964A (en) 2008-02-16
JP5143382B2 (ja) 2013-02-13
CN101114592A (zh) 2008-01-30
TWI342588B (en) 2011-05-21
EP1884989A2 (en) 2008-02-06
KR20080011092A (ko) 2008-01-31
EP1884989A3 (en) 2008-07-23
JP2008034508A (ja) 2008-02-14
US20080023846A1 (en) 2008-01-31
CN101114592B (zh) 2012-05-23
US8173543B2 (en) 2012-05-08

Similar Documents

Publication Publication Date Title
KR100873782B1 (ko) 반도체 장치 및 그 제조 방법
KR100864777B1 (ko) 반도체 장치의 제조 방법
US6972480B2 (en) Methods and apparatus for packaging integrated circuit devices
US6916725B2 (en) Method for manufacturing semiconductor device, and method for manufacturing semiconductor module
TWI514442B (zh) 單一光罩通道之方法與裝置
US8704366B2 (en) Ultra thin bumped wafer with under-film
TWI710083B (zh) 重配置線路結構、整合扇出型封裝體、金屬特徵及封裝體的製造方法
US8810012B2 (en) Chip package, method for forming the same, and package wafer
JP3880602B2 (ja) 半導体装置の製造方法、半導体装置
US7723213B2 (en) Manufacturing method of semiconductor chips and semiconductor device having the semiconductor chips
US8278738B2 (en) Method of producing semiconductor device and semiconductor device
CN110838452A (zh) 封装方法、面板组件、晶圆封装体以及芯片封装体
US8148254B2 (en) Method of manufacturing semiconductor device
US20200176257A1 (en) Method of processing wafer
CN113990840A (zh) 裸片及其制作方法、芯片封装结构及其制作方法
CN114093842A (zh) 裸片及其制作方法、芯片封装结构及其制作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121129

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee