JP3970211B2

JP3970211B2 - 半導体装置及びその製造方法

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Publication number: JP3970211B2
Application number: JP2003179484A
Authority: JP
Inventors: 幸弘高尾
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-06-24
Filing date: 2003-06-24
Publication date: 2007-09-05
Anticipated expiration: 2023-06-24
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Description

【０００１】
【発明の属する技術分野】
本発明は、複数のボール状の導電端子が配列されたＢＧＡ（Ball Grid Array）型の半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Chip Size Package）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
【０００３】
従来より、ＣＳＰの一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。
【０００４】
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
【０００５】
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Small Outline Package）やＱＦＰ（Quad Flat Package）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。このＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。
【０００６】
図１４は従来のＢＧＡ型の半導体装置の概略構成を成すものであり、図１４（Ａ）はこのＢＧＡ型の半導体装置の表面側の斜視図である。また、図１４（Ｂ）はこのＢＧＡ型の半導体装置の裏面側の斜視図である。
【０００７】
このＢＧＡ型の半導体装置１０１は、第１及び第２のガラス基板１０２、１０３の間に半導体チップ１０４がエポキシ樹脂１０５ａ、１０５ｂを介して封止されている。第２のガラス基板１０３の一主面上、即ちＢＧＡ型の半導体装置１０１の裏面上には、ボール状の導電端子１０６が格子状に複数配置されている。この導電端子１０６は、第２の配線１１０を介して半導体チップ１０４へと接続される。複数の第２の配線１１０には、それぞれ半導体チップ１０４の内部から引き出されたアルミニウム配線が接続されており、各ボール状の導電端子１０６と半導体チップ１０４との電気的接続がなされている。
【０００８】
このＢＧＡ型の半導体装置１０１の断面構造について図１５を参照して更に詳しく説明する。図１５はダイシングラインに沿って、個々のチップに分割されたＢＧＡ型の半導体装置１０１の断面図を示している。
【０００９】
半導体チップ１０４の表面に配置された絶縁膜１０８上に第１の配線１０７が設けられている。この半導体チップ１０４は樹脂層１０５ａによって第１のガラス基板１０２と接着されている。また、この半導体チップ１０４の裏面は、樹脂層１０５ｂによって第２のガラス基板１０３と接着されている。
【００１０】
そして、第１の配線１０７の一端は第２の配線１１０と接続されている。この第２の配線１１０は、第１の配線１０７の一端から第２のガラス基板１０３の表面に延在している。そして、第２のガラス基板１０３上に延在した第２の配線上には、ボール状の導電端子１０６が形成されている。
【００１１】
上述した技術は、例えば以下の特許文献１に記載されている。
【００１２】
【特許文献１】
特表２００２−５１２４３６号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、上述したＢＧＡ型の半導体装置１０１において、第１の配線１０７と第２の配線１１０との接触面積が非常に小さいので、この接触部分で断線するおそれがあった。また、第２の配線１１０のステップカバレージにも問題があった。
【００１４】
【課題を解決するための手段】
そこで本発明の半導体装置は、半導体チップの第１の主面にパッド電極が設けられ、半導体チップの第１の主面には支持基板が接着されている。また、半導体チップには順テーパー形状を有するビアホールが形成され、このビアホールを通して、パッド電極と電気的に接続され、かつビアホールから半導体チップの第２の主面上を延在する配線層が設けられている。さらに、配線層と電気的に接続された導電端子とを有することを特徴とするものである。
【００１５】
これにより、半導体チップのパッド電極から、その導電端子に至るまでの配線の断線やステップカバレージの劣化を防止し、信頼性の高いＢＧＡ型の半導体装置を得ることができる。
【００１６】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照しながら詳細に説明する。まず、この半導体装置の構造について説明する。図１３はこの半導体装置の断面図であり、後述する工程を経たシリコンウエハーをダイシングライン領域に沿って個々のチップに分割したものを示している。また、図１３においてＤＳはダイシングライン中心である。
【００１７】
シリコンチップ５１Ａは、例えばＣＣＤイメージセンサ・チップであり、その第１の主面である表面には、ＢＰＳＧ等の層間絶縁膜５２を介してパッド電極５３が形成されている。このパッド電極５３は、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域にまで拡張したものであり、拡張パッド電極とも呼ばれる。
【００１８】
このパッド電極５３は、シリコン窒化膜等のパッシベーション膜５４で被覆されている。このパッド電極５３が形成されたシリコンチップ５１Ａの表面には、例えばエポキシ樹脂から成る樹脂層５５を介して、ガラス基板５６が接着されている。ガラス基板５６はシリコンチップ５１Ａを支持する支持基板として用いられる。シリコンチップ５１ＡがＣＣＤイメージセンサ・チップの場合には、外部からの光をシリコンチップ５１Ａの表面のＣＣＤデバイスで受光する必要があるため、ガラス基板５６のような透明基板、もしくは半透明基板を用いる必要がある。シリコンチップ５１Ａが受光や発光するものでない場合には不透明基板であってもよい。
【００１９】
また、シリコンチップ５１Ａは、ＧａＡｓ、Ｇｅ、Ｓｉ−Ｇｅ等の他の材料の半導体チップであってもよい。また、ガラス基板５６は、シリコンチップ５１Ａの熱膨張係数Ｋsに近い熱膨張係数Ｋgを有していることが好ましい。その熱膨張係数Ｋgの範囲はＳｉの熱膨張係数Ｋs（２．６〜３．０ｐｐｍ／°Ｋ）の±３０％以内である。すなわち、ガラス基板の熱膨張係数Ｋg、前記半導体基板の熱膨張係数Ｋsとすると、０．７Ｋs≦Ｋg≦１．３Ｋsという関係が成り立つことである。
【００２０】
これによって、ガラス基板５６とシリコンチップ５１Ａの熱膨張係数の差によるガラス基板５６の反りが防止される。シリコンチップ５１Ａが他の材料の半導体チップである場合にも同様のことが言える。
【００２１】
そして、シリコンチップ５１Ａの第２の主面である裏面から、パッド電極５３に臨むようにこれを貫通するビアホールＶＨが形成されている。ビアホールＶＨは順テーパー形状、すなわち、ビアホールＶＨは底から上方に向けて広がった形状を呈している。
【００２２】
ビアホールＶＨの側壁には側壁絶縁膜６０Ａが形成されている。側壁絶縁膜６０Ａは後述する配線層６４とシリコンチップ５１Ａとを電気的に絶縁するものである。
【００２３】
また、シリコンチップ５１Ａの裏面には、ビアホールＶＨと隣接した領域に、シリコン凸部５８が形成されている。シリコン凸部５８は、後述するようにシリコン基板を選択的にエッチングすることで形成され、その高さｈは、シリコンチップ５１Ａの裏面を基準にして３５μｍ程度であるが、高いほどプリント基板への実装時に生じる熱応力を緩和するのに有効である。また、シリコン凸部５８の底部の幅Ｗ１は４００μｍ程度であり、ハンダボールの径に応じて決められる。シリコン凸部５８の上部の幅Ｗ２は３４０μｍ程度である。シリコンチップ５１Ａの厚さは１３５μｍ程度である。
【００２４】
そして、シリコンチップ５１Ａの裏面及びシリコン凸部５８は第１の絶縁膜５９によって覆われている。この第１の絶縁膜５９は配線層６４とシリコンチップ５１Ａとを電気的に絶縁するものである。
【００２５】
そして、このビアホールＶＨを通してパッド電極５３に電気的に接続し、かつビアホールＶＨからシリコンチップ５１Ａの裏面上を延在する配線層６４が形成されている。配線層６４は、再配線層とも呼ばれるもので、例えば銅（Ｃｕ）上に、Ｎｉ／Ａｕ等のバリアメタルを積層した構造である。配線層６４の下層にはシード層６２が設けられているが、これは配線層６４を電解メッキによって形成する際に用いられるメッキ電極となる金属層である。
【００２６】
なお、Ｃｕ配線のようにシリコンへの拡散傾向の強い金属を使用する場合にはＣｕ拡散によるデバイス特性劣化を防止するため、シード層６２の下にバリア層（例えば、ＴｉＮ層、ＴｉＷ層）を形成する必要がある。配線層６４は、シリコン凸部５８を覆うように、シリコンチップ５１Ａの裏面上に延びている。
【００２７】
そして、配線層６４は保護膜であるソルダーマスク６５によって覆われているが、ソルダーマスク６５には、シリコン凸部５８上の部分に開口部Ｋが形成されている。このソルダーマスク６５の開口部Ｋを通して、導電端子であるハンダボール６６が搭載されている。これにより、ハンダボール６６と配線層６４とが電気的に接続されている。このようなハンダボール６６を複数形成することでＢＧＡ構造を得ることができる。
【００２８】
こうして、シリコンチップ５１Ａのパッド電極５３から、その裏面に形成されたハンダボール６６に至るまでの配線が可能となる。また、順テーパー形状を有したビアホールＶＨを通して配線しているので、配線層６４、その下層のシード層６２、さらにその下層の側壁絶縁膜６０Ａのステップカバレージも優れている。特に、ビアホールＶＨがテーパー形状を有しているので、側壁絶縁膜６０Ａ上にシード層６２を、スパッタ法を用いて形成できるという利点がある。
【００２９】
さらに、ハンダボール６６は、シリコン凸部５８上に配置されているので、その形成位置がシリコンチップ５１Ａの裏面よりもその分高くなる。これにより、この半導体装置をプリント基板に実装する際に、プリント基板とハンダボール６６との熱膨張率の差によって生じる応力によって、ハンダボール６６やシリコンチップ５１Ａが損傷することが防止される。
【００３０】
次にこの半導体装置の製造方法について説明する。図１に示すように、シリコンウエハー５１の表面には、図示しない半導体集積回路（例えば、ＣＣＤイメージセンサ）が形成されているものとする。なお、図１は、後述するダイシング工程で分割される予定の隣接チップの境界の断面を示している。
【００３１】
そのシリコンウエハー５１の表面に、ＢＰＳＧ等の層間絶縁膜５２を介して、一対のパッド電極５３を形成する。この一対のパッド電極５３は例えばアルミニウム、アルミニウム合金、銅などの金属層から成り、その厚さは１μｍ程度である。また、一対のパッド電極５３はダイシングライン領域ＤＬに拡張され、その拡張された端部をダイシングライン中心ＤＳの手前に配置している。
【００３２】
そして、一対のパッド電極５３を覆うシリコン窒化膜等のパッシベーション膜５４を形成し、さらにこのパッシベーション膜５４上に、例えばエポキシ樹脂から成る樹脂層５５を塗布する。そして、この樹脂層５５を介して、シリコンウエハー５１の表面にガラス基板５６を接着する。このガラス基板５６はシリコンウエハー５１の保護基板や支持基板として機能する。そして、このガラス基板５６が接着された状態で、必要に応じてシリコンウエハー５１の裏面エッチング、いわゆるバックグラインドを行い、その厚さを１５０μｍ程度に加工する。
【００３３】
その後、酸（例えば、ＨＦと硝酸等との混合液）をエッチャントとして用いて２０μｍ程度、シリコンウエハー５１をエッチングする。これにより、バックグランドによって生じたシリコンウエハー５１の機械的なダメージ層を除去し、シリコンウエハー５１の表面に形成されたデバイスの特性を改善するのに有効である。本実施形態では、シリコンウエハー５１の最終仕上がりの厚さは１３０μｍ程度であるが、これはデバイスの種類に応じて適宜選択することができる。
【００３４】
そして、裏面が削られたシリコンウエハー５１の裏面の全面にホトレジストを塗布し、これを露光及び現像することにより、ホトレジスト層５７を選択的に形成する。
【００３５】
そして、図２に示すように、このシリコン凸部５８をマスクにしてシリコンウエハー５１の裏面をエッチングすることにより、シリコン凸部５８を形成する。このエッチングにはスピンエッチャー等を用いたウエットエッチングや、ドライエッチングを用いることができる。シリコン凸部５８の高さｈは、３５μｍ程度であるが、これはエッチング量を調整することで任意に変更可能である。
【００３６】
次に、図３に示すように、レジスト剥離液を用いてホトレジスト層５７を除去した後に、シリコンウエハー５１の裏面を、スピンエッチャー等を用いて、５μｍ程度ウエットエッチングする。これにより、シリコン凸部５８の上縁の角部が丸められ、後述するＣＶＤ絶縁膜６０の段差被覆性を良好にすることができる。
【００３７】
次に、図４に示すように、シリコンウエハー５１の裏面上にホトレジスト層５９を選択的に形成し、このホトレジスト層５９をマスクとして、シリコンウエハー５１のエッチングを行い、シリコンウエハー５１を貫通するビアホールＶＨを形成する。ビアホールＶＨの底部には層間絶縁膜５２が露出され、それに接してパッド電極５３がある。ビアホールＶＨの幅は、４０μｍ程度、その長さは２００μｍ程度である。
【００３８】
ビアホールＶＨを形成するには、レーザービームを用いてエッチングする方法やドライエッチングを使用する方法がある。このビアホールＶＨは、後述するシード層６２の被覆性を良くするために、レーザービーム条件やエッチング条件の制御により順テーパー形状に加工される。すなわち、ビアホールＶＨはその底から上方（シリコンウエハー５１の裏面側）に向けて広がった形状を呈している。
【００３９】
次に、図５に示すように、ホトレジスト層５９をアッシングやレジスト剥離液を用いて除去した後に、ウエットエッチング（例えば、スピンエッチャーを用いたウエットエッチング）により、シリコンウエハー５１の裏面を５μｍ程度エッチングすることにより、ビアホールＶＨの上縁の角部Ｋを丸める処理を施す。
【００４０】
図６に示すように、ビアホールＶＨが形成されたシリコンウエハー５１の裏面全体にＣＶＤ絶縁膜６０を形成する。ＣＶＤ絶縁膜６０は、例えばプラズマＣＶＤ膜であり、ＰＥ−ＳｉＯ_２膜やＰＥ−ＳｉＮ膜が適している。ＣＶＤ絶縁膜６０はビアホールＶＨの底部、側壁及びシリコンウエハー５１の裏面の全面を被覆するように形成される。ＣＶＤ絶縁膜６０がビアホールＶＨの側壁を覆う部分が側壁絶縁膜６０Ａとなる。
【００４１】
次に、図７に示すように、ビアホールＶＨの底部の層間絶縁膜５２を露出する開口部ＫＶが設けられたホトレジスト層６１を、ホトリソグラフィ技術を用いて形成し、このホトレジスト層６１をマスクとして、ビアホールＶＨの底部の層間絶縁膜５２をウエットエッチングまたはドライエッチングによりエッチングし、その下層にあるパッド電極５３を露出させる。なお、テーパー角度が浅ければ、レジストマスク無しでの全面エッチングでパッド電極５３を露出させても良い。
【００４２】
次に、配線層６４を形成する工程を説明する。図８に示すように、ホトレジスト層６１を除去し、その後、バリア層（例えばＴｉＮ層）をスパッタ法で形成した後に、更に銅（Ｃｕ）から成るシード層６２をスパッタ法によって形成する。ビアホールＶＨは順テーパー形状に加工されているので、バリア層やシード層６２はスパッタ法を用いて形成することができる。
【００４３】
このシード層６２は後述する電解メッキ時のメッキ膜成長のためのメッキ電極となる。その厚さは数１００ｎｍ程度でよい。バリア層は前述と同様に、Ｃｕのシリコンへの拡散を防止するために形成され、その厚さは数１０ｎｍである。
【００４４】
そして、銅（Ｃｕ）の電解メッキを行うが、図９に示すように、その前にメッキを形成しない領域に選択的にホトレジスト層６３を形成する。この領域は配線層６４及びハンダボール形成領域を除く領域である。そして、銅（Ｃｕ）の電解メッキを行い、その銅の表面にニッケル（Ｎｉ），金（Ａｕ）の無電解メッキを行うことで、ビアホールＶＨ内を不完全又は完全に埋め込む配線層６４を形成する。
【００４５】
上記のＮｉ，Ａｕはバリアメタルであり、スパッタ法で形成してもよい。配線層６４はビアホールＶＨからシリコンウエハーの裏面に取り出され、この裏面上を延びて、シリコン凸部５８を覆う。これにより配線層６４は、パッド電極５３とシード層６２を介して電気的に接続される。
【００４６】
この方法は工程削減には良いが、配線層６４のメッキの厚さとビアホールＶＨに成長するメッキ厚さを独立に制御できないので、両者を最適化できないという欠点がある。そこで、ビアホールＶＨ内の配線層６４（柱状端子ともいう）については電解メッキで形成し、それ以外の部分の配線層６４についてはＡｌスパッタ法又は電解メッキ法で形成するようにしてもよい。
【００４７】
次に、図１０に示すようにホトレジスト層６３を除去する。さらに、配線層６４をマスクとして、ホトレジスト層６３の下に残存しているシード層６２及びバリア層をエッチングにより除去する。このとき、配線層６４もエッチングされるが、配線層６４はシード層６２より厚いので問題はない。なお、ホトレジスト層６３をメッキ前に形成して、選択メッキを行う代わりに、全面メッキした後に再配線として残したい領域をホトレジスト層で被覆し、その後、シード層６２及びバリア層をエッチング除去しても良い。
【００４８】
次に、図１１に示すように、配線層６４上にソルダーマスク６５を被着する。ソルダーマスク６５のシリコン凸部５８上の部分については除去され、開口部Ｋが設けられている。
【００４９】
そして、図１２に示すように、スクリーン印刷法を用いて、配線層６４の所定領域上にハンダを印刷し、このハンダを熱処理でリフローさせることで、ハンダボール６６を形成する。なお、配線層６４はシリコンウエハー５１の裏面の所望領域に、所望の本数を形成することができ、ハンダボール６６の数や形成領域も自由に選択できる。
【００５０】
そして、図１３に示すように、ダイシングライン中心ＤＳに沿ってダイシング工程を行い、シリコンウエハー５１を複数のシリコンチップ５１Ａに分割する。このダイシング工程では、レーザービームを用いることができる。また、レーザービームを用いたダイシング工程において、ガラス基板５６の切断面がテーパー形状となるように加工することにより、ガラス基板５６の割れを防止することができる。
【００５１】
なお、上述した実施形態では、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域ＤＬまで拡張して成るパッド電極５３を形成しているが、これには限定されず、パッド電極５３の代わりに、ダイシングライン領域ＤＬまで拡張されない通常のワイヤボンディングに用いられるパッド電極をそのまま利用しても良い。この場合は、ビアホールＶＨの形成位置をこのパッド電極を合わせれば良く、他の工程は全く同じである。
【００５２】
【発明の効果】
本発明によれば、半導体チップのパッド電極から、その裏面の導電端子に至るまでの配線の断線やステップカバレージの劣化を防止し、信頼性の高いＢＧＡを有する半導体装置を得ることができる。
【００５３】
また、導電端子は半導体チップの裏面に設けられた半導体凸部上に形成されるので、半導体チップの裏面から高い位置に形成される。これにより、この半導体装置がプリント基板へ実装された時に生じる応力が吸収されやすくなり、導電端子の損傷を極力防止することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１２】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１３】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１４】従来に係る半導体装置を説明する図である。
【図１５】従来に係る半導体装置を説明する図である。

Claims

半導体チップの第１の主面に設けられたパッド電極と、
前記半導体チップの第１の主面に接着された支持基板と、
前記半導体チップに形成され順テーパー形状を有したビアホールと、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体チップの第２の主面上を延在する配線層と、
前記配線層と電気的に接続された導電端子と、を有することを特徴とする半導体装置。
前記半導体チップの第２の主面に半導体凸部が設けられ、前記配線層が前記半導体凸部を覆うと共に、該半導体凸部上に前記導電端子が配置されたことを特徴とする請求項１記載の半導体装置。
前記ビアホールの側壁に形成され、前記配線層と前記半導体チップとを電気的に絶縁する側壁絶縁膜を有することを特徴とする請求項１記載の半導体装置。
前記配線層が前記ビアホールに完全に埋め込まれていることを特徴とする請求項１記載の半導体装置。
前記配線層が前記ビアホールに不完全に埋め込まれていることを特徴とする請求項１記載の半導体装置。
半導体基板の第１の主面に形成されたパッド電極を含む当該第１の主面に支持基板を接着する工程と、
前記半導体基板の第２の主面の所定領域にホトレジスト層を形成する工程と、
前記ホトレジスト層をマスクとして前記半導体基板に順テーパー形状を有するビアホールを形成する工程と、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体チップの第２の主面上を延在する配線層を形成する工程と、前記配線層上に導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、を具備することを特徴とする半導体装置の製造方法。
前記ビアホール形成後に、このビアホールの側壁に、前記配線層と前記半導体基板とを電気的に絶縁する側壁絶縁膜を形成する工程を有することを特徴とする請求項６記載の半導体装置の製造方法。
前記配線層を形成する工程は、前記側壁絶縁膜が形成された前記ビアホール内を含む全面にシード層をスパッタ法により形成し、その後電解メッキ法により配線層を形成する工程を含むことを特徴とする請求項７記載の半導体装置の製造方法の製造方法。
前記配線層を形成する工程で、この配線層が前記ビアホールに完全に埋め込まれることを特徴とする請求項６又は請求項８記載の半導体装置の製造方法。
前記配線層を形成する工程で、この配線層が前記ビアホールに不完全に埋め込まれることを特徴とする請求項６又は請求項８記載の半導体装置の製造方法。
半導体基板の第１の主面に形成されたパッド電極を含む当該第１の主面に支持基板を接着する工程と、
前記半導体基板の第２の主面の所定領域に第１のホトレジスト層を形成する工程と、
前記第１のホトレジスト層をマスクとして前記半導体基板をエッチングすることにより半導体凸部を形成する工程と、
前記第１のホトレジスト層を除去する工程と、
前記半導体基板の第２の主面の所定領域に第２のホトレジスト層を形成する工程と、
前記第２のホトレジスト層をマスクとして前記半導体基板に順テーパー形状を有するビアホールを形成する工程と、
前記第２のホトレジスト層を除去する工程と、
前記ビアホールの側壁に側壁絶縁膜を形成する工程と、
前記ビアホール内を含む全面にスパッタ法によりシード層を形成する工程と、
電解メッキにより、前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体基板の第２の主面上を延在して前記半導体凸部を覆う配線層を形成する工程と、
前記配線層上に導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、を具備することを特徴とする半導体装置の製造方法。
前記配線層を形成する工程で、この配線層が前記ビアホールに完全に埋め込まれることを特徴とする請求項１１記載の半導体装置の製造方法。
前記配線層を形成する工程で、この配線層が前記ビアホールに不完全に埋め込まれることを特徴とする請求項１１記載の半導体装置の製造方法。
前記半導体凸部を形成した後に、この半導体凸部の角を丸める工程を有することを特徴とする請求項１１記載の半導体装置の製造方法。
前記ビアホールを形成した後に、前記ビアホールの上縁の角部を丸める工程を有することを特徴とする請求項６又は請求項１１記載の半導体装置の製造方法。