JP2014075487A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】貫通電極を持つ半導体装置の電気的特性の変動を抑制または防止する。
【解決手段】ロジックチップＬＣを構成する半導体基板ＳＳには、第１の面とその裏側の第２の面とを貫通する貫通電極ＴＶＡが形成されている。この貫通電極ＴＶＡは、Ｃｕにより形成された主導体膜ＭＭと、そのＣｕの拡散を防止するために主導体膜ＭＭの外周を覆うように設けられたバリアメタルＢＭとで構成されている。そして、この貫通電極ＴＶＡが設けられた貫通孔ＴＨＡの側面の半導体基板ＳＳ部分には、Ｃｕや他の重金属元素を捕獲するゲッタリングサイトＧＳＢが形成されている。これにより、バリアメタルＢＭにピンホール等が生じても、貫通電極ＴＶＡの主導体膜ＭＭのＣｕを貫通孔ＴＨＡの側面のゲッタリングサイトＧＳＢで捕獲することができるので、Ｃｕの拡散に起因する素子の電気的特性の変動を抑制または防止することができる。
【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、例えば、貫通電極を持つ半導体装置およびその製造方法に好適に利用できるものである。

貫通電極を持つ半導体装置については、例えば特許文献１に記載があり、半導体基板の主裏面間を貫通する貫通孔内に電極材料を埋め込むことにより構成した貫通電極の構造が開示されている。

特開２００９−４３７７９号公報

ところで、貫通電極の材料として銅（Ｃｕ）等のような重金属を使用する場合があるが、Ｃｕは半導体基板中に拡散し易い汚染元素であるため、貫通電極の材料としてＣｕを含む場合、Ｃｕの拡散を防止するために貫通電極の外周にバリアメタルを設けている。

しかし、貫通孔内の凹凸部や貫通孔と半導体基板の主裏面との境界部ではバリアメタルにピンホールが発生し易いため、半導体装置の動作に因る温度上昇に伴い、貫通電極のＣｕがバリアメタルの小さなピンホールを通じて周囲に熱拡散し、半導体基板に形成された素子の電気的特性を変動させてしまうという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体基板の第１の面とその裏側の第２の面との間を貫通する貫通電極が設けられた孔の側面にゲッタリングサイトを設けたものである。

また、一実施の形態によれば、半導体基板の第１の面とその裏側の第２の面とを貫通する貫通電極が設けられる孔の側面にゲッタリングサイトを形成する工程を有するものである。

一実施の形態によれば、貫通電極を持つ半導体装置の電気的特性の変動を抑制または防止することができる。

一実施の形態の半導体装置を用いてシステムを構築した三次元積層ＬＳＩモジュールの一例の断面図である。 図１の三次元積層ＬＳＩモジュールを構成する半導体装置の要部拡大断面図である。 貫通電極の外周にゲッタリグサイトを設けていない半導体装置において貫通電極のバリアメタルにピンホールが生じた場合を示す半導体基板の要部断面図である。 図２の半導体装置において貫通電極のバリアメタルにピンホールが生じた場合を示す半導体基板の要部断面図である。 図２の半導体装置の製造工程中の半導体基板の要部断面図である。 図５に続く半導体装置の製造工程中の半導体基板の要部断面図である。 図６に続く半導体装置の製造工程中の半導体基板の要部断面図である。 図７に続く半導体装置の製造工程中の半導体基板の要部断面図である。 図８に続く半導体装置の製造工程中の半導体基板の要部断面図である。 図９の半導体装置の製造工程の半導体基板の要部平面図である。 図１０に続く半導体装置の製造工程中の半導体基板の要部断面図である。 図１１に続く半導体装置の製造工程中の半導体基板の要部断面図である。 図１の三次元積層ＬＳＩモジュールを構成する一実施の形態の半導体装置の要部拡大断面図である。 図１３の半導体装置の製造工程中の半導体基板の要部断面図である。 図１４に続く半導体装置の製造工程中の半導体基板の要部断面図である。 図１５に続く半導体装置の製造工程中の半導体基板の要部断面図である。 図１６に続く半導体装置の製造工程中の半導体基板の要部断面図である。 図１７に続く半導体装置の製造工程中の半導体基板の要部断面図である。 図１８に続く半導体装置の製造工程中の半導体基板の要部断面図である。 図１９に続く半導体装置の製造工程中の半導体基板の要部断面図である。 図２０に続く半導体装置の製造工程中の半導体基板の要部断面図である。 ビアラスト法において貫通孔内の側面のゲッタリングサイトを陽極酸化処理で形成した場合の半導体装置の要部拡大断面図である。 ビアミドル法において貫通孔内の側面のゲッタリングサイトを陽極酸化処理で形成した場合の半導体装置の要部拡大断面図である。 貫通孔内にゲッタリングサイトを形成する際に用いる陽極酸化装置の構成例の説明図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

（実施の形態１）
図１は、本実施の形態１の半導体装置を用いてシステムを構築した三次元積層ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）モジュールＭＬの一例の断面図である。

三次元積層ＬＳＩモジュールＭＬは、配線基板ＬＳと、その上に実装されたロジックチップ（半導体装置）ＬＣと、その上に実装されたインターポーザＳＰと、さらにその上に実装されたメモリチップＭＣとを備えている。

最下層の配線基板ＬＳは、例えば平面四角形の薄板状に形成されており、その厚さ方向に交差する第１の面とその裏側の第２の面とを有している。配線基板ＬＳの絶縁基材は、例えばガラスエポキシ樹脂やポリイミド樹脂のような樹脂により形成されている。また、配線基板ＬＳの配線は、例えば銅（Ｃｕ）により形成されている。

配線基板ＬＳの第１の面および第２の面には複数のバンプ電極ＢＡ，ＢＢが形成されている。バンプ電極ＢＡ，ＢＢは、配線基板ＬＳの内部に形成された配線を通じて互いに電気的に接続されている。

この配線基板ＬＳ上に実装されたロジックチップＬＣは、論理回路が形成された半導体チップである。このロジックチップＬＣは、例えば平面四角形の薄板状に形成されており、その厚さ方向に交差する第１の面とその裏側の第２の面とを有している。ロジックチップＬＣの半導体基板は、例えばシリコン（Ｓｉ）により形成されている。

ロジックチップＬＣは、その第１の面（図１の下面）を配線基板ＬＳの第２の面（図１の上面）に対向させた状態で実装されている。そのロジックチップＬＣの第１の面の裏側の第２の面には、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のような複数の素子と、これらを電気的に接続して論理回路を構成する配線とが形成されている。

また、ロジックチップＬＣには、その第１の面と第２の面とを貫通する複数の貫通電極ＴＶＡが形成されている。この貫通電極ＴＶＡは、ロジックチップＬＣの第１の面においてバンプ電極ＢＢを通じて配線基板ＬＳと電気的に接続され、ロジックチップＬＣの第２の面においてバンプ電極ＢＣを通じてインターポーザＳＰと電気的に接続されている。

なお、貫通電極ＴＶＡは、信号や電源を流すための配線として使用される場合の他、ロジックチップＬＣと配線基板ＬＳまたはインターポーザＳＰとを機械的に接合するために使用される場合やロジックチップＬＣで動作中に生じた熱を逃がすために使用される場合もある。

このロジックチップＬＣ上に実装されたインターポーザＳＰは、ロジックチップＬＣとメモリチップＭＣとを電気的に接続する中継部材である。このインターポーザＳＰは、例えば平面四角形の薄板状に形成されており、その厚さ方向に交差する第１の面とその裏側の第２の面とを有している。インターポーザＳＰの半導体基板は、例えばＳｉにより形成されている。

また、インターポーザＳＰには、その第１の面と第２の面とを貫通する複数の貫通電極ＴＶＢが形成されている。この貫通電極ＴＶＢは、インターポーザＳＰの第１の面（図１の下面）においてバンプ電極ＢＣを通じてロジックチップＬＣと電気的に接続され、インターポーザＳＰの第２の面（図１の上面）においてバンプ電極ＢＤを通じてメモリチップＭＣと電気的に接続されている。

このインターポーザＳＰには、素子および回路は形成されていないが、それに限定されるものではなく、素子や回路を形成しても良い。なお、貫通電極ＴＶＢは、信号や電源を流すための配線として使用される場合の他、インターポーザＳＰとロジックチップＬＣまたはメモリチップＭＣとを機械的に接合するために使用される場合やロジックチップＬＣやメモリチップＭＣで動作中に生じた熱を逃がすために使用される場合もある。

このインターポーザＳＰ上に実装されたメモリチップＭＣは、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のようなメモリ回路が形成された半導体チップである。メモリチップＭＣは、例えば平面四角形の薄板状に形成されており、その厚さ方向に交差する第１の面とその裏側の第２の面とを有している。メモリチップＭＣの半導体基板は、例えばＳｉにより形成されている。

メモリチップＭＣの第１の面には、ＭＯＳＦＥＴ等のような複数の素子と、これらを電気的に接続してメモリ回路を構成する配線とが形成されている。メモリチップＭＣは、素子等が形成された第１の面（図１の下面）をインターポーザＳＰの第２の面（図１の上面）に対向させた状態で実装されており、バンプ電極ＢＤを通じてインターポーザＳＰと電気的に接続されている。

次に、図２は、図１の三次元積層ＬＳＩモジュールＭＬを構成するロジックチップＬＣの要部拡大断面図である。

ロジックチップＬＣを構成する半導体基板ＳＳは、例えばＳｉ単結晶により形成されている。半導体基板ＳＳの厚さは、例えば３０μｍ程度である。

この半導体基板ＳＳには、その第１の面（図２の下面側）側から第２の面（図２の上面側）に向かって順に、外部ゲッタリング層ＥＧと、内部ゲッタリング層ＩＧと、素子形成層ＤＺとが形成されている。

外部ゲッタリング層ＥＧは、半導体基板ＳＳの素子が形成されていない第１の面（図２の下面）において重金属元素を捕獲するためのゲッタリング層である。ここでは、外部ゲッタリング層ＥＧとして、半導体基板ＳＳの第１の面に絶縁膜Ｇｔｉを成膜した場合と、ゲッタリングサイトＧＳＡを形成した場合とが例示されている。

絶縁膜Ｇｔｉは、例えば窒化シリコン（ＳｉＮ）や酸化シリコン（ＳｉＯ）により形成されている。絶縁膜Ｇｔｉに代えて多結晶Ｓｉ膜を成膜しても良い。

ゲッタリングサイトＧＳＡは、例えば半導体基板ＳＳの第１の面の全面にレーザアニール処理または機械的加工を施すことで、半導体基板ＳＳの第１の面に結晶欠陥を生じさせることで形成されている。

このような外部ゲッタリング層ＥＧを設けたことにより、半導体基板ＳＳの素子の形成されていない第１の面（図２の下面）側でＣｕや他の重金属元素を捕獲し固定することができる。

内部ゲッタリング層ＩＧは、半導体基板ＳＳの内部において重金属元素を捕獲するためのゲッタリング層である。この内部ゲッタリング層ＩＧには、半導体基板ＳＳ中の酸素の析出に伴って生じた複数の微小欠陥ＢＭＤ（黒丸で表示）が分散された状態で形成されている。

この微小欠陥ＢＭＤは、酸化シリコンの析出物や積層欠陥等により形成されている。この微小欠陥ＢＭＤにより、半導体基板ＳＳの素子が形成されていない内部でＣｕや他の重金属元素を捕獲し固定することができる。

素子形成層ＤＺは、いわゆる無欠陥層と呼ばれている層であり、半導体基板ＳＳの第２の面（図２の上面）から予め定められた深さにわたって形成されている。

この素子形成層ＤＺには、上記したＭＯＳＦＥＴＱ等のような素子が複数形成されている。ＭＯＳＦＥＴＱは、ソース、ドレイン用の半導体領域ＳＤ，ＳＤと、ゲート絶縁膜Ｇｉと、ゲート電極ＧＰとを有している。

このような素子形成層ＤＺ上には、配線層ＷＬが形成されている。配線層ＷＬには、ＭＯＳＦＥＴＱ等の素子を覆う絶縁膜ｉＦＡ，ｉＦＢと、ＭＯＳＦＥＴ等の素子の電極を外部に引き出すプラグＰＡ，ＰＢおよび配線ＷＡと、上記バンプ電極ＢＣとが形成されている。

絶縁膜ｉＦＡ，ｉＦＢは、例えば酸化シリコンにより形成されており、半導体基板ＳＳの第２の面上に下層から順に積層されている。下層の絶縁膜ｉＦＡ上には配線ＷＡが形成されている。この配線ＷＡは、例えばチタンまたは窒化チタン等のような下地導体膜上にアルミニウム（Ａｌ）のような主導体膜が積層されることで形成されている。

また、配線ＷＡは、絶縁膜ｉＦＡに穿孔されたコンタクトホール内のプラグＰＡを通じてソース、ドレイン用の半導体領域ＳＤと電気的に接続されている。プラグＰＡは、例えばチタン（Ｔｉ）または窒化チタン（ＴｉＮ）等のような下地導体膜上にタングステン（Ｗ）のような主導体膜が積層されることで形成されている。

このような配線ＷＡは、絶縁膜ｉＦＢにより覆われている。この絶縁膜ｉＦＢ上には、上記したバンプ電極ＢＣが形成されている。バンプ電極ＢＣは、絶縁膜ｉＦＢに穿孔されたコンタクトホール内のプラグＰＢを通じて配線ＷＡと電気的に接続されている。プラグＰＢの構成は、例えばプラグＰＡと同じである。

このような半導体基板ＳＳおよび絶縁膜ｉＦＡ，ｉＦＢには、それらの厚さ方向に向かって延びる複数の貫通孔ＴＨＡが半導体基板ＳＳの第１の面および第２の面内に分散されて形成されている。

貫通孔ＴＨＡは、例えば半導体基板ＳＳの第１の面（図２の下面）から第２の面（図２の上面）に向かって縮径するような円錐形状に形成されており、その側面には傾斜が形成されている。なお、貫通孔ＴＨＡの大径側の直径は、例えば１０μｍ程度である。

この各貫通孔ＴＨＡ内には、上記した貫通電極ＴＶＡが形成されている。貫通電極ＴＶＡは、主導体膜ＭＭと、その外周（貫通孔ＴＨＡの側面および底面）を覆うバリアメタルＢＭとで構成されている。主導体膜ＭＭは、例えばＣｕにより形成されている。この主導体膜ＭＭの一部により上記バンプ電極ＢＢが形成されている。また、バリアメタルＢＭは、例えばＴｉＮ、窒化タンタル（ＴａＮ）またはチタンタングステン（ＴｉＷ）により形成されている。

この貫通孔ＴＨＡ内の貫通電極ＴＶＡの外周には、絶縁膜ｉＦＣが形成されている。絶縁膜ｉＦＣは、例えば酸化シリコンにより形成されている。これにより、貫通電極ＴＶＡと半導体基板ＳＳとの電気的な分離（絶縁）がなされている。

さらに、本実施の形態１においては、貫通孔ＴＨＡの側面において絶縁膜ｉＦＣの外周の半導体基板ＳＳ部分の全域に、Ｃｕや他の重金属元素を捕獲するゲッタリングサイトＧＳＢが形成されている。ここでは、ゲッタリングサイトＧＳＢは、例えば結晶中に欠陥（スリップ：転位の束）が形成されており、その欠陥を含む領域は半導体基板ＳＳの第１の面の上記ゲッタリングサイトＧＳＡと繋がるように形成されている。

ここで、図３は、貫通電極ＴＶＡの外周にゲッタリグサイトを設けていない半導体装置において貫通電極ＴＶＡのバリアメタルＢＭにピンホールＰＨが生じた場合を示す半導体基板ＳＳの要部断面図である。また、図４は、本実施の形態１の半導体装置において貫通電極ＴＶＡのバリアメタルＢＭにピンホールＰＨが生じた場合を示す半導体基板ＳＳの要部断面図である。

図３の破線で囲む領域に示すように、貫通孔ＴＨＡ内にゲッタリングサイトが無い場合、バリアメタルＢＭにピンホールＰＨが生じると、半導体装置の動作時に発生した熱等に因り貫通電極ＴＶＡ中のＣｕが、ピンホールＰＨを通じて半導体基板ＳＳ中に拡散してしまう。これにより、ＭＯＳＦＥＴＱ等の電気的特性が変動してしまう。

これに対して図４の破線で囲む領域に示すように、本実施の形態１の場合、貫通電極ＴＶＡのバリアメタルＢＭにピンホールＰＨが生じても、貫通電極ＴＶＡのＣｕや他の重金属元素が貫通電極ＴＶＡの外周のゲッタリングサイトＧＳＢで捕獲され固定される。したがって、ＭＯＳＦＥＴＱ等の素子の電気的特性の変動を抑制または防止することができる。ただし、ゲッタリングサイトＧＳＢを、貫通孔ＴＨＡの側面（半導体基板ＳＳ部分）の一部に形成しても良い。この場合でも重金属元素の移動を抑制または防止することができる。

次に、本実施の形態１のロジックチップＬＣの製造方法の一例について図５〜図１２を参照しながら説明する。なお、図５〜図９、図１１、図１２はロジックチップＬＣの製造工程中の半導体基板ＳＳの要部断面図、図１０は図９の段階のロジックチップＬＣの製造工程の半導体基板ＳＳの要部平面図である。また、ここでは、例えば半導体装置の配線形成工程が終了した後に貫通電極を形成する、いわゆるビアラスト法を適用した場合について説明する。

まず、図５に示すように、例えばｐ型またはｎ型のＳｉ単結晶により形成された半導体基板ＳＳを用意する。この段階の半導体基板ＳＳの厚さは、ロジックチップＬＣの半導体基板ＳＳの厚さよりも厚く、例えば７７５μｍ程度である。

この半導体基板ＳＳの第２の面（図５の上面）には、ＭＯＳＦＥＴＱ等のような素子が形成されている。また、半導体基板ＳＳには、内部ゲッタリング層ＩＧおよび素子形成層ＤＺが形成されている。さらに、半導体基板ＳＳの第２の面上には、絶縁膜ｉＦＡ，ｉＦＢ、プラグＰＡ，ＰＢ、配線ＷＡおよびバンプ電極ＢＣを含む配線層ＷＬが形成されている。

続いて、図６に示すように、半導体基板ＳＳの素子形成面（第２の面）を、ガラス基板ＧＳＳの主面に向けた状態で、それらの間に介在された接着層ＪＬにより半導体基板ＳＳをガラス基板ＧＳＳに固定する。

この状態で、半導体基板ＳＳの第１の面を化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法や他の研磨法あるいはそれらの組み合わせにより研磨する。これにより、図７に示すように、半導体基板ＳＳの厚さを図５の段階よりも薄くする。この段階の半導体基板ＳＳの厚さは、例えば３０μｍ程度である。

半導体基板ＳＳを薄くする他の方法として、例えば半導体基板ＳＳの第１の面側を予め決められた厚さ分だけエッチング処理により除去した後、残りの部分を上記した研磨法により研磨することで除去しても良い。

次いで、図８に示すように、半導体基板ＳＳの第１の面上に、貫通孔形成領域を除く領域が覆われるようなレジスト膜ＲＬを形成した後、そのレジスト膜ＲＬをエッチングマスクとして、半導体基板ＳＳおよび絶縁膜ｉＦＡ，ｉＦＢに貫通孔ＴＨＡを形成する。貫通孔ＴＨＡは、例えば半導体基板ＳＳの第１の面（図８の上面）から第２の面（図８の下面）に向かって縮径するような円錐形状に形成されており、その側面には傾斜が形成されている。なお、貫通孔ＴＨＡの大径側の直径は、例えば１０μｍ程度である。

続いて、レジスト膜ＲＬを除去した後、図９および図１０に示すように、半導体基板ＳＳの第１の面および貫通孔ＴＨＡの側面に対してレーザ光ＬＬを走査しながら照射してアニール処理を施す。これにより、レーザ光ＬＬを照射した半導体基板ＳＳの第１の面および貫通孔ＴＨＡの側面の半導体基板ＳＳ部分（Ｓｉの（１１１）面）に圧縮応力を生じさせ、その半導体基板ＳＳ部分に結晶欠陥を生じさせることでゲッタリングサイトＧＳＡ，ＧＳＢを形成する。

レーザ光ＬＬには、例えば波長が５２７ｎｍの固体レーザを使用した。レーザ光ＬＬの幅（レーザ光ＬＬの走査方向に水平な方向の長さ）は、例えば６０μｍ程度、長さ（レーザ光ＬＬの走査方向に対して垂直な方向の長さ）は、例えば５００μｍ程度である。

レーザ光ＬＬの照射面は、瞬間的に１０００℃〜１４００℃の高温になるが、深さ方向に急峻な温度分布を持つためレーザ光ＬＬを照射した第１の面とは反対側の素子が形成された第２の面では、素子や配線に影響の無い２００℃以下に設定することができる。

また、貫通孔ＴＨＡの側面にレーザ光ＬＬの照射方向に向かって縮径するような傾斜が形成されていることにより、レーザ光ＬＬを貫通孔ＴＨＡの側面全域に良好に照射することができるので、その照射によるゲッタリングサイトＧＳＢ（欠陥層）の形成上の効果を向上させることができる。

また、ここでは、平面帯状のレーザ光ＬＬを半導体基板ＳＳの第１の面に沿って走査して複数の貫通孔ＴＨＡの側面に対してまとめて照射できるので、レーザ光ＬＬの照射処理にかかる時間を短縮することができる。

また、半導体基板ＳＳの第１面のゲッタリングサイトＧＳＡと貫通孔ＴＨＡの側面のゲッタリングサイトＧＳＢとを同工程で形成することができるので、各々のゲッタリングサイトＧＳＡ，ＧＳＢとを別工程で形成する場合に比べて、ゲッタリングサイトＧＳＡ，ＧＳＢの形成処理時間を短縮することができる。

次いで、図１１に示すように、半導体基板ＳＳの第１の面および貫通孔ＴＨＡの側面に熱酸化処理等により絶縁膜ｉＦＣを形成した後、半導体基板ＳＳの第１の面、貫通孔ＴＨＡの側面および底面に、例えばＴｉＮ、窒化タンタル（ＴａＮ）またはチタンタングステン（ＴｉＷ）等のようなバリアメタルＢＭをスパッタリング法等により被着する。

続いて、図１２に示すように、バリアメタルＢＭおよび絶縁膜ｉＦＣをエッチング処理によりパターニングした後、貫通孔ＴＨＡ内に、例えばＣｕ等のような主導体膜ＭＭをメッキ法等により埋め込むことにより貫通電極ＴＶＡを形成する。この時、主導体膜ＭＭによりバンプ電極ＢＢを形成する。

その後、半導体基板ＳＳをガラス基板ＧＳＳから剥離し、通常の半導体装置の製造工程を経て、図２に示したロジックチップＬＣを製造する。

（実施の形態２）
図１３は、図１の三次元積層ＬＳＩモジュールＭＬを構成する本実施の形態２のロジックチップＬＣの要部拡大断面図である。

本実施の形態２においては、貫通孔ＴＨＡが半導体基板ＳＳの第２の面（図１３の上面）上の絶縁膜ｉＦＡの上面から半導体基板ＳＳの第１の面（図１３の下面）に向かって縮径するような円錐形状に形成されており、その側面には傾斜が形成されている。

この貫通孔ＴＨＡ内には、上記した貫通電極ＴＶＡが形成されている。貫通電極ＴＶＡは、例えば、Ｃｕ等により形成された主導体膜ＭＭと、その側面を覆うＴｉＮ、ＴａＮまたはＴｉＷ等により形成されたバリアメタルＢＭとで構成されている。

この貫通電極ＴＶＡの外周には、絶縁膜ｉＦＣが形成されており、前記実施の形態１と同様に貫通電極ＴＶＡと半導体基板ＳＳとの電気的分離がなされている。また、半導体基板ＳＳの第１の面（図１３の下面）の貫通電極ＴＶＡの下部に、例えばＣｕ等により形成されたバンプ電極ＢＢが接合されている。なお、ここでは絶縁膜ｉＦＡが、絶縁膜ｉＦＡ１，ｉＦＡ２の積層膜により形成されている。絶縁膜ｉＦＡ１，ｉＦＡ２は、いずれも酸化シリコンにより形成されている。

さらに、本実施の形態２においても、貫通孔ＴＨＡの側面において絶縁膜ｉＦＣの外周の半導体基板ＳＳの全域に、Ｃｕや他の重金属元素を捕獲するゲッタリングサイトＧＳＢが形成されている。このため、本実施の形態２においても、貫通電極ＴＶＡのバリアメタルＢＭにピンホールが生じても、貫通電極ＴＶＡ中のＣｕや他の重金属元素がゲッタリングサイトＧＳＢで捕獲され固定されるので、ＭＯＳＦＥＴＱ等の素子の電気的特性の変動を抑制または防止することができる。ただし、ゲッタリングサイトＧＳＢを、貫通孔ＴＨＡの側面（半導体基板ＳＳ部分）の一部に形成しても良い。この場合でも重金属元素の移動を抑制または防止することができる。

次に、本実施の形態２のロジックチップＬＣの製造方法の一例について図１４〜図２１を参照しながら説明する。なお、図１４〜図２１はロジックチップＬＣの製造工程中の半導体基板ＳＳの要部断面図である。ここでは、例えば半導体装置の回路形成工程が終了した後、回路間の配線接続が行われる前に貫通電極を形成する、いわゆるビアミドル法を適用した場合について説明する。

まず、図１４に示すように、例えばｐ型またはｎ型のＳｉ単結晶により形成された半導体基板ＳＳを用意する。この段階の半導体基板ＳＳの厚さは、図１３のロジックチップＬＣの半導体基板ＳＳの厚さよりも厚く、例えば７７５μｍ程度である。

この半導体基板ＳＳの第２の面（図１４の上面）には、ＭＯＳＦＥＴＱ等のような素子および絶縁膜ｉＦＡ１が形成されているが、配線層ＷＬは形成されていない。

続いて、図１５に示すように、半導体基板ＳＳの素子が形成された第２の面（図１５の上面）上に、貫通孔形成領域を除く領域が覆われるようなレジスト膜ＲＬを形成した後、そのレジスト膜ＲＬをエッチングマスクとして、半導体基板ＳＳおよび絶縁膜ｉＦＡ１に貫通孔ＴＨＡを形成する。

ここでの貫通孔ＴＨＡは、例えば半導体基板ＳＳの第２の面（図１５の上面）から第１の面（図１５の下面）に向かって縮径するような円錐形状に形成されており、その側面には傾斜が形成されている。なお、貫通孔ＴＨＡの大径側の直径は、例えば１０μｍ程度である。

その後、レジスト膜ＲＬを除去した後、図１６に示すように、半導体基板ＳＳの第２の面の貫通孔ＴＨＡの側面に対してレーザ光ＬＬを照射してアニール処理を施す。これにより、貫通孔ＴＨＡの側面の半導体基板ＳＳ部分に圧縮応力を生じさせ、その半導体基板ＳＳ部分に結晶欠陥を生じさせることでゲッタリングサイトＧＳＢを形成する。

レーザ光ＬＬには、前記実施の形態１と同様に、例えば波長が５２７ｎｍの固体レーザを使用したが、ここでは、上記のようにレーザ光を走査せず、貫通孔ＴＨＡ部分に短時間スポット照射する。

この場合も、貫通孔ＴＨＡの側面に、レーザ光ＬＬの照射方向に向かって縮径するような傾斜が形成されていることにより、レーザ光ＬＬを貫通孔ＴＨＡの側面全域に良好に照射することができるので、その照射によるゲッタリングサイトＧＳＢ（欠陥層）の形成上の効果を向上させることができる。

次いで、図１７に示すように、貫通孔ＴＨＡの側面に熱酸化処理等により絶縁膜ｉＦＣを形成した後、半導体基板ＳＳの第２の面上に、例えばＴｉＮ、窒化タンタル（ＴａＮ）またはチタンタングステン（ＴｉＷ）等のようなバリアメタルＢＭをスパッタリング法等により被着する。

続いて、そのバリアメタルＢＭをエッチングすることにより、図１８に示すように、貫通孔ＴＨＡの側面および底面にバリアメタルＢＭを形成した後、その貫通孔ＴＨＡ内に、例えばＣｕ等のような主導体膜ＭＭをメッキ法等により埋め込む。これにより、貫通孔ＴＨＡ内に貫通電極ＴＶＡを形成する。

その後、絶縁膜ｉＦＡ１および貫通電極ＴＶＡの上面を覆うように絶縁膜ｉＦＡ２を堆積した後、図１９に示すように、プラグＰＡおよび配線ＷＡを形成する。さらに、その後、絶縁膜ｉＦＢを堆積した後、プラグＰＢおよびバンプ電極ＢＣを形成して配線層ＷＬを形成する。

次いで、図２０に示すように、半導体基板ＳＳの第２の面をガラス基板ＧＳＳの主面に向けた状態で、それらの間に介在された接着層ＪＬにより半導体基板ＳＳをガラス基板ＧＳＳに固定する。この状態で、半導体基板ＳＳの第１の面を、貫通電極ＴＶＡの主導体膜ＭＭが露出されるまで、ＣＭＰ法や他の研磨法あるいはそれらの組み合わせにより研磨する。これにより、図２１に示すように、半導体基板ＳＳの厚さを図２０の段階よりも薄くする。この段階の半導体基板ＳＳの厚さは、例えば３０μｍ程度である。

半導体基板ＳＳを薄くする他の方法として、例えば半導体基板ＳＳの第１の面側を予め決められた厚さ分だけエッチング処理により除去した後、残りの部分を上記した研磨法により研磨して除去しても良い。

続いて、半導体基板ＳＳの第１の面の貫通電極ＴＶＡの露出部分に、例えばＣｕにより形成されたバンプ電極ＢＢをメッキ法等により形成した後、半導体基板ＳＳをガラス基板ＧＳＳから剥離し、通常の半導体装置の製造工程を経て、図１３に示したロジックチップＬＣを製造する。

（実施の形態３）
本実施の形態３では、貫通電極の貫通孔の側面のゲッタリングサイトを陽極酸化法により形成する場合について説明する。

図２２は、ビアラスト法において貫通孔ＴＨＡの側面のゲッタリングサイトＧＳＢを陽極酸化法で形成した場合のロジックチップＬＣの要部拡大断面図である。また、図２３は、ビアミドル法において貫通孔ＴＨＡの側面のゲッタリングサイトＧＳＢを陽極酸化法で形成した場合のロジックチップＬＣの要部断面図である。

いずれの場合も貫通電極ＴＶＡが形成された貫通孔ＴＨＡの側面のゲッタリングサイトＧＳＢは、陽極酸化法による多孔質層（ポーラスシリコン層）により形成されている。陽極酸化法の場合、貫通孔ＴＨＡの側面にゲッタリングサイトＧＳＢを均一になるように形成することができるので、ゲッタリング能力を向上させることができる。

また、いずれの場合も貫通孔ＴＨＡの側面に傾斜が形成されておらず、貫通孔ＴＨＡの側面が半導体基板ＳＳの第１の面および第２の面に対してほぼ垂直になるように形成されている。これにより、貫通孔ＴＨＡを微細にすることができるので、半導体基板ＳＳに形成される素子の集積度を向上させることができる。なお、陽極酸化法でゲッタリングサイトＧＳＢを形成する場合でも貫通孔ＴＨＡの側面に傾斜を形成しても良い。

これら以外の構成は、前記実施の形態１，２と同じなので説明を省略する。

次に、図２４は、上記ゲッタリングサイトＧＳＢの形成に用いる陽極酸化装置ＡＸの構成例の説明図である。

陽極酸化装置ＡＸを構成する電気分解槽ＥＤＴ内には、下部基体ＵＢＳと容器体ＣＢとが互いに対向するように支持体ＳＢを介して結合された状態で設置されている。

下部基体上ＵＢＳ上には、陽極電極ＡＥが設置されている。陽極電極ＡＥは電源（図示せず）に電気的に接続されており正（＋）の電圧が印加される。一方、容器体ＣＢには、その上下面を貫通する開口部ＡＨが形成されている。開口部ＡＨ内には、電極ＮＥが設置されている。電極ＮＥは電源に電気的に接続されており負（−）の電圧が印加される。

陽極酸化処理に際して半導体基板ＳＳは、その被処理面で容器体ＣＢの下面側の開口部ＡＨを塞いだ状態で、かつ、半導体基板ＳＳの非処理面を陽極電極ＡＥに電気的に接続させた状態で陽極電極ＡＥ上に載置される。この時、容器体ＣＢの開口部ＡＨの内壁面と半導体基板ＳＳの被処理面とで囲まれた反応槽内に陽極酸化用の溶液ＡＳを注入した状態で陽極電極ＡＥと電極ＮＥとの間に電圧を印加する。これにより、溶液ＡＳが接する半導体基板ＳＳに陽極酸化処理が施され、多孔質層が形成されるようになっている。

このような陽極酸化装置ＡＸを用いて上記ゲッタリングサイトＧＳＢを形成するには、例えば次のようにする。

まず、図２２のロジックチップＬＣの貫通孔ＴＨＡ内にゲッタリングサイトＧＳＢを形成するには、前記実施の形態１の図９の工程で半導体基板ＳＳの素子形成面（第２の面）を保護した状態で、半導体基板ＳＳの第１の面（貫通孔ＴＨＡ内の半導体基板ＳＳ部分を含む）に対し、レーザ光に代えて陽極酸化装置ＡＸを用いて陽極酸化処理を施せば良い。

次に、図２３のロジックチップＬＣの貫通孔ＴＨＡ内にゲッタリングサイトＧＳＢを形成するには、前記実施の形態２の図１５の工程で、貫通孔ＴＨＡを開口した後、レジスト膜ＲＬを残したまま、半導体基板ＳＳの第２の面（貫通孔ＴＨＡ内の半導体基板ＳＳ部分）に対し、陽極酸化装置ＡＸを用いて陽極酸化処理を施せば良い。

いずれの場合も陽極酸化処理では、半導体基板ＳＳの被処理面に溶液ＡＳとして、例えばフッ酸とエタノール混合液（ＨＦ+Ｃ_２Ｈ_５ＯＨ）を接触させて行う。ゲッタリングサイトＧＳＢを構成する多孔質層の開口率や層厚は、陽極酸化装置ＡＸでの電流密度および溶液濃度の調整や半導体基板ＳＳの被処理面側の不純物密度の調整により制御する。

半導体基板ＳＳの被処理面は、その被処理面から内部に向かって数ｎｍ程度の微細な空孔が形成されてスポンジ状の構造になる。ただし、半導体基板ＳＳの被処理面の状態は、シリコンエピタキシャル成長が可能な程度に密であり、その被処理面上に次工程で形成される膜の質に影響は生じない。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば貫通電極形成用の貫通孔内のゲッタリングサイトの形成方法は、上記したものに限定されるものではなく、例えば、貫通電極形成用の貫通孔内の半導体基板部分にホウ素（Ｂ）や炭素（Ｃ）等のような不純物イオンをイオン注入することで貫通孔内の半導体基板部分にゲッタリングサイトを形成しても良い。この場合、貫通孔の側面に傾斜を設ける、不純物イオンを半導体基板の被処理面に対して斜めの方向からイオン注入する、あるいはそれらを組み合わせることが好ましい。

また、前記実施の形態では、ロジックチップに適用した場合について説明したが、これに限定されるものではなく、例えばセンサやマイクロ電子機械（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ：ＭＥＭＳ）等、貫通電極を備える他の半導体装置にも適用できる。

また、図１に示した素子が形成されていないインターポーザＳＰ等のような配線基板において貫通電極ＴＶＢの貫通孔の側面の半導体基板部分にゲッタリングサイトを設けても良い。これにより、素子が形成されていないインターポーザＳＰで重金属元素を捕獲し固定することができる。特に、図１の場合、ロジックチップＬＣとメモリチップＭＣとの間にインターポーザＳＰが介在されているので、インターポーザＳＰにより一方のチップから他方のチップへの重金属元素の拡散（移動）を抑制または防止することができる。したがって、三次元積層ＬＳＩモジュールＭＬの信頼性を向上させることができる。

ＭＬ 三次元積層ＬＳＩモジュール
ＬＳ 配線基板
ＬＣ ロジックチップ
ＳＳ 半導体基板
ＥＧ 外部ゲッタリング層
Ｇｔｉ 絶縁膜
ＧＳＡ ゲッタリングサイト
ＧＳＢ ゲッタリングサイト
ＩＧ 内部ゲッタリング層
ＢＭＤ 微小欠陥
ＤＺ 素子形成層
Ｑ ＭＯＳＦＥＴ
ＳＤ 半導体領域
Ｇｉ ゲート絶縁膜
ＧＰ ゲート電極
ｉＦＡ，ｉＦＢ 絶縁膜
ＷＬ 配線層
ＷＡ 配線
ＰＡ，ＰＢ プラグ
ＳＰ インターポーザ
ＭＣ メモリチップ
ＢＡ，ＢＢ，ＢＣ，ＢＤ バンプ電極
ＴＨＡ 貫通孔
ＴＶＡ，ＴＶＢ 貫通電極
ＢＭ バリアメタル
ＭＭ 主導体膜
ｉＦＣ 絶縁膜
ＡＸ 陽極酸化装置

Claims (12)

1. 第１の面およびその裏側の第２の面を有する半導体基板と、
   前記半導体基板の第１の面と第２の面とを貫通する孔内に設けられた貫通電極と、
   前記孔の側面の一部または全部に設けられたゲッタリングサイトと、
   を有する半導体装置。
2. 請求項１記載の半導体装置において、前記孔の側面に傾斜を設けた半導体装置。
3. 請求項１記載の半導体装置において、前記ゲッタリングサイトは、結晶欠陥層または多孔質層により形成されている半導体装置。
4. 請求項１記載の半導体装置において、前記貫通電極の材料が銅を含む半導体装置。
5. 請求項１記載の半導体装置において、前記半導体基板に素子を設けた半導体装置。
6. 第１の面およびその裏側の第２の面を有する半導体基板に厚さ方向に延びる孔を形成する工程と、
   前記孔の側面の一部または全部にゲッタリングサイトを形成する工程と、
   前記孔内に貫通電極を形成する工程と、
   を有する半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法において、前記孔の側面に傾斜を形成する半導体装置の製造方法。
8. 請求項６記載の半導体装置の製造方法において、前記ゲッタリングサイトを結晶欠陥層または多孔質層により形成する半導体装置の製造方法。
9. 請求項６記載の半導体装置の製造方法において、前記ゲッタリングサイトを前記孔の側面にレーザを照射することにより形成する半導体装置の製造方法。
10. 請求項６記載の半導体装置の製造方法において、前記ゲッタリングサイトを前記孔の側面に陽極酸化処理を施すことにより形成する半導体装置の製造方法。
11. 請求項６記載の半導体装置の製造方法において、前記貫通電極の材料が銅を含む半導体装置の製造方法。
12. 請求項６記載の半導体装置の製造方法において、前記半導体基板に素子を形成する工程を有する半導体装置の製造方法。

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