TW201727776A - 半導體元件及半導體元件的製造方法 - Google Patents

半導體元件及半導體元件的製造方法 Download PDF

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福島誉史
李康旭
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Abstract

本發明提供一種可抑制製造成本且良率高的半導體元件及半導體元件的製造方法。本發明的半導體元件中，第1基體11及第2基體12彼此隔開間隔而配置，且分別在彼此相向的位置設有第1電極21c及第2電極22c。導體薄膜13具有包含絕緣體的片材狀基材23、與包含直徑為奈米尺寸的柱狀導體的多個連接柱24。基材23以填充彼此隔開間隔而平行配置的各連接柱24之間的方式而配置。各連接柱24以兩端部24a分別從基材23兩面突出的方式而設置。導體薄膜13配置在第1基體11與第2基體12之間，各連接柱24的兩端部24a分別接合於第1電極21c及第2電極22c，以將第1電極21c與第2電極22c電性連接。

Description

半導體元件及半導體元件的製造方法
本發明是有關於一種半導體元件（semiconductor device）及半導體元件的製造方法。
以往，在使晶片（chip）積層而成的標準的三次元半導體元件中，在將晶圓（wafer）與晶圓或者晶圓與晶片進行接合時，使用Cu/Sn凸塊（bump）與黏著性的底部填料（underfill）（液狀固化性樹脂）。然而，該三次元晶片積層技術存在下述問題：若晶片厚度變小，則會因晶片的Si、凸塊與黏著層之間的熱膨脹係數（Coefficient of Thermal Expansion，CTE）的不匹配而引發局部性的應力，從而導致可靠性下降。
而且，近年的三次元半導體元件中，每晶粒（die）要求數千萬以上的連接密度，為了應對該要求，必須將凸塊的大小縮小至直徑約1 μm～2 μm。然而，對於當前基於電鍍的Cu/Sn凸塊而言，存在難以設為5 μm以下的尺寸的問題。
因此，作為解決此種Cu/Sn凸塊的問題的技術，開發出一種被稱作所謂的混合接合（Hybrid Bonding）的接合方法，即：對於將晶圓與晶圓或者晶圓與晶片進行接合時的各自的接合面，藉由化學機械平坦化（Chemical Mechanical Planarization，CMP；化學機械研磨）來鏡面化而予以接合（例如參照非專利文獻1）。 現有技術文獻 非專利文獻
非專利文獻1：R. Taibi等人，“3D積體電路中的Cu/Cu直接接合的完整表徵”，電子零件與技術會議(ECTC)、2010第60次會議記錄，2010，p.219-225（R. Taibi, et al., “Full characterization of Cu/Cu direct bonding for 3D integration”, Electronic Components and Technology Conference (ECTC), 2010 Proceedings 60th, 2010, p.219-225） 專利文獻
專利文獻1：日本專利第5693637號公報
[發明所欲解決之問題] 非專利文獻1所記載的接合方法中，在晶圓或晶片的接合面上，露出有進行電性連接的Cu或絕緣體Si，但當進行CMP時，必須精密地控制接合面的平坦性，以免於該接合面上形成凹陷（dishing）等凹凸，因此存在製造成本高漲的問題。而且，為了確保接合部處的電性連接，在接合時必須進行嚴格控制，以免粒子等進入接合面間，仍舊存在製造成本高漲的問題。若降低與該些控制相關的製造成本，則在接合部無法確保電性連接的部分將增多，因此存在良率急遽下降的問題。
本發明是著眼於此種問題而完成，其目的在於提供一種可抑制製造成本且良率高的半導體元件及半導體元件的製造方法。 [解決問題之手段]
為了達成所述目的，本發明人等著眼於包含下述異向性導電性構件的微細結構體（例如參照專利文獻1），從而完成本發明，所述異向性導電性構件是為了用作半導體元件等電子零件的檢查用連接器（connector）等而開發，且包含：以1000萬個/mm2 以上的密度而具有微孔（micropore）貫穿孔的薄膜狀基材、及填充該微孔貫穿孔的金屬。
即，本發明的半導體元件的特徵在於包括：第1基體及第2基體，彼此隔開間隔而配置；第1電極，設於所述第1基體的與所述第2基體相向的面；第2電極，以與所述第1電極相向的方式，而設於所述第2基體的與所述第1基體相向的面；以及多個連接柱，包含直徑為奈米尺寸的柱狀導體，在所述第1電極與所述第2電極之間彼此隔開間隔而配置，兩端部分別接合於所述第1電極及所述第2電極，以將所述第1電極與所述第2電極電性連接。
本發明的半導體元件中，藉由將包含柱狀導體的多個連接柱的兩端部分別接合於第1電極及第2電極，從而可將第1電極與第2電極電性連接。如此，並非使第1基體與第2基體以彼此的面接合，因此無須將第1基體及第2基體彼此的相向面的平坦性精密控制到以彼此的面接合時的程度。而且，即使有粒子等進入第1基體及第2基體彼此的相向面之間，亦可藉由位置偏離該粒子等的連接柱來確保第1電極與第2電極的電性連接，因此無須將粒子等的侵入嚴格控制到以彼此的面接合時的程度。如此，本發明的半導體元件可抑制與控制相關的製造成本。而且，與以彼此的面接合時相比較，可容易地確保電性連接，從而可提高良率。
本發明的半導體元件中，第1電極與第2電極利用多個連接柱而接合，因此，即使第2電極的位置相對於第1電極而相對地稍許偏移，亦可確保電性連接。本發明的半導體元件中，第1基體及第2基體分別包含晶圓或晶片等，例如包含具有銅製的貫穿電極以作為第1電極及第2電極的晶圓或晶片。較佳為，各連接柱具有比分別露出於第1基體及第2基體表面的第1電極及第2電極的表面積充分小的剖面積，且以小的間隔而配置，以多數接合於第1電極及第2電極。各連接柱較佳為直徑為200 nm以下，進而較佳為直徑為100 nm以下。
本發明的半導體元件中，亦可為，各連接柱包含與所述第1電極及所述第2電極相同的原材料，兩端部再結晶化而分別與所述第1電極及所述第2電極接合。而且，亦可為，各連接柱包含與所述第1電極及所述第2電極不同的原材料，兩端部分別與所述第1電極及所述第2電極的原材料合金化，從而分別與所述第1電極及所述第2電極接合。在包含不同的原材料的情況下，例如，各連接柱包含銅，第1電極及第2電極包含鋁電極或銅電極，所述銅電極具有包含鎳/錫薄膜的薄的金屬封蓋（cap）層。這些情況下，可使第1電極及第2電極與各連接柱一體化，從而可更切實地進行電性連接。使各連接柱的兩端部分別接觸至第1電極及第2電極後，藉由以規定的溫度進行加熱及/或施加規定的壓力，從而可使各連接柱的兩端部效率良好地再結晶化或合金化。由於各連接柱的直徑為奈米尺寸，因此與使用比其粗者的情況相比，能以更低的溫度及/或壓力來進行再結晶化或合金化。
本發明的半導體元件較佳為，至少具有以覆蓋各連接柱側面的方式而設的絕緣構件。此時，可藉由絕緣構件來使各連接柱絕緣，從而可防止第1電極與第2電極以外的電極等電性連接，或者第2電極與第1電極以外的電極等電性連接。而且，在將各連接柱的兩端部分別接合於第1電極及第2電極時，可藉由絕緣構件來支持各連接柱，因此可容易地接合。
本發明的半導體元件亦可包括：第1基體及第2基體，彼此隔開間隔而配置；第1電極，設於所述第1基體的與所述第2基體相向的面；第2電極，以與所述第1電極相向的方式，而設於所述第2基體的與所述第1基體相向的面；以及導體薄膜，具有包含絕緣體的片材狀基材、與包含直徑為奈米尺寸的柱狀導體的多個連接柱，所述基材以填充彼此隔開間隔而平行配置的各連接柱之間的方式而配置，且各連接柱的兩端部以分別從所述基材兩面突出的方式而設置，所述導體薄膜配置於所述第1基體與所述第2基體之間，各連接柱中的位於所述第1電極與所述第2電極之間的連接柱的兩端部分別接合於所述第1電極及所述第2電極，以將所述第1電極與所述第2電極電性連接。
在具有該導體薄膜的情況下，藉由將導體薄膜夾在第1基體與第2基體之間，可容易地製造。較佳為，各連接柱相對於導體薄膜的基材表面而垂直地設置。導體薄膜例如包含專利文獻1中記載的微細結構體。基材只要為絕緣體即可，例如包含氧化鋁或有機物等。
而且，在具有導體薄膜的情況下，本發明的半導體元件亦可具有第1填充層，所述第1電極是從所述第1基體的與所述第2基體相向的面突出而設置，所述第1填充層是以填充所述第1基體的與所述第2基體相向的面中的所述第1電極以外的部分與所述導體薄膜之間的方式而設置。此時，可利用第1填充層來填塞第1基體與導體薄膜之間的間隙。而且，亦可具有第2填充層，所述第2電極是從所述第2基體的與所述第1基體相向的面突出而設置，所述第2填充層是以填充所述第2基體的與所述第1基體相向的面中的所述第2電極以外的部分與所述導體薄膜之間的方式而設置。此時，可利用第2填充層來填塞第2基體與導體薄膜之間的間隙。第1填充層及第2填充層優選包含絕緣體。
而且，在具有導體薄膜的情況下，當第1基體的第1電極以外的部分包含可被各連接柱的端部刺入的原材料時，較佳為，第1電極的表面、及第1基體的與第2基體相向的面中的第1電極以外的部分的表面呈平坦。此時，能以在第1電極以外的部分，使各連接柱的端部刺入第1基體的狀態，來配置導體薄膜。而且，當第1基體的第1電極以外的部分包含無法被各連接柱的端部刺入的原材料時，較佳為，第1電極是從第1基體的與第2基體相向的面突出而設置。此時，能以在第1電極以外的部分，使各連接柱的端部離開第1基體的狀態，來配置導體薄膜。亦可利用第1填充層來填塞第1基體與導體薄膜之間的間隙。
而且，在具有導體薄膜的情況下，當第2基體的第2電極以外的部分包含可被各連接柱的端部刺入的原材料時，較佳為，第2電極的表面、及第2基體的與第1基體相向的面中的第2電極以外的部分的表面呈平坦。此時，能以在第2電極以外的部分，使各連接柱的端部刺入第2基體的狀態，來配置導體薄膜。而且，當第2基體的第2電極以外的部分包含無法被各連接柱的端部刺入的原材料時，較佳為，第2電極從第2基體的與第1基體相向的面突出而設置。此時，能以在第2電極以外的部分，使各連接柱的端部離開第2基體的狀態，來配置導體薄膜。亦可利用第2填充層來填塞第2基體與導體薄膜之間的間隙。
而且，在具有導體薄膜的情況下，亦可為，所述導體薄膜具有空洞，所述空洞是各連接柱中的未電性連接所述第1電極與所述第2電極的連接柱中的一個以上從所述基材予以去除而形成。此時，未必需要未電性連接第1電極與第2電極的連接柱，因此既可預先從導體薄膜予以去除，亦可在將導體薄膜配置於第1基體或第2基體表面後予以去除。藉由設置空洞，可提高導體薄膜的絕緣性，或降低靜電電容。另外，若保留未電性連接第1電極與第2電極的連接柱，則可獲得散熱特性變好的效果，因此可考慮該效果與設為空洞時的效果，來決定是否去除連接柱。去除連接柱後形成的空洞既可保持原樣，亦可利用絕緣體等其他物質來填充。
本發明的半導體元件中，較佳為，所述第1電極包含多個，直徑為0.5 μm～5 μm，間距為1 μm～8 μm，所述第2電極包含多個，直徑為0.5 μm～5 μm，間距為1 μm～8 μm。此時，可實現每晶粒為100萬～數千萬以上的連接密度，從而可促進微細化。
本發明的半導體元件較佳為，在一個所述第1基體與一個所述第2基體之間，彼此電性連接的所述第1電極與所述第2電極的組為100萬至500萬個。此時，每晶粒的連接密度高，可促進微細化。而且，較佳為，所述第1電極與所述第2電極的連接率為90%以上。此時，可提高可靠性。
而且，本發明的半導體元件亦可包括：多個基體，彼此隔開間隔而配置；多對電極，以彼此相向的方式而設於各基體的彼此相向的面；以及導體薄膜，具有包含絕緣體的片材狀基材、與包含直徑為奈米尺寸的柱狀導體的多個連接柱，所述基材以填充彼此隔開間隔而平行配置的各連接柱之間的方式而配置，各連接柱的兩端部以分別從所述基材兩面突出的方式而設置，所述導體薄膜配置於各基體之間，各連接柱中的位於彼此相向的各電極之間的連接柱的兩端部分別接合於對應的電極，以將彼此相向的各電極彼此電性連接。此時，基體不僅為二個，即使在三個以上時，亦可利用多個連接柱來將彼此相向的各電極彼此電性連接。
在具有導體薄膜的情況下，若考慮到電阻或靜電電容等，導體薄膜以薄為佳，因此所述基材的厚度較佳為100 μm以下，進而較佳為70 μm至20 μm。而且，亦可在將導體薄膜配置於第1基體或第2基體表面後，藉由削除導體薄膜的表面來使其成為10 μm以下，進而為2 μm～3 μm以下。
本發明的半導體元件的製造方法的特徵在於：利用導體薄膜來覆蓋表面具有第1電極的第1基體的所述表面，所述導體薄膜具有包含絕緣體的片材狀基材、與包含直徑為奈米尺寸的柱狀導體的多個連接柱，所述基材以填充彼此隔開間隔而平行配置的各連接柱之間的方式而配置，各連接柱的兩端部以分別從所述基材兩面突出的方式而設置；將表面具有第2電極的第2基體，以所述第2電極與所述第1電極相向的方式而置於所述導體薄膜上；以及使各連接柱中的位於所述第1電極與所述第2電極之間的連接柱的兩端部分別接合於所述第1電極及所述第2電極，以將所述第1電極與所述第2電極電性連接。
本發明的半導體元件的製造方法可較佳地製造具有導體薄膜的本發明的半導體元件。本發明的半導體元件的製造方法中，並非使第1基體與第2基體以彼此的面接合，因此無須將第1基體及第2基體彼此的相向面的平坦性精密控制到以彼此的面接合時的程度。而且，即使有粒子等進入第1基體及第2基體彼此的相向面之間，亦可藉由位置偏離該粒子等的連接柱來確保第1電極與第2電極的電性連接，因此無須將粒子等的侵入嚴格控制到以彼此的面接合時的程度。如此，本發明的半導體元件的製造方法可抑制與控制相關的製造成本。而且，與以彼此的面接合時相比較，可容易地確保電性連接，從而可提高良率。
本發明的半導體元件的製造方法中，第1電極與第2電極利用多個連接柱而接合，因此，即使第2電極的位置相對於第1電極而相對地稍許偏移，亦可確保電性連接。
本發明的半導體元件的製造方法亦可為，以從所述第1基體的所述表面中的所述第1電極以外的部分突出的方式來設置所述第1電極，在所述第1基體的所述表面中的所述第1電極以外的部分，設置具有與所述第1電極的突出高度相同的厚度的第1填充層之後，利用所述導體薄膜來覆蓋所述第1電極與所述第1填充層。而且，亦可為，以從所述第2基體的所述表面中的所述第2電極以外的部分突出的方式來設置所述第2電極，在所述第2基體的所述表面中的所述第2電極以外的部分，設置具有與所述第2電極的突出高度相同的厚度的第2填充層之後，將設有所述第2填充層的所述第2基體置於所述導體薄膜上，以利用所述導體薄膜來覆蓋所述第2電極與所述第2填充層。在這些情況下，可藉由第1填充層來防止第1基體與導體薄膜之間出現間隙，並可藉由第2填充層來防止第2基體與導體薄膜之間出現間隙。
本發明的半導體元件的製造方法較佳為，藉由以規定的溫度進行加熱及/或施加規定的壓力，從而使各連接柱的兩端部分別接合於所述第1電極及所述第2電極。此時，當各連接柱包含與第1電極及第2電極相同的原材料時，可使各連接柱的兩端部再結晶化，當各連接柱包含與第1電極及第2電極不同的原材料時，可使各連接柱的兩端部分別與第1電極及第2電極的原材料合金化。藉此，可使第1電極及第2電極與各連接柱一體化，從而可更切實地進行電性連接。而且，由於各連接柱的直徑為奈米尺寸，因此與使用比其粗者的情況相比，能以更低的溫度及/或壓力來進行再結晶化或合金化。
本發明的半導體元件的製造方法亦可為，利用所述導體薄膜來覆蓋所述第1基體的所述表面之後，將各連接柱中的未接合於所述第1電極的位置的連接柱中的一個以上從所述基材予以去除。此時，由於未必需要未接合於第1電極的位置的連接柱，因此亦可予以去除，藉此，可提高導體薄膜的絕緣性，或降低靜電電容。對於去除後形成的空洞，亦可利用絕緣體等其他物質來填充。
本發明的半導體元件的製造方法亦可為，利用所述導體薄膜來覆蓋所述第1基體的所述表面之後，削除與所述第1基體為相反側的所述導體薄膜的表面以使所述導體薄膜變薄。此時，可降低各連接柱的電阻或靜電電容。 [發明的效果]
根據本發明，可提供一種可抑制製造成本且良率高的半導體元件及半導體元件的製造方法。
以下，基於圖式來說明本發明的實施形態。 圖1至圖10（a）及圖10（b）表示本發明的實施形態的半導體元件及半導體元件的製造方法。 如圖1所示，半導體元件10具有第1基體11、第2基體12及導體薄膜13。
第1基體11及第2基體12包含晶圓或晶片，且分別具有：包含Si的基部21a、22a；設於基部21a、22a表面的包含SiO2 等絕緣體的金屬間絕緣（Inter-Metal Dielectric，IMD）層21b、22b；以及銅（Cu）製的多個第1電極21c及第2電極22c。各第1電極21c是以從第1基體11的IMD層21b的內部露出至表面的方式而設置。各第1電極21c在IMD層21b的內部藉由銅線（Cu Wire）21d而彼此連接。各第2電極22c是以從第2基體12的IMD層22b的內部露出至表面的方式而設置。各第2電極22c在IMD層22b的內部藉由銅線（Cu Wire）22d而彼此連接。第1基體11及第2基體12是以露出至表面的第1電極21c與第2電極22c相向的方式，彼此隔開間隔而配置。
另外，第1基體11及第2基體12亦可在基部21a、22a上配置金屬氧化物半導體場效電晶體（Metal-Oxide-Semiconductor-Field-Effect Transistor，MOS-FET）等元件，並於其上形成層間絕緣膜（Inter Level Dielectric，ILD）及一層至多層的金屬薄膜（1st-level～Multi-level metallization），從而分別構成IMD層21b、22b及第1電極21c、第2電極22c。金屬薄膜電性連接於MOS-FET等元件的電極。
導體薄膜13具有包含絕緣體的片材狀基材23、與包含直徑為奈米尺寸的柱狀導體的多個連接柱24。基材23包含形成有陽極氧化皮膜的鋁（Anodic Aluminum Oxide，AAO），各連接柱24包含銅（Cu）。導體薄膜13中，貫穿基材23的厚度且彼此隔開間隔而平行地設有各連接柱24，並以填充各連接柱24之間的方式而配置有基材23。導體薄膜13中，各連接柱24相對於基材23的表面呈垂直，各連接柱24的兩端部以分別從基材23兩面突出的方式而設置。
另外，圖1所示的具體的一例中，各第1電極21c及各第2電極22c的露出面的直徑為1 μm以下，間距為2 μm以下。而且，基材23的厚度為20 μm以下。各連接柱24的直徑為60 nm，間距為100 nm，以多數接合於第1電極21c及第2電極22c。而且，各連接柱24的兩端部從基材23表面的突出量最大為約1 μm。
導體薄膜13配置在之間，各連接柱24中的位於第1電極21c與第2電極22c之間的連接柱24的兩端部分別接合於第1電極21c及第2電極22c，以將第1電極21c與第2電極22c電性連接。圖1所示的具體的一例中，使銅製的各連接柱24的兩端部分別接觸至銅製的第1電極21c及第2電極22c後，藉由加熱至300℃前後，從而各連接柱24的兩端部再結晶化，以分別與第1電極21c及第2電極22c接合。另外，在各連接柱24與第1電極21c及第2電極22c包含不同的原材料的情況下，各連接柱24的兩端部分別與第1電極21c及第2電極22c的原材料合金化，從而分別與第1電極21c及第2電極22c接合。
例如，在各連接柱24包含銅，第1電極21c及第2電極22c包含鋁的情況下，成為AlCu合金而接合。而且，在各連接柱24包含銅，且第1電極21c及第2電極22c為具有包含鎳/錫薄膜的薄金屬封蓋層的銅電極的情況下，成為CuSn合金而接合。而且，在各連接柱24包含銅，且第1電極21c及第2電極22c為具有包含鎳/錫薄膜的薄金屬封蓋層的鋁電極的情況下，亦成為CuSn合金而接合。如此，在第1電極21c及第2電極22c為具有包含與各連接柱24不同的原材料的薄金屬封蓋層的電極的情況下，成為各連接柱24的原材料與金屬封蓋層的原材料的合金而接合。
另外，半導體元件10在IMD層21b及IMD層22b包含可被各連接柱24的端部刺入的原材料時，較佳為，第1電極21c的表面與IMD層21b的表面以及第2電極22c的表面與IMD層22b的表面呈平坦。此時，能以使各連接柱24的兩端部分別刺入IMD層21b及IMD層22b的狀態，來配置導體薄膜13。藉此，可提高導體薄膜13與第1基體11及第2基體12的結合強度。
而且，當IMD層21b及IMD層22b包含無法被各連接柱24的端部刺入的原材料時，較佳為，如圖2（a）及圖2（b）所示，第1電極21c從第1基體11的IMD層21b的表面突出，第2電極22c從第2基體12的IMD層22b的表面突出而設置。此時，能以使各連接柱24的兩端部24a分別離開IMD層21b及IMD層22b的狀態，來配置導體薄膜13。然而，此時，在導體薄膜13的基材23與各IMD層21b、22b之間出現空間，因此導體薄膜13與第1基體11及第2基體12的結合強度變弱。
因此，為了提高該結合強度，較佳為如圖3所示，以填充導體薄膜13的基材23與各IMD層21b、22b的表面之間的方式來設置填充層25，使各IMD層21b、22b相向的各連接柱24的端部24a插入至填充層25。填充層25較佳為包含絕緣體。而且，填充層25既可在將導體薄膜13分別安裝於第1基體11及第2基體12的表面之前預先設置，亦可在將導體薄膜13分別安裝於第1基體11及第2基體12的表面之後，以填充空間的方式而設置。填充層25在預先設置的情況下，較佳為包含具有可使各連接柱24刺入的硬度的原材料。另外，圖2（a）及圖2（b）與圖3表示導體薄膜13與第1基體11的結合狀態。
接下來，對作用進行說明。 半導體元件10中，藉由將包含柱狀導體的多個連接柱24的兩端部24a分別接合於第1電極21c及第2電極22c，從而可將第1電極21c與第2電極22c電性連接。如此，半導體元件10中，並非使以彼此的面接合，因此無須將第1基體11及第2基體12彼此的相向面的平坦性精密控制到以彼此的面接合時的程度。而且，即使有粒子等進入第1基體11及第2基體12彼此的相向面之間，亦可藉由位置偏離該粒子等的連接柱24來確保第1電極21c與第2電極22c的電性連接，因此無須將粒子等的侵入嚴格控制到以彼此的面接合時的程度。如此，半導體元件10可抑制與控制相關的製造成本。而且，與以彼此的面接合時相比較，可容易地確保電性連接，從而可提高良率。
半導體元件10中，第1電極21c與第2電極22c利用多個連接柱24而接合，因此，即使第2電極22c的位置相對於第1電極21c而相對地稍許偏移，亦可確保電性連接。而且，半導體元件10中，可使第1電極21c及第2電極22c與各連接柱24藉由再結晶化或合金化而一體化，因此可更切實地進行電性連接。由於各連接柱的直徑為奈米尺寸，因此與使用比其粗者的情況相比，能以更低的溫度或壓力來進行再結晶化或合金化。
而且，半導體元件10中，即使在第1電極21c及第2電極22c的表面殘留有殘留物或薄的氧化物層的情況下，亦可使導體薄膜13的各連接柱24的兩端部24a以相對較低的接合壓力來接觸至第1電極21c及第2電極22c而接合。因此，可容易地確保電性連接。
半導體元件10中，利用包含絕緣體的AAO的基材23來覆蓋各連接柱24的側面，因此可使各連接柱24橫向絕緣。因此，可防止第1電極21c與第2電極22c以外的電極等電性連接，或者第2電極22c與第1電極21c以外的電極等電性連接。而且，由於各連接柱24是由基材23予以支持，因此可容易地使各連接柱24的兩端部24a分別接合於第1電極21c及第2電極22c。而且，導體薄膜13中，由於基材23包含AAO，因此與以往的有機膜或黏著劑相比，導熱性優異，並且可減小機械應力（stress）。
半導體元件10可藉由本發明的實施形態的半導體元件的製造方法而製造。本發明的實施形態的半導體元件的製造方法中，首先，如圖4（a）所示，對於具有銅電極（例如第1電極21c）與IMD層（例如IMD層21b）的晶圓（例如第1基體11）的表面，藉由CMP（化學機械研磨）及後清洗來平坦化。接下來，如圖4（b）所示，在使銅電極從IMD層的表面少許突出的情況下，藉由無損電漿回蝕（damage-free plasma etch-back）來使IMD層少許凹陷。其深度例如為約300 nm。
接下來，在形成封蓋層26時，如圖4（d）所示，藉由無電解鍍敷法（electro-less plating），於銅電極的表面上形成例如包含鎳/錫（100 nm/200 nm）薄膜的薄的封蓋層26。另外，錫（Sn）是為了對藉由CMP製程（process）而導入的銅電極的高度或表面凹凸的偏差進行補償而被用作緩衝（buffer）層，鎳（Ni）被用作Cu層與Sn層之間的阻障（barrier）層。
接下來，如圖4（e）及圖4（f）所示，對於圖4（c）的露出有銅電極的晶圓的表面、或者圖4（d）的銅電極的表面具有封蓋層26的晶圓的表面，利用導體薄膜13予以覆蓋，並將晶片或其他晶圓置於其上。此時，導體薄膜13之下的晶圓的銅電極、與置於導體薄膜13上的晶片或晶圓（例如第2基體12）的銅電極（例如第2電極22c）以彼此相向的方式而配置。隨後，加熱至300℃前後，使各連接柱24的兩端部24a再結晶化或合金化，從而分別接合於各晶片或晶圓的銅電極。另外，在放置圖4（e）所示的晶片的情況下，去除從晶片突出的導體薄膜13。而且，在圖4（e）及圖4（f）中的任一情況下，亦可根據需要而在導體薄膜13的基材23的表面與晶片或晶圓的IMD層的表面之間形成填充層25。如此，藉由使用導體薄膜13，可容易地製造半導體元件10。
另外，如圖5所示，在半導體元件10中，導體薄膜13亦可具有空洞31，該空洞31是各連接柱24中的未電性連接第1電極21c與第2電極22c的連接柱24中的一個以上從基材23予以去除而形成。此時，圖4（e）及圖4（f）中，在利用導體薄膜13覆蓋第1基體11（晶圓）的表面後，將第2基體12（晶片或晶圓）置於導體薄膜13上之前，將各連接柱24中的未接合於第1電極21c（銅電極）的位置的連接柱24中的一個以上從基材23予以去除，藉此可形成空洞31。而且，亦可預先從導體薄膜13去除連接柱24而形成空洞31。
在圖5所示的情況下，藉由設置空洞31，可提高導體薄膜13的絕緣性，或降低靜電電容。另外，若保留未電性連接第1電極21c與第2電極22c的連接柱24，則可獲得散熱特性好的效果，因此可考慮該效果與設為空洞31時的效果，來決定是否去除連接柱24。去除連接柱24後形成的空洞31既可保持原樣，亦可利用絕緣體等其他物質來填充。
而且，亦可如圖6（a）所示，半導體元件10在圖4（e）及圖4（f）中，在利用導體薄膜13覆蓋第1基體11（晶圓）的表面之後，在將第2基體12（晶片或晶圓）置於導體薄膜13上之前，藉由CMP等來削除導體薄膜13的表面，藉此來使導體薄膜13變薄。此時，可將導體薄膜13的基材23的厚度減薄至2 μm～3 μm以下。而且，藉由使導體薄膜13變薄，可降低各連接柱24的電阻或靜電電容。另外，亦可如圖6（b）所示，在使導體薄膜13變薄之後，與圖5同樣地，將各連接柱24中的未接合於第1電極21c的位置的連接柱24中的一個以上從基材23予以去除，從而形成空洞31。
而且，亦可如圖7（a）及圖7（b）所示，半導體元件10具有晶片或晶圓包含三層的結構。此時，例如可以下述方式來製造。首先，在圖4（e）及圖4（f）中，置於導體薄膜13（13a）上的第2基體12（晶片或晶圓）在與導體薄膜13（13a）為相反側的表面具有第3電極22e，利用另一導體薄膜13b來覆蓋露出有該第3電極22e的第2基體12的表面，進而將第3基體33置於其上。此時，導體薄膜13b之下的第2基體12的第3電極22e與置於導體薄膜13b上的第3基體33的第4電極33a以彼此相向的方式而配置。隨後，加熱至300℃前後，使各導體薄膜13a、13b的各連接柱24的兩端部24a再結晶化，從而分別接合於第3電極22e及第4電極33a。
如此，藉由在包含晶片或晶圓的多個基體之間，以將彼此相向的各電極彼此以多個連接柱24來電性連接的方式而配置導體薄膜13，從而不僅可製造基體為二個，亦可製造基體為三個以上的多層的半導體元件10。
而且，亦可構成將雙層結構與三層結構組合而成的半導體元件10。例如，亦可如圖8（a）所示，將置於第1基體11之上的導體薄膜13a的一部分削成凹狀，於其中配置第2基體12，並於第2基體12及導體薄膜13a上設置配置有多個凸塊（Metal microbump（金屬微凸塊））41a的絕緣膜（Insulating film）41，在絕緣膜41之上的、第2基體12的上方，經由另一導體薄膜13b來設置第3基體33，進而，在絕緣膜41之上的、偏離第2基體12的位置，經由另一導體薄膜13c來設置第4基體34。在該圖8（a）的情況下，在第2基體12的第3基體33側的表面露出有Si貫穿電極（TSV）42，構成第3電極22e。而且，各凸塊41a分別以將第2基體12的第3電極22e與第3基體33的第4電極33a、及第1基體11的第1電極21c與第4基體34的第5電極34a予以電性連接的方式而設置。而且，在第2基體12的側面與導體薄膜13a的凹狀部的側面之間夾著絕緣體（Insulator）43，以免電性連接。
圖8（a）所記載的一例中，來自第1基體11的MOS-FET的電流從第1電極21c通過導體薄膜13a的連接柱24、第2電極22c而流至第2基體12的MOS-FET（圖8（a）中的箭頭A）。而且，來自第1基體11的MOS-FET的電流從第1電極21c通過導體薄膜13a的連接柱24、凸塊41a、導體薄膜13c的連接柱24、第5電極34a而流至第4基體34的MOS-FET（圖8（a）中的箭頭B）。而且，來自第2基體12的MOS-FET的電流從Si貫穿電極42通過第3電極22e、導體薄膜13b的連接柱24、第4電極33a而流至第3基體33的MOS-FET（圖8（a）中的箭頭C）。
另外，亦可如圖8（b）所示，不使用Si貫穿電極42，而在第1基體11的表面及絕緣膜41的、第2基體12的邊界附近，分別設置再分配線（Metal redistribution line（金屬再分配線））44a、44b。此時，來自第2基體12的MOS-FET的電流從導體薄膜13a的連接柱24通過第1基體11的再分配線44a，並再次從導體薄膜13a的其他連接柱24通過絕緣膜41的再分配線44b、導體薄膜13b的連接柱24、第4電極33a，而流至第3基體33的MOS-FET（圖8（b）中的箭頭C）。如此，圖8（b）所記載的一例中，可與圖8（a）同樣地使電流沿圖8（b）中的箭頭C而非圖8（a）中的箭頭C流動。
[實施例1] 圖9（a）至圖9（c）表示依照圖4（a）至圖4（f）所製造的半導體元件10的掃描式電子顯微鏡（SEM）照片，圖10（a）及圖10（b）表示依照圖4（a）至圖4（f）所製造的半導體元件10的透射型電子顯微鏡（TEM）照片。另外，該半導體元件10是在作為第1基體11的內插晶圓（interposer wafer）上，經由導體薄膜13而放置有測試元件組（Test Element Group，TEG）模組作為第2基體12者。內插晶圓的直徑為300 mm。TEG模組為7 mm×23 mm，是從直徑300 mm的TEG晶圓切出者。內插晶圓及TEG晶圓具有超高密度的銅電極、與基於電漿矽酸四乙酯（Tetraethyl orthosilicate，TEOS）的IMD層，是藉由對應300 mm晶圓的3D-大規模積體電路（Large Scale Integration，LSI）的製造線而製作。銅電極的大小及間距分別為3 μm及6 μm。每TEG晶粒的電極密度為430萬（4,309,200）。
如圖9（a）至圖9（c）所示，可確認，TEG模組及內插晶圓的與銅電極相向的連接柱24的端部24a已接合至銅電極。而且，如圖10（a）及圖10（b）所示，可確認，連接柱24的端部24a以約500 nm的深度而在銅電極的內部再結晶化。另外，導體薄膜13是使用厚度80 μm者。另外，圖10（b）是將圖9（b）的結合部附近進一步放大而得。
而且，將所製造的半導體元件10的TEG模組的電極連成一串來測定電流-電壓特性，結果確認，4,309,200個電極中的3,898,000個電極已連接。這是90%以上的連接率。
10‧‧‧半導體元件
11‧‧‧第1基體
12‧‧‧第2基體
13‧‧‧導體薄膜
21a‧‧‧基部
21b‧‧‧IMD層
21c‧‧‧第1電極
21d‧‧‧銅線
22a‧‧‧基部
22b‧‧‧IMD層
22c‧‧‧第2電極
22d‧‧‧銅線
22e‧‧‧第3電極
23‧‧‧基材
24‧‧‧連接柱
24a‧‧‧端部
25‧‧‧填充層
26‧‧‧封蓋層
31‧‧‧空洞
33‧‧‧第3基體
33a‧‧‧第4電極
34‧‧‧第4基體
34a‧‧‧第5電極
41‧‧‧絕緣膜
41a‧‧‧凸塊
42‧‧‧Si貫穿電極
43‧‧‧絕緣體
44a、44b‧‧‧再分配線
圖1是表示本發明的實施形態的半導體元件的剖面圖。 圖2（a）、圖2（b）是表示本發明的實施形態的半導體元件的、在導體薄膜的基材與IMD層之間出現空間時的圖，圖2（a）是表示導體薄膜與第1基體的結合狀態的剖面圖，圖2（b）是表示導體薄膜與第1基體的結合部附近的放大剖面的掃描式電子顯微鏡（Scanning Electron Microscope，SEM）照片（與圖2（a）上下反轉）。 圖3是表示本發明的實施形態的半導體元件的、在導體薄膜的基材與IMD層之間設有填充層時的、導體薄膜與第1基體的結合狀態的剖面圖。 圖4（a）至圖4（f）是表示本發明的實施形態的半導體元件的製造方法的剖面圖。 圖5是表示本發明的實施形態的半導體元件的、在導體薄膜中具有空洞的變形例的剖面圖。 圖6（a）是表示本發明的實施形態的半導體元件的、將導體薄膜削薄的變形例的剖面圖，圖6（b）是表示進而在導體薄膜中具有空洞的變形例的剖面圖。 圖7（a）是表示本發明的實施形態的半導體元件的、在晶圓上積層有二個晶片的三層的變形例的剖面圖，圖7（b）是表示將三個晶圓予以積層的三層的變形例的剖面圖。 圖8（a）是表示本發明的實施形態的半導體元件的、將雙層結構與三層結構予以組合時的、使用Si貫穿電極的變形例的剖面圖，圖8（b）是表示使用再分配線的變形例的剖面圖。 圖9（a）是表示本發明的實施形態的半導體元件的剖面的掃描式電子顯微鏡（SEM）照片，圖9（b）是表示測試元件組（Test Element Group，TEG）模組與導體薄膜的結合部的放大剖面的掃描式電子顯微鏡（SEM）照片，圖9（c）是表示導體薄膜與內插晶圓（interposer wafer）的結合部的放大剖面的掃描式電子顯微鏡（SEM）照片。 圖10（a）是表示本發明的實施形態的半導體元件的、TEG模組與導體薄膜的結合部的剖面的透射型電子顯微鏡（Transmission Electron Microscope，TEM）照片，圖10（b）是表示該結合部的放大剖面的透射型電子顯微鏡（TEM）照片。
10‧‧‧半導體元件
11‧‧‧第1基體
12‧‧‧第2基體
13‧‧‧導體薄膜
21a‧‧‧基部
21b‧‧‧IMD層
21c‧‧‧第1電極
21d‧‧‧銅線
22a‧‧‧基部
22b‧‧‧IMD層
22c‧‧‧第2電極
22d‧‧‧銅線
23‧‧‧基材
24‧‧‧連接柱

Claims (18)

  1. 一種半導體元件，其特徵在於包括： 第1基體及第2基體，彼此隔開間隔而配置； 第1電極，設於所述第1基體的與所述第2基體相向的面； 第2電極，以與所述第1電極相向的方式，而設於所述第2基體的與所述第1基體相向的面；以及 多個連接柱，包含直徑為奈米尺寸的柱狀導體，在所述第1電極與所述第2電極之間彼此隔開間隔而配置，兩端部分別接合於所述第1電極及所述第2電極，以將所述第1電極與所述第2電極電性連接。
  2. 如申請專利範圍第1項所述的半導體元件，其中至少具有以覆蓋各連接柱側面的方式而設的絕緣構件。
  3. 一種半導體元件，其特徵在於包括： 第1基體及第2基體，彼此隔開間隔而配置； 第1電極，設於所述第1基體的與所述第2基體相向的面； 第2電極，以與所述第1電極相向的方式，而設於所述第2基體的與所述第1基體相向的面；以及 導體薄膜，具有包含絕緣體的片材狀基材、與包含直徑為奈米尺寸的柱狀導體的多個連接柱，所述基材以填充彼此隔開間隔而平行配置的各連接柱之間的方式而配置，且各連接柱的兩端部以分別從所述基材兩面突出的方式而設置， 所述導體薄膜配置於所述第1基體與所述第2基體之間，各連接柱中的位於所述第1電極與所述第2電極之間的連接柱的兩端部分別接合於所述第1電極及所述第2電極，以將所述第1電極與所述第2電極電性連接。
  4. 如申請專利範圍第3項所述的半導體元件，其中具有第1填充層，所述第1電極是從所述第1基體的與所述第2基體相向的面突出而設置，所述第1填充層是以填充所述第1基體的與所述第2基體相向的面中的所述第1電極以外的部分與所述導體薄膜之間的方式而設置。
  5. 如申請專利範圍第3項或第4項所述的半導體元件，其中具有第2填充層，所述第2電極是從所述第2基體的與所述第1基體相向的面突出而設置，所述第2填充層是以填充所述第2基體的與所述第1基體相向的面中的所述第2電極以外的部分與所述導體薄膜之間的方式而設置。
  6. 如申請專利範圍第3項或第4項所述的半導體元件，其中所述導體薄膜具有空洞，所述空洞是各連接柱中的未電性連接所述第1電極與所述第2電極的連接柱中的一個以上從所述基材予以去除而形成。
  7. 如申請專利範圍第3項或第4項所述的半導體元件，其中所述導體薄膜中，所述基材的厚度為100 μm以下。
  8. 如申請專利範圍第1項至第4項中任一項所述的半導體元件，其中各連接柱包含與所述第1電極及所述第2電極相同的原材料，兩端部再結晶化而分別與所述第1電極及所述第2電極接合。
  9. 如申請專利範圍第1項至第4項中任一項所述的半導體元件，其中各連接柱包含與所述第1電極及所述第2電極不同的原材料，兩端部分別與所述第1電極及所述第2電極的原材料合金化，從而分別與所述第1電極及所述第2電極接合。
  10. 如申請專利範圍第9項所述的半導體元件，其中所述第1電極及所述第2電極包含鋁電極或銅電極，所述銅電極具有包含鎳/錫薄膜的薄的金屬封蓋層。
  11. 一種半導體元件，其特徵在於包括： 多個基體，彼此隔開間隔而配置； 多對電極，以彼此相向的方式而設於各基體的彼此相向的面；以及 導體薄膜，具有包含絕緣體的片材狀基材、與包含直徑為奈米尺寸的柱狀導體的多個連接柱，所述基材以填充彼此隔開間隔而平行配置的各連接柱之間的方式而配置，各連接柱的兩端部以分別從所述基材兩面突出的方式而設置， 所述導體薄膜配置於各基體之間，各連接柱中的位於彼此相向的各電極之間的連接柱的兩端部分別接合於對應的電極，以將彼此相向的各電極彼此電性連接。
  12. 如申請專利範圍第1項至第4項以及第11項中任一項所述的半導體元件，其中各連接柱的直徑為200 nm以下。
  13. 一種半導體元件的製造方法，其特徵在於： 利用導體薄膜來覆蓋表面具有第1電極的第1基體的所述表面，所述導體薄膜具有包含絕緣體的片材狀基材、與包含直徑為奈米尺寸的柱狀導體的多個連接柱，所述基材以填充彼此隔開間隔而平行配置的各連接柱之間的方式而配置，各連接柱的兩端部以分別從所述基材兩面突出的方式而設置； 將表面具有第2電極的第2基體，以所述第2電極與所述第1電極相向的方式而置於所述導體薄膜上；以及 使各連接柱中的位於所述第1電極與所述第2電極之間的連接柱的兩端部分別接合於所述第1電極及所述第2電極，以將所述第1電極與所述第2電極電性連接。
  14. 如申請專利範圍第13項所述的半導體元件的製造方法，其中以從所述第1基體的所述表面中的所述第1電極以外的部分突出的方式來設置所述第1電極，在所述第1基體的所述表面中的所述第1電極以外的部分，設置具有與所述第1電極的突出高度相同的厚度的第1填充層之後，利用所述導體薄膜來覆蓋所述第1電極與所述第1填充層。
  15. 如申請專利範圍第13項或第14項所述的半導體元件的製造方法，其中以從所述第2基體的所述表面中的所述第2電極以外的部分突出的方式來設置所述第2電極，在所述第2基體的所述表面中的所述第2電極以外的部分，設置具有與所述第2電極的突出高度相同的厚度的第2填充層之後，將設有所述第2填充層的所述第2基體置於所述導體薄膜上，以利用所述導體薄膜來覆蓋所述第2電極與所述第2填充層。
  16. 如申請專利範圍第13項或第14項所述的半導體元件的製造方法，其中藉由以規定的溫度進行加熱及/或施加規定的壓力，從而使各連接柱的兩端部分別接合於所述第1電極及所述第2電極。
  17. 如申請專利範圍第13項或第14項所述的半導體元件的製造方法，其中利用所述導體薄膜來覆蓋所述第1基體的所述表面之後，將各連接柱中的未接合於所述第1電極的位置的連接柱中的一個以上從所述基材予以去除。
  18. 如申請專利範圍第13項或第14項所述的半導體元件的製造方法，其中利用所述導體薄膜來覆蓋所述第1基體的所述表面之後，削除與所述第1基體為相反側的所述導體薄膜的表面以使所述導體薄膜變薄。
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JPS62237739A (ja) * 1986-04-08 1987-10-17 Mitsubishi Electric Corp 集積回路装置
JP2000286293A (ja) * 1999-03-29 2000-10-13 Nitto Denko Corp 半導体装置および半導体素子実装用回路基板
JP2002151549A (ja) * 2000-11-09 2002-05-24 Nitto Denko Corp 異方導電性フィルム
JP5145110B2 (ja) * 2007-12-10 2013-02-13 富士フイルム株式会社 異方導電性接合パッケージの製造方法

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