WO2017094874A1 - 半導体デバイスおよび半導体デバイスの製造方法 - Google Patents

半導体デバイスおよび半導体デバイスの製造方法 Download PDF

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WO2017094874A1
WO2017094874A1 PCT/JP2016/085865 JP2016085865W WO2017094874A1 WO 2017094874 A1 WO2017094874 A1 WO 2017094874A1 JP 2016085865 W JP2016085865 W JP 2016085865W WO 2017094874 A1 WO2017094874 A1 WO 2017094874A1
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electrode
semiconductor device
base
substrate
conductor film
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PCT/JP2016/085865
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小柳　光正
田中　徹
誉史 福島
康旭 李
阿部　洋史
堀田　吉則
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国立大学法人東北大学
富士フイルム株式会社
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    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K20/00—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
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    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R11/00—Individual connecting elements providing two or more spaced connecting locations for conductive members which are, or may be, thereby interconnected, e.g. end pieces for wires or cables supported by the wire or cable and having means for facilitating electrical connection to some other wire, terminal, or conductive member, blocks of binding posts
    • H01R11/01—Individual connecting elements providing two or more spaced connecting locations for conductive members which are, or may be, thereby interconnected, e.g. end pieces for wires or cables supported by the wire or cable and having means for facilitating electrical connection to some other wire, terminal, or conductive member, blocks of binding posts characterised by the form or arrangement of the conductive interconnection between the connecting locations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • connection density of tens of millions or more per die is required, and in order to meet this requirement, it is necessary to reduce the size of the bump to about 1 to 2 ⁇ m in diameter.
  • Cu / Sn bumps by current electroplating have a problem that it is difficult to reduce the size to 5 ⁇ m or less.
  • Non-Patent Document 1 Cu for electrical connection or Si of an insulator is exposed on a bonding surface of a wafer or a chip.
  • CMP dishing or the like is performed on the bonding surface. Therefore, it is necessary to precisely control the flatness of the joint surface so that the unevenness is not formed, resulting in an increase in manufacturing cost.
  • the manufacturing cost related to these controls is lowered, there is a problem that the yield is drastically reduced because the number of portions where electrical connection cannot be secured at the joint increases.
  • the present invention has been made paying attention to such problems, and an object of the present invention is to provide a semiconductor device and a method for manufacturing the semiconductor device that can suppress the manufacturing cost and have a high yield.
  • the present inventors have micropore through-holes developed at a density of 10 million pieces / mm 2 or more developed for use as inspection connectors for electronic components such as semiconductor elements.
  • the present invention has been achieved by paying attention to a microstructure (see, for example, Patent Document 1) composed of an anisotropic conductive member having a film-like base material and a metal filling the through micropores.
  • a semiconductor device includes a first base and a second base that are spaced apart from each other, a first electrode provided on a surface of the first base that faces the second base, A second electrode provided on a surface of the second base facing the first base so as to face the first electrode, and a columnar conductor having a nano-size diameter, the first electrode and the second electrode And a plurality of connections with both ends joined to the first electrode and the second electrode, respectively, so as to electrically connect the first electrode and the second electrode. And a pillar.
  • the semiconductor device according to the present invention electrically connects the first electrode and the second electrode by joining both end portions of a plurality of connecting columns made of columnar conductors to the first electrode and the second electrode, respectively. be able to.
  • the flatness of the opposing surfaces of the first base and the second base needs to be controlled more precisely as the surfaces are bonded to each other. Absent.
  • the electrical connection between the first electrode and the second electrode is made by the connection column at a position deviated from the particles or the like. Therefore, it is not necessary to strictly control the penetration of particles and the like as in the case of joining the surfaces.
  • the semiconductor device according to the present invention can suppress the manufacturing cost related to the control. Further, as compared with the case where the surfaces are joined to each other, electrical connection can be easily ensured, and the yield can be increased.
  • the first base and the second base are each composed of a wafer, a chip, etc., for example, are composed of a wafer or a chip having a through electrode made of copper as the first electrode and the second electrode.
  • Each connecting column has a cross-sectional area sufficiently smaller than the surface areas of the first electrode and the second electrode exposed on the surfaces of the first base and the second base, respectively, so that a large number are joined to the first electrode and the second electrode. It is preferable that they are arranged at small intervals.
  • Each connecting column preferably has a diameter of 200 nm or less, and more preferably has a diameter of 100 nm or less.
  • each connection column is made of the same material as the first electrode and the second electrode, and both end portions are recrystallized to join the first electrode and the second electrode, respectively. May be.
  • Each connecting column is made of a material different from that of the first electrode and the second electrode, and both end portions are alloyed with the material of the first electrode and the second electrode, respectively, so that the first electrode and the second electrode are respectively formed. It may be joined to two electrodes.
  • each connecting column is made of copper, and the first electrode and the second electrode are made of an aluminum electrode or a copper electrode having a thin metal cap layer made of a nickel / tin thin film.
  • the first electrode and the second electrode can be integrated with each connection column, and electrical connection can be made more reliably.
  • the both ends of each connecting column are efficiently brought into contact with the first electrode and the second electrode, respectively, and then heated at a predetermined temperature and / or by applying a predetermined pressure. It can be recrystallized or alloyed. Since the diameter of each connecting column is nano-sized, it can be recrystallized or alloyed at a lower temperature and / or pressure than when a thicker one is used.
  • the semiconductor device preferably has an insulating member provided so as to cover at least the side surface of each connecting column.
  • each connecting column can be insulated by the insulating member, and the first electrode is electrically connected to an electrode other than the second electrode, or the second electrode is electrically connected to an electrode other than the first electrode. It is possible to prevent connection.
  • each connection pillar can be supported by an insulating member when joining the both ends of each connection pillar to a 1st electrode and a 2nd electrode, respectively, it can join easily.
  • a semiconductor device includes a first base and a second base that are spaced apart from each other, a first electrode provided on a surface of the first base that faces the second base, and the first base.
  • a plurality of second electrodes provided on a surface of the second substrate facing the first substrate, a sheet-like base material made of an insulator, and a columnar conductor having a nano-size diameter.
  • the base material is arranged so as to fill the space between the connection pillars arranged in parallel with a space between each other, and both end portions of each connection pillar are provided so as to protrude from both surfaces of the base material, respectively.
  • Each of the connecting pillars is disposed between the first base and the second base and electrically connects the first electrode and the second electrode.
  • a connection located between the first electrode and the second electrode Both end portions of the may be respectively bonded to the first electrode and the second electrode.
  • the conductor film can be easily manufactured by sandwiching the conductor film between the first substrate and the second substrate.
  • Each connecting column is preferably provided perpendicular to the surface of the substrate of the conductor film.
  • the conductor film is made of a fine structure described in Patent Document 1, for example.
  • the base material should just be an insulator, for example, consists of alumina, organic substance, etc.
  • the semiconductor device has a first filling layer, and the first electrode is provided to protrude from a surface of the first base facing the second base, and The first filling layer may be provided so as to fill a space between the portion of the first substrate facing the second substrate other than the first electrode and the conductor film. In this case, the gap between the first base and the conductor film can be closed with the first filling layer.
  • the second filling layer has a second electrode, the second electrode protruding from a surface of the second substrate facing the first substrate, and the second filling layer is formed on the first substrate of the second substrate.
  • the first filling layer and the second filling layer are preferably made of an insulator.
  • the conductor film when the conductive film is provided, when the portion other than the first electrode of the first base is made of a material that can be inserted through the end of each connecting pillar, the surface of the first electrode and the second base of the first base It is preferable that the surface of the portion other than the first electrode is flat with respect to the surface facing the surface. In this case, the conductor film can be disposed in a state where the end of each connecting column is inserted into the first base at a portion other than the first electrode. In addition, when the portion other than the first electrode of the first base is made of a material that cannot be inserted by the end of each connecting column, the first electrode is provided so as to protrude from the surface of the first base facing the second base. It is preferable. In this case, the conductor film can be disposed in a state where the end of each connecting column is separated from the first base at a portion other than the first electrode. The gap between the first base and the conductor film may be closed with the first filling layer.
  • the conductive film when the portion other than the second electrode of the second base is made of a material that can be inserted through the end of each connecting column, the surface of the second base and the first base of the second base It is preferable that the surface of the portion other than the second electrode in the surface facing the surface is flat. In this case, a conductor film can be arrange
  • the portion other than the second electrode of the second base is made of a material that cannot be inserted by the end of each connecting column, the second electrode is provided so as to protrude from the surface of the second base facing the first base. It is preferable. In this case, the conductor film can be disposed in a state where the end of each connecting column is separated from the second base at a portion other than the second electrode. The gap between the second substrate and the conductor film may be closed with the second filling layer.
  • the said conductor film has one or more of the connection pillars which do not electrically connect the said 1st electrode and the said 2nd electrode among each connection pillar from the said base material.
  • the conductor film is not attached to the first substrate or the second substrate even if it is previously removed from the conductor film. After placement on the surface, it may be removed. By providing the cavity, the insulating property of the conductor film can be increased or the capacitance can be lowered.
  • connection pillar which has not electrically connected the 1st electrode and the 2nd electrode is left, this effect and the effect at the time of making it into a cavity are considered. Then, it can be decided whether to remove the connecting pillar.
  • the cavity formed after removal of the connecting pillar may be left as it is or may be filled with another substance such as an insulator.
  • the first electrode has a plurality of diameters of 0.5 to 5 ⁇ m and a pitch of 1 to 8 ⁇ m
  • the second electrode has a plurality of diameters of 0.5 to 5 ⁇ m
  • the pitch is preferably 1 to 8 ⁇ m. In this case, a connection density of 1 million to several tens of millions or more per die can be realized, and miniaturization can be promoted.
  • a set of the first electrode and the second electrode that are electrically connected to each other between one first base and one second base has 1,000,000 to 500.
  • the number is preferably 10,000.
  • the connection density per die is high and miniaturization can be promoted.
  • it is preferable that the connection rate of the said 1st electrode and the said 2nd electrode is 90% or more. In this case, reliability can be improved.
  • a semiconductor device includes a sheet comprising a plurality of bases spaced apart from each other, a plurality of pairs of electrodes provided on opposite surfaces of each base so as to face each other, and an insulator. And a plurality of connecting columns made of columnar conductors having a diameter of nano-size, and the substrates are arranged so as to fill between the connecting columns arranged parallel to each other at intervals.
  • a conductive film provided so that both end portions of the connecting pillar protrude from both surfaces of the base material, and the conductive film is disposed between the bases and electrically connects the electrodes facing each other.
  • both end portions of the connection columns located between the electrodes facing each other among the connection columns may be joined to the corresponding electrodes. In this case, even when there are not only two substrates but three or more substrates, the electrodes facing each other can be electrically connected by a plurality of connecting columns.
  • the conductor film is preferably thin in consideration of electric resistance, capacitance and the like. Therefore, the thickness of the base material is preferably 100 ⁇ m or less, and more preferably 70 ⁇ m to 20 ⁇ m. Further, after the conductor film is disposed on the surface of the first substrate or the second substrate, the surface of the conductor film may be shaved to be 10 ⁇ m or less, and further 2 to 3 ⁇ m or less.
  • the method for manufacturing a semiconductor device according to the present invention has a sheet-like base material made of an insulator and a plurality of connection pillars made of columnar conductors having a nano-size diameter, and are arranged in parallel with a space between each other.
  • the above-mentioned base material is arranged so as to fill the space between each connection pillar, and both ends of each connection pillar are conductor films provided so as to protrude from both surfaces of the above-mentioned base material, and the first base body having the first electrode on the surface A second substrate covering the surface and having a second electrode on the surface is placed on the conductor film so that the second electrode faces the first electrode, and the first electrode and the second electrode are Both ends of the connection column located between the first electrode and the second electrode among the connection columns are joined to the first electrode and the second electrode, respectively, so as to be electrically connected.
  • the method for producing a semiconductor device according to the present invention can suitably produce the semiconductor device according to the present invention having a conductor film.
  • the semiconductor device manufacturing method according to the present invention since the first base and the second base are not joined to each other, the flatness of the opposing surfaces of the first base and the second base is joined to each other. There is no need to control as precisely.
  • the electrical connection between the first electrode and the second electrode is made by the connection column at a position deviated from the particles or the like. Therefore, it is not necessary to strictly control the penetration of particles and the like as in the case of joining the surfaces.
  • the manufacturing method of the semiconductor device according to the present invention can suppress the manufacturing cost related to the control. Further, as compared with the case where the surfaces are joined to each other, electrical connection can be easily ensured, and the yield can be increased.
  • the first electrode and the second electrode are joined by a plurality of connecting pillars. Therefore, even if the position of the second electrode is relatively deviated relative to the first electrode, Secure connection.
  • the first electrode is provided so as to protrude from a portion of the surface of the first base other than the first electrode, and the first of the surfaces of the first base is the first.
  • the first electrode and the first filling layer may be covered with the conductor film.
  • the second electrode is provided so as to protrude from a portion of the surface of the second base other than the second electrode, and the second base of the surface of the second base other than the second electrode is provided with the second electrode.
  • the second filling layer is provided with the second filling layer so as to cover the second electrode and the second filling layer with the conductor film after providing the second filling layer having the same thickness as the protruding height of the two electrodes.
  • a substrate may be placed on the conductor film.
  • both ends of each connecting column are joined to the first electrode and the second electrode, respectively, by heating at a predetermined temperature and / or applying a predetermined pressure. It is preferable.
  • each connecting column is made of the same material as the first electrode and the second electrode, both ends of each connecting column can be recrystallized, and each connecting column is different from the first electrode and the second electrode.
  • the both ends of each connection pillar can be alloyed with the raw material of a 1st electrode and a 2nd electrode, respectively.
  • a 1st electrode, a 2nd electrode, and each connection pillar can be integrated, and it can connect more reliably electrically.
  • the diameter of each connecting column is nano-sized, it can be recrystallized or alloyed at a lower temperature and / or pressure than when a thicker one is used.
  • connection columns at positions not bonded to the first electrode among the connection columns are provided. You may remove from the said base material.
  • the connection pillar at a position not joined to the first electrode is not necessarily required and may be removed, thereby improving the insulation of the conductor film or reducing the capacitance.
  • the cavity formed after the removal may be filled with another substance such as an insulator.
  • the surface of the conductor film opposite to the first substrate is scraped to thin the conductor film. May be. In this case, the electrical resistance and the capacitance due to each connecting column can be reduced.
  • the present invention it is possible to provide a semiconductor device and a method for manufacturing a semiconductor device that can suppress the manufacturing cost and have a high yield.
  • the semiconductor device 10 includes a first base 11, a second base 12, and a conductor film 13.
  • the first base body 11 and the second base body 12 are made of wafers or chips, and are each formed of base portions 21a and 22a made of Si, and IMD (Inter-) made of an insulator such as SiO 2 provided on the surfaces of the base portions 21a and 22a.
  • Each first electrode 21 c is provided so as to be exposed from the inside of the IMD layer 21 b of the first base 11 to the surface.
  • the first electrodes 21c are connected to each other by a copper wire (Cu Wire) 21d inside the IMD layer 21b.
  • Each second electrode 22c is provided so as to be exposed from the inside of the IMD layer 22b of the second base 12 to the surface.
  • the second electrodes 22c are connected to each other by a copper wire (Cu Wire) 22d inside the IMD layer 22b.
  • the first base body 11 and the second base body 12 are spaced from each other so that the first electrode 21c and the second electrode 22c exposed on the surface face each other.
  • elements such as MOS-FET (Metal-Oxide-Semiconductor--Field-Effect-Transistor) are arranged on the bases 21a, 22a, and an ILD (Inter-Level-Dielectric) is provided thereon.
  • An interlayer insulating film) and a single-layer-multilayer metal thin film (1st-level-Multi-level metallization) may be formed to form the IMD layers 21b and 22b, the first electrode 21c, and the second electrode 22c, respectively. Good.
  • the metal thin film is electrically connected to an electrode of an element such as a MOS-FET.
  • the conductor film 13 has a sheet-like base material 23 made of an insulator, and a plurality of connecting pillars 24 made of columnar conductors having a nano-size diameter.
  • the base material 23 is made of aluminum (AAO; Anodic ⁇ Aluminum Oxide) on which an anodized film is formed, and each connecting column 24 is made of copper (Cu).
  • AAO Anodic ⁇ Aluminum Oxide
  • each connecting column 24 is made of copper (Cu).
  • the connection pillars 24 are provided in parallel through the thickness of the base material 23 and spaced apart from each other, and the base material 23 is disposed so as to fill the space between the connection pillars 24.
  • the conductor film 13 is provided such that each connection column 24 is perpendicular to the surface of the base material 23, and both end portions of each connection column 24 protrude from both surfaces of the base material 23.
  • each first electrode 21c and each second electrode 22c have an exposed surface diameter of 1 ⁇ m or less and a pitch of 2 ⁇ m or less.
  • the base material 23 is 20 micrometers or less in thickness.
  • Each connecting column 24 has a diameter of 60 nm and a pitch of 100 nm so that a large number are joined to the first electrode 21c and the second electrode 22c.
  • Each connecting column 24 has a maximum protruding amount of about 1 ⁇ m at both ends from the surface of the substrate 23.
  • the conductor film 13 is disposed between the first base body 11 and the second base body 12, and the first electrode 21c and the second electrode are connected to the first electrode 21c and the second electrode 22c so as to electrically connect the first electrode 21c and the second electrode 22c.
  • Both ends of the connecting column 24 positioned between the two electrodes 22c are joined to the first electrode 21c and the second electrode 22c, respectively.
  • each end of each connection pillar 24 made of copper is brought into contact with the first electrode 21 c and the second electrode 22 c made of copper, and then heated to around 300 ° C. Both ends of the column 24 are recrystallized and joined to the first electrode 21c and the second electrode 22c, respectively.
  • connection column 24 and the 1st electrode 21c and the 2nd electrode 22c consist of a different material
  • both ends of each connection column 24 are alloyed with the material of the 1st electrode 21c and the 2nd electrode 22c, respectively. These are joined to the first electrode 21c and the second electrode 22c, respectively.
  • each connecting column 24 is made of copper and the first electrode 21c and the second electrode 22c are made of aluminum, they are joined by an AlCu alloy. Further, when each connecting column 24 is made of copper and the first electrode 21c and the second electrode 22c are copper electrodes having a thin metal cap layer made of a nickel / tin thin film, they are joined by forming a CuSn alloy. Also, when each connecting column 24 is made of copper and the first electrode 21c and the second electrode 22c are aluminum electrodes having a thin metal cap layer made of a nickel / tin thin film, they are joined by CuSn alloy. In this way, when the first electrode 21c and the second electrode 22c are electrodes having a thin metal cap layer made of a material different from that of each connection column 24, the material of each connection column 24 and the material of the metal cap layer. Join and become an alloy.
  • the conductor film 13 can be disposed in a state where both end portions of each connection pillar 24 are inserted into the IMD layer 21b and the IMD layer 22b, respectively. Thereby, the bond strength between the conductor film 13 and the first and second bases 11 and 12 can be increased.
  • the first electrode 21c is the first base. 11 is protruded from the surface of the IMD layer 21b, and the second electrode 22c is preferably provided to protrude from the surface of the IMD layer 22b of the second substrate 12.
  • the conductor film 13 can be disposed in a state in which both end portions 24a of each connection pillar 24 are separated from the IMD layer 21b and the IMD layer 22b, respectively.
  • the bonding strength between the conductor film 13, the first base body 11, and the second base body 12 is weakened. .
  • a filling layer 25 is provided so as to fill the space between the base material 23 of the conductor film 13 and the surface of each IMD layer 21b, 22b, and each IMD layer 21b, It is preferable that the end 24 a of each connecting column 24 facing 22 b is inserted into the filling layer 25.
  • the filling layer 25 is preferably made of an insulator.
  • the filling layer 25 may be provided in advance before the conductor film 13 is attached to the surfaces of the first base body 11 and the second base body 12, respectively.
  • the conductor film 13 is provided on the first base body 11 and the second base body 12, respectively. It may be provided to fill the space after being attached to the surface.
  • the filling layer 25 is made of a material having a hardness capable of inserting each connecting column 24. 2 and 3 show a coupling state between the conductor film 13 and the first base 11.
  • the semiconductor device 10 electrically connects the first electrode 21c and the second electrode 22c by joining both end portions 24a of the plurality of connection columns 24 made of columnar conductors to the first electrode 21c and the second electrode 22c, respectively. Can be connected to. Since the semiconductor device 10 does not join the first base body 11 and the second base body 12 with each other, the flatness of the opposing surfaces of the first base body 11 and the second base body 12 is as precise as when the surfaces are joined with each other. There is no need to control. Even if particles or the like enter between the opposing surfaces of the first substrate 11 and the second substrate 12, the first and second electrodes 21c and 22c are connected to each other by the connecting pillar 24 at a position away from the particles or the like.
  • the semiconductor device 10 can suppress the cost regarding control. Further, as compared with the case where the surfaces are joined to each other, electrical connection can be easily ensured, and the yield can be increased.
  • the semiconductor device 10 since the first electrode 21c and the second electrode 22c are joined by the plurality of connecting columns 24, even if the position of the second electrode 22c is relatively slightly shifted from the first electrode 21c, the electrical Secure connection. Moreover, since the semiconductor device 10 can integrate the 1st electrode 21c and the 2nd electrode 22c, and each connection pillar 24 by recrystallization or alloying, it can electrically connect more reliably. . Since the diameter of each connecting column is nano-sized, it can be recrystallized or alloyed at a lower temperature or pressure than when a thicker one is used.
  • both end portions 24a of each connection pillar 24 of the conductor film 13 are The first electrode 21c and the second electrode 22c can be brought into contact with each other with a relatively low bonding pressure to be bonded. For this reason, electrical connection can be easily ensured.
  • connection columns 24 can be insulated in the lateral direction. Therefore, it is possible to prevent the first electrode 21c from being electrically connected to an electrode other than the second electrode 22c, or the second electrode 22c from being electrically connected to an electrode other than the first electrode 21c. it can. Moreover, since each connection pillar 24 is supported by the base material 23, both ends 24a of each connection pillar 24 can be easily joined to the first electrode 21c and the second electrode 22c, respectively. Moreover, since the base material 23 consists of AAO, the conductor film 13 is excellent in heat conductivity compared with the conventional organic film
  • the semiconductor device 10 can be manufactured by the method for manufacturing a semiconductor device according to the embodiment of the present invention.
  • the surface of the first substrate 11 is planarized by CMP (chemical mechanical polishing) and post-cleaning.
  • CMP chemical mechanical polishing
  • FIG. 4B when the copper electrode slightly protrudes from the surface of the IMD layer, the IMD layer is slightly depressed by damage-free plasma etch-back. I will.
  • the depth is, for example, about 300 nm.
  • the cap layer 26 is formed, as shown in FIG. 4D, for example, nickel / tin (100 nm / 200 nm) is formed on the surface of the copper electrode by electro-less plating.
  • a thin cap layer 26 made of a thin film is formed.
  • Tin (Sn) is used as a buffer layer to compensate for variations in the height and surface irregularities of the copper electrode introduced by the CMP process, and nickel (Ni) is used between the Cu layer and the Sn layer. Used as a barrier layer.
  • a cap layer 26 is formed on the surface of the wafer from which the copper electrode in FIG. 4C is exposed or on the surface of the copper electrode in FIG.
  • the surface of the wafer is covered with a conductor film 13, and a chip or other wafer is placed thereon.
  • the copper electrode of the wafer under the conductor film 13 and the copper electrode (for example, the second electrode 22c) of the chip or wafer (for example, the second base 12) placed on the conductor film 13 are opposed to each other. Deploy.
  • each connection pillar 24 is recrystallized or alloyed, and it joins to the copper electrode of each chip
  • the filling layer 25 is provided between the surface of the base material 23 of the conductor film 13 and the surface of the IMD layer of the chip or wafer as necessary. Form.
  • the semiconductor device 10 can be easily manufactured by using the conductor film 13.
  • the conductor film 13 is one of the connection columns 24 that do not electrically connect the first electrode 21 c and the second electrode 22 c among the connection columns 24.
  • One or more may have a cavity 31 formed by being removed from the substrate 23.
  • the second substrate 12 (chip or wafer) is placed on the conductor film 13.
  • one or more of the connection pillars 24 at positions not joined to the first electrode 21c (copper electrode) among the connection pillars 24 are removed from the base material 23, thereby forming the cavity 31. it can. Further, the connection pillar 24 may be removed from the conductor film 13 in advance to form the cavity 31.
  • the insulating property of the conductor film 13 can be increased or the capacitance can be lowered.
  • this effect and when it is set as the cavity 31 are obtained.
  • the cavity 31 formed after the removal of the connection pillar 24 may be left as it is or may be filled with another substance such as an insulator.
  • the semiconductor device 10 is obtained by covering the surface of the first base 11 (wafer) with the conductive film 13 in FIGS. 4E and 4F, and then the conductive film.
  • the conductor film 13 Before the second substrate 12 (chip or wafer) is placed on the substrate 13, the conductor film 13 may be thinned by scraping the surface of the conductor film 13 by CMP or the like. In this case, the thickness of the base material 23 of the conductor film 13 can be reduced to 2 to 3 ⁇ m or less. In addition, by reducing the thickness of the conductor film 13, it is possible to reduce the electrical resistance and the electrostatic capacity due to the connection columns 24.
  • FIG. 6B after the conductor film 13 is thinned, one or more of the connection columns 24 at positions that are not joined to the first electrode 21c among the connection columns 24, as in FIG.
  • the cavity 31 may be formed by removing from the substrate 23.
  • the semiconductor device 10 may have a configuration in which a chip or a wafer is composed of three layers.
  • it can be manufactured as follows. First, in FIG. 4E and FIG. 4F, the second base 12 (chip or wafer) placed on the conductor film 13 (13a) is the surface opposite to the conductor film 13 (13a). The surface of the second substrate 12 where the third electrode 22e is exposed is covered with another conductor film 13b, and a third substrate 33 is further placed thereon.
  • the semiconductor device 10 combining a two-layer structure and a three-layer structure.
  • a part of the conductor film 13a placed on the first substrate 11 is cut into a concave shape, the second substrate 12 is disposed therein, and the second substrate 12 and the conductor film.
  • An insulating film (Insulating film) 41 in which a plurality of bumps (Metal microbumps) 41a are arranged is provided on 13a, and the second base 12 is disposed on the insulating film 41 via another conductor film 13b.
  • the third substrate 33 may be provided, and the fourth substrate 34 may be provided on the insulating film 41 at a position shifted from the second substrate 12 via another conductor film 13c.
  • the Si through electrode (TSV) 42 is exposed on the surface of the second base 12 on the side of the third base 33 to form the third electrode 22e.
  • Each bump 41a includes a third electrode 22e of the second base 12 and a fourth electrode 33a of the third base 33, and a first electrode 21c of the first base 11 and a fifth electrode 34a of the fourth base 34.
  • an insulator 43 is sandwiched between the side surface of the second base 12 and the side surface of the concave portion of the conductor film 13a so as not to be electrically connected.
  • the current from the MOS-FET of the first substrate 11 passes from the first electrode 21c to the connection column 24 of the conductor film 13a and the second electrode 22c, and the MOS of the second substrate 12 is. -It flows to the FET (arrow A in FIG. 8A).
  • the current from the MOS-FET of the first substrate 11 passes through the first electrode 21c, the connection pillar 24 of the conductor film 13a, the bump 41a, the connection pillar 24 of the conductor film 13c, and the fifth electrode 34a, and the fourth substrate 34. (The arrow B in FIG. 8A).
  • the current from the MOS-FET of the second substrate 12 flows from the Si through electrode 42 to the MOS-FET of the third substrate 33 through the third electrode 22e, the connection column 24 of the conductor film 13b, and the fourth electrode 33a. (C arrow in FIG. 8A).
  • the redistribution wiring (Metal redistribution line) is not used around the surface of the first base 11 and the boundary of the second base 12 of the insulating film 41 without using the Si through electrode 42. ) 44a and 44b may be provided.
  • the current from the MOS-FET of the second substrate 12 passes through the redistribution wiring 44a of the first substrate 11 from the connection column 24 of the conductor film 13a, and again from the other connection column 24 of the conductor film 13a. It flows to the MOS-FET of the third base 33 through the redistribution wiring 44b of 41, the connecting pillar 24 of the conductor film 13b, and the fourth electrode 33a (arrow C in FIG. 8B).
  • FIG. 8B not the arrow C in FIG. 8A but the arrow C in FIG. 8B, as in FIG. 8A. Current can flow.
  • FIG. 9 shows a scanning electron microscope (SEM) photograph and FIG. 10 shows a transmission electron microscope (TEM) photograph of the semiconductor device 10 manufactured according to FIG.
  • the semiconductor device 10 is obtained by mounting a TEG (Test Element Group) module as the second substrate 12 on the interposer wafer (interposer wafer) as the first substrate 11 through the conductor film 13.
  • the interposer wafer has a diameter of 300 mm.
  • the TEG module is 7 mm ⁇ 23 mm cut out from a TEG wafer having a diameter of 300 mm.
  • the interposer wafer and the TEG wafer have an ultra-high density copper electrode and an IMD layer made of plasma TEOS (Tetraethyl orthosilicate), and were produced by a 3D-LSI (Large Scale Integration) production line compatible with a 300 mm wafer.
  • the size and pitch of the copper electrodes are 3 ⁇ m and 6 ⁇ m, respectively.
  • the electrode density per TEG die is 4.3 million (4,309,200).
  • FIG. 9 it can be confirmed that the end 24a of the connection column 24 facing the copper electrode of the TEG module and the interposer wafer is bonded to the copper electrode. Moreover, as shown in FIG. 10, it can confirm that the edge part 24a of the connection pillar 24 is recrystallized inside a copper electrode with the depth of about 500 nm.
  • the conductor film 13 has a thickness of 80 ⁇ m.
  • FIG. 10B is an enlarged view of the vicinity of the coupling portion in FIG. 9B.

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Abstract

本発明は、製造コストを抑制可能、かつ歩留まりが高い半導体デバイスおよび半導体デバイスの製造方法を提供する。本発明の半導体デバイスにおいては、第１基体１１および第２基体１２が、互いに間隔をあけて配置されており、それぞれ互いに対向する位置に第１電極２１ｃおよび第２電極２２ｃが設けられている。導体フィルム１３が、絶縁体から成るシート状の基材２３と、直径がナノサイズの柱状の導体から成る複数の接続柱２４とを有している。基材２３は、互いに間隔を開けて平行に配置された各接続柱２４の間を充たすよう配置されている。各接続柱２４は、両端部２４ａがそれぞれ基材２３の両面から突出するよう設けられている。導体フィルム１３は、第１基体１１と第２基体１２の間に配置され、第１電極２１ｃと第２電極２２ｃとを電気的に接続するよう、各接続柱２４の両端部２４ａがそれぞれ第１電極２１ｃおよび第２電極２２ｃに接合されている。

Description

半導体デバイスおよび半導体デバイスの製造方法
　本発明は、半導体デバイスおよび半導体デバイスの製造方法に関する。
　従来、チップが積層された標準的な３次元の半導体デバイスでは、ウエハとウエハ、あるいはウエハとチップとを接合する際に、Ｃｕ／Ｓｎバンプと接着性のアンダーフィル（液状硬化性樹脂）とが使用されている。しかし、この３次元チップ積層技術は、チップ厚が小さくなると、チップのＳｉとバンプと接着層との間のＣＴＥ（熱膨張係数）の不整合により局所的な応力が誘発され、信頼性が低下してしまうという問題があった。
　また、近年の３次元半導体デバイスでは、ダイ当たり数千万以上の接続密度が要求されており、この要求に対応するためには、バンプの大きさを直径約１～２μｍまで縮小させる必要がある。しかし、現在の電気メッキによるＣｕ／Ｓｎバンプでは、５μｍ以下のサイズにすることは困難であるという問題があった。
　そこで、このようなＣｕ／Ｓｎバンプの問題を解決する技術として、ウエハとウエハ、あるいはウエハとチップとを接合する際のそれぞれの接合面を、ＣＭＰ（化学的機械研磨）により鏡面化して接合する、いわゆるハイブリッドボンディング（Hybrid Bonding）と呼ばれる接合方法が開発されている（例えば、非特許文献１参照）。
R. Taibi, et al., "Full characterization of Cu/Cu direct bonding for 3D integration", Electronic Components and Technology Conference (ECTC), 2010 Proceedings 60th, 2010, p.219-225
特許第５６９３６３７号公報
　非特許文献１に記載の接合方法では、ウエハやチップの接合面には、電気的な接続を行うＣｕや絶縁体のＳｉが露出しているが、ＣＭＰを行う際、その接合面にディッシング等の凹凸が形成されないよう、接合面の平坦性を精密に制御する必要があり、製造コストが嵩んでしまうという課題があった。また、接合部での電気的な接続を確保するために、接合時に接合面間に粒子等が入り込まないよう厳密に制御する必要があり、やはり製造コストが嵩むという課題があった。これらの制御に係る製造コストを下げると、接合部で電気的な接続が確保できない部分が増えるため、歩留まりが急激に低下してしまうという課題があった。
　本発明は、このような課題に着目してなされたもので、製造コストを抑制可能、かつ歩留まりが高い半導体デバイスおよび半導体デバイスの製造方法を提供することを目的とする。
　上記目的を達成するために、本発明者等は、半導体素子等の電子部品の検査用コネクタ等として使用するために開発された、１０００万個／ｍｍ２以上の密度でマイクロポア貫通孔を有するフィルム状の基材と、そのマイクロポア貫通孔を充填する金属とを有する異方性導電性部材から成る微細構造体（例えば、特許文献１参照）に着目し、本発明に至った。
　すなわち、本発明に係る半導体デバイスは、互いに間隔をあけて配置された第１基体および第２基体と、上記第１基体の上記第２基体に対向する面に設けられた第１電極と、上記第１電極に対向するよう、上記第２基体の上記第１基体に対向する面に設けられた第２電極と、直径がナノサイズの柱状の導体から成り、上記第１電極と上記第２電極との間に互いに間隔を開けて配置され、上記第１電極と上記第２電極とを電気的に接続するよう、両端部がそれぞれ上記第１電極および上記第２電極に接合された複数の接続柱とを、有することを特徴とする。
　本発明に係る半導体デバイスは、柱状の導体から成る複数の接続柱の両端部を、それぞれ第１電極および第２電極に接合することにより、第１電極と第２電極とを電気的に接続することができる。このように、第１基体と第２基体とを面同士で接合しないため、第１基体および第２基体の互いの対向面の平坦性を、面同士で接合する場合ほど精密に制御する必要がない。また、第１基体および第２基体の互いの対向面の間に粒子等が入り込んだとしても、その粒子等から外れた位置の接続柱により、第１電極と第２電極との電気的な接続が確保されるため、面同士で接合する場合ほど粒子等の侵入を厳密に制御する必要もない。このように、本発明に係る半導体デバイスは、制御に係る製造コストを抑制することができる。また、面同士で接合する場合と比較して、電気的な接続を容易に確保することができ、歩留まりを高めることができる。
　本発明に係る半導体デバイスは、第１電極と第２電極とが複数の接続柱で接合されるため、第１電極に対して第２電極の位置が相対的に多少ずれても、電気的な接続を確保することができる。本発明に係る半導体デバイスで、第１基体および第２基体は、それぞれウエハやチップ等から成っており、例えば、第１電極および第２電極として銅製の貫通電極を有するウエハまたはチップから成っている。各接続柱は、第１電極および第２電極に多数が接合されるよう、それぞれ第１基体および第２基体の表面に露出した第１電極および第２電極の表面積よりも充分に小さい断面積を有し、小さい間隔で配置されていることが好ましい。各接続柱は、直径が２００ｎｍ以下であることが好ましく、直径が１００ｎｍ以下であることがさらに好ましい。
　本発明に係る半導体デバイスで、各接続柱は、上記第１電極および上記第２電極と同じ素材から成り、両端部が再結晶化して、それぞれ上記第１電極および上記第２電極と接合していてもよい。また、各接続柱は、上記第１電極および上記第２電極と異なる素材から成り、両端部がそれぞれ上記第１電極および上記第２電極の素材と合金化して、それぞれ上記第１電極および上記第２電極と接合していてもよい。異なる素材からなる場合、例えば、各接続柱は銅から成り、第１電極および第２電極は、アルミニウム電極、または、ニッケル／すず薄膜から成る薄い金属キャップ層を有する銅電極、から成っている。これらの場合、第１電極および第２電極と各接続柱とを一体化することができ、より確実に電気的に接続することができる。各接続柱の両端部を、それぞれ第１電極および第２電極に接触させた後、所定の温度で加熱すること、および／または所定の圧力をかけることにより、各接続柱の両端部を効率良く再結晶化または合金化することができる。各接続柱の直径がナノサイズであるため、それより太いものを使用する場合と比べて、より低い温度および／または圧力で、再結晶化または合金化することができる。
　本発明に係る半導体デバイスは、少なくとも各接続柱の側面を覆うよう設けられた絶縁部材を有することが好ましい。この場合、絶縁部材により各接続柱を絶縁することができ、第１電極が第２電極以外の電極等と電気的に接続したり、第２電極が第１電極以外の電極等と電気的に接続したりするのを防ぐことができる。また、各接続柱の両端部をそれぞれ第１電極および第２電極に接合する際、絶縁部材により各接続柱を支持することができるため、容易に接合することができる。
　本発明に係る半導体デバイスは、互いに間隔をあけて配置された第１基体および第２基体と、上記第１基体の上記第２基体に対向する面に設けられた第１電極と、上記第１電極に対向するよう、上記第２基体の上記第１基体に対向する面に設けられた第２電極と、絶縁体から成るシート状の基材と直径がナノサイズの柱状の導体から成る複数の接続柱とを有し、互いに間隔を開けて平行に配置された各接続柱の間を充たすよう上記基材が配置され、各接続柱の両端部がそれぞれ上記基材の両面から突出するよう設けられた導体フィルムとを有し、上記導体フィルムは、上記第１基体と上記第２基体の間に配置され、上記第１電極と上記第２電極とを電気的に接続するよう、各接続柱のうち上記第１電極と上記第２電極との間に位置する接続柱の両端部がそれぞれ上記第１電極および上記第２電極に接合されていてもよい。
　この導体フィルムを有する場合、第１基体と第２基体との間に導体フィルムを挟むことにより、容易に製造することができる。各接続柱は、導体フィルムの基材の表面に対して垂直に設けられていることが好ましい。導体フィルムは、例えば、特許文献１に記載の微細構造体から成っている。基材は、絶縁体であればよく、例えば、アルミナや有機物などから成っている。
　また、導体フィルムを有する場合、本発明に係る半導体デバイスは、第１充填層を有し、上記第１電極は、上記第１基体の上記第２基体に対向する面から突出して設けられ、上記第１充填層は、上記第１基体の上記第２基体に対向する面のうち上記第１電極以外の部分と、上記導体フィルムとの間を充たすよう設けられていてもよい。この場合、第１基体と導体フィルムとの間の隙間を、第１充填層で塞ぐことができる。また、第２充填層を有し、上記第２電極は、上記第２基体の上記第１基体に対向する面から突出して設けられ、上記第２充填層は、上記第２基体の上記第１基体に対向する面のうち上記第２電極以外の部分と、上記導体フィルムとの間を充たすよう設けられていてもよい。この場合、第２基体と導体フィルムとの間の隙間を、第２充填層で塞ぐことができる。第１充填層および第２充填層は、絶縁体から成ることが好ましい。
　また、導体フィルムを有する場合、第１基体の第１電極以外の部分が、各接続柱の端部により刺入可能な素材から成るとき、第１電極の表面と、第１基体の第２基体に対向する面のうち第１電極以外の部分の表面とが平坦をなしていることが好ましい。この場合、第１電極以外の部分で、各接続柱の端部を第１基体に刺入させた状態で、導体フィルムを配置することができる。また、第１基体の第１電極以外の部分が、各接続柱の端部により刺入できない素材から成るとき、第１電極が、第１基体の第２基体に対向する面から突出して設けられていることが好ましい。この場合、第１電極以外の部分で、各接続柱の端部を第１基体から離した状態で、導体フィルムを配置することができる。第１基体と導体フィルムとの間の隙間を、第１充填層で塞いでもよい。
　また、導体フィルムを有する場合、第２基体の第２電極以外の部分が、各接続柱の端部により刺入可能な素材から成るとき、第２電極の表面と、第２基体の第１基体に対向する面のうち第２電極以外の部分の表面とが平坦をなしていることが好ましい。この場合、第２電極以外の部分で、各接続柱の端部を第２基体に刺入させた状態で、導体フィルムを配置することができる。また、第２基体の第２電極以外の部分が、各接続柱の端部により刺入できない素材から成るとき、第２電極が、第２基体の第１基体に対向する面から突出して設けられていることが好ましい。この場合、第２電極以外の部分で、各接続柱の端部を第２基体から離した状態で、導体フィルムを配置することができる。第２基体と導体フィルムとの間の隙間を、第２充填層で塞いでもよい。
　また、導体フィルムを有する場合、上記導体フィルムは、各接続柱のうち上記第１電極と上記第２電極とを電気的に接続していない接続柱のうちの１つ以上が、上記基材から除去されて形成された空洞を有していてもよい。この場合、第１電極と第２電極とを電気的に接続していない接続柱は、必ずしも必要ではないため、あらかじめ導体フィルムから除去されていても、導体フィルムを第１基体または第２基体の表面に配置後、除去されてもよい。空洞を設けることにより、導体フィルムの絶縁性を高めたり、静電容量を下げたりすることができる。なお、第１電極と第２電極とを電気的に接続していない接続柱を残しておくと、放熱特性が良くなるという効果が得られるため、この効果と空洞にしたときの効果とを考慮して、接続柱を取り除くかどうか決定することができる。接続柱の除去後に形成された空洞は、そのままであっても、絶縁体などの他の物質で充填されてもよい。
　本発明に係る半導体デバイスで、上記第１電極は複数から成り、直径が０．５～５μｍ、ピッチが１～８μｍであり、上記第２電極は複数から成り、直径が０．５～５μｍ、ピッチが１～８μｍであることが好ましい。この場合、ダイ当たり１００万～数千万以上の接続密度を実現することができ、微細化を促進することができる。
　本発明に係る半導体デバイスは、１つの上記第１基体と１つの上記第２基体との間で、互いに電気的に接続された上記第１電極と上記第２電極の組が、１００万乃至５００万個であることが好ましい。この場合、ダイあたりの接続密度が高く、微細化を促進することができる。また、上記第１電極と上記第２電極との接続率が９０％以上であることが好ましい。この場合、信頼性を高めることができる。
　また、本発明に係る半導体デバイスは、互いに間隔をあけて配置された複数の基体と、各基体の互いに対向する面に、互いに対向するよう設けられた複数対の電極と、絶縁体から成るシート状の基材と直径がナノサイズの柱状の導体から成る複数の接続柱とを有し、互いに間隔を開けて平行に配置された各接続柱の間を充たすよう上記基材が配置され、各接続柱の両端部がそれぞれ上記基材の両面から突出するよう設けられた導体フィルムとを有し、上記導体フィルムは、各基体の間に配置され、互いに対向する各電極同士を電気的に接続するよう、各接続柱のうち互いに対向する各電極の間に位置する接続柱の両端部がそれぞれ対応する電極に接合されていてもよい。この場合、基体が２つだけでなく、３つ以上のときでも、互いに対向する各電極同士を、複数の接続柱で電気的に接続することができる。
　導体フィルムを有する場合、導体フィルムは、電気抵抗や静電容量等を考慮すると薄い方がよいため、上記基材の厚みが１００μｍ以下であることが好ましく、さらに７０μｍ乃至２０μｍであることが好ましい。また、導体フィルムを第１基体または第２基体の表面に配置後、導体フィルムの表面を削ることにより、１０μｍ以下、さらに２～３μｍ以下になっていてもよい。
　本発明に係る半導体デバイスの製造方法は、絶縁体から成るシート状の基材と直径がナノサイズの柱状の導体から成る複数の接続柱とを有し、互いに間隔を開けて平行に配置された各接続柱の間を充たすよう上記基材が配置され、各接続柱の両端部がそれぞれ上記基材の両面から突出するよう設けられた導体フィルムで、表面に第１電極を有する第１基体の上記表面を覆い、表面に第２電極を有する第２基体を、上記第２電極が上記第１電極に対向するよう、上記導体フィルムの上に載せ、上記第１電極と上記第２電極とが電気的に接続されるよう、各接続柱のうち上記第１電極と上記第２電極との間に位置する接続柱の両端部をそれぞれ上記第１電極および上記第２電極に接合させることを特徴とする。
　本発明に係る半導体デバイスの製造方法は、導体フィルムを有する本発明に係る半導体デバイスを好適に製造することができる。本発明に係る半導体デバイスの製造方法は、第１基体と第２基体とを面同士で接合しないため、第１基体および第２基体の互いの対向面の平坦性を、面同士で接合する場合ほど精密に制御する必要がない。また、第１基体および第２基体の互いの対向面の間に粒子等が入り込んだとしても、その粒子等から外れた位置の接続柱により、第１電極と第２電極との電気的な接続が確保されるため、面同士で接合する場合ほど粒子等の侵入を厳密に制御する必要もない。このように、本発明に係る半導体デバイスの製造方法は、制御に係る製造コストを抑制することができる。また、面同士で接合する場合と比較して、電気的な接続を容易に確保することができ、歩留まりを高めることができる。
　本発明に係る半導体デバイスの製造方法は、第１電極と第２電極とを複数の接続柱で接合するため、第１電極に対して第２電極の位置が相対的に多少ずれても、電気的な接続を確保することができる。
　本発明に係る半導体デバイスの製造方法は、上記第１電極を、上記第１基体の上記表面のうち上記第１電極以外の部分から突出するよう設け、上記第１基体の上記表面のうち上記第１電極以外の部分に、上記第１電極の突出高さと同じ厚みを有する第１充填層を設けた後、上記導体フィルムで、上記第１電極と上記第１充填層とを覆ってもよい。また、上記第２電極を、上記第２基体の上記表面のうち上記第２電極以外の部分から突出するよう設け、上記第２基体の上記表面のうち上記第２電極以外の部分に、上記第２電極の突出高さと同じ厚みを有する第２充填層を設けた後、上記導体フィルムで上記第２電極と上記第２充填層とを覆うよう、上記第２充填層が設けられた上記第２基体を上記導体フィルムの上に載せてもよい。これらの場合、第１充填層により、第１基体と導体フィルムとの間に、第２充填層により、第２基体と導体フィルムとの間に隙間ができるのを防ぐことができる。
　本発明に係る半導体デバイスの製造方法は、所定の温度で加熱すること、および／または所定の圧力をかけることにより、各接続柱の両端部をそれぞれ上記第１電極および上記第２電極に接合させることが好ましい。この場合、各接続柱が第１電極および第２電極と同じ素材から成るときには、各接続柱の両端部を再結晶化することができ、各接続柱が第１電極および第２電極と異なる素材から成るときには、各接続柱の両端部をそれぞれ第１電極および第２電極の素材と合金化することができる。これにより、第１電極および第２電極と各接続柱とを一体化することができ、より確実に電気的に接続することができる。また、各接続柱の直径がナノサイズであるため、それより太いものを使用する場合と比べて、より低い温度および／または圧力で、再結晶化または合金化することができる。
　本発明に係る半導体デバイスの製造方法は、上記導体フィルムで上記第１基体の上記表面を覆った後、各接続柱のうち上記第１電極に接合しない位置の接続柱のうちの１つ以上を、上記基材から除去してもよい。この場合、第１電極に接合しない位置の接続柱は、必ずしも必要ではないため、除去されてもよく、これにより導体フィルムの絶縁性を高めたり、静電容量を下げたりすることができる。除去後に形成された空洞を、絶縁体などの他の物質で充填してもよい。
　本発明に係る半導体デバイスの製造方法は、上記導体フィルムで上記第１基体の上記表面を覆った後、上記第１基体とは反対側の上記導体フィルムの表面を削って上記導体フィルムを薄くしてもよい。この場合、各接続柱による電気抵抗や静電容量を下げることができる。
　本発明によれば、製造コストを抑制可能、かつ歩留まりが高い半導体デバイスおよび半導体デバイスの製造方法を提供することができる。
本発明の実施の形態の半導体デバイスを示す断面図である。 本発明の実施の形態の半導体デバイスの、導体フィルムの基材とＩＭＤ層との間に空間ができる場合の（ａ）導体フィルムと第１基体との結合状態を示す断面図、（ｂ）導体フィルムと第１基体との結合部付近の拡大断面を示す走査型電子顕微鏡（ＳＥＭ）写真である（（ａ）とは上下が反転している）。 本発明の実施の形態の半導体デバイスの、導体フィルムの基材とＩＭＤ層との間に充填層を設けた場合の、導体フィルムと第１基体との結合状態を示す断面図である。 本発明の実施の形態の半導体デバイスの製造方法を示す断面図である。 本発明の実施の形態の半導体デバイスの、導体フィルム中に空洞を有する変形例を示す断面図である。 本発明の実施の形態の半導体デバイスの（ａ）導体フィルムを薄く削った変形例、（ｂ）さらに導体フィルム中に空洞を有する変形例を示す断面図である。 本発明の実施の形態の半導体デバイスの（ａ）ウエハ上にチップを２つ積層した３層の変形例、（ｂ）ウエハを３つ積層した３層の変形例を示す断面図である。 本発明の実施の形態の半導体デバイスの、２層構造と３層構造とを組合せたときの（ａ）Ｓｉ貫通電極を用いた変形例、（ｂ）再分配線を用いた変形例を示す断面図である。 本発明の実施の形態の半導体デバイスの（ａ）断面（ｂ）ＴＥＧモジュールと導体フィルムとの結合部の拡大断面、（ｃ）導体フィルムとインターポーザウエハとの結合部の拡大断面を示す走査型電子顕微鏡（ＳＥＭ）写真である。 本発明の実施の形態の半導体デバイスの（ａ）ＴＥＧモジュールと導体フィルムとの結合部の断面、（ｂ）その結合部の拡大断面を示す透過型電子顕微鏡（ＴＥＭ）写真である。
　以下、図面に基づいて、本発明の実施の形態について説明する。
　図１乃至図１０は、本発明の実施の形態の半導体デバイスおよび半導体デバイスの製造方法を示している。
　図１に示すように、半導体デバイス１０は、第１基体１１と第２基体１２と導体フィルム１３とを有している。
　第１基体１１および第２基体１２は、ウエハまたはチップから成り、それぞれＳｉから成る基部２１ａ，２２ａと、基部２１ａ，２２ａの表面に設けられた、ＳｉＯ２等の絶縁体から成るＩＭＤ（Inter-Metal Dielectric；金属間絶縁）層２１ｂ，２２ｂと、銅（Ｃｕ）製で複数の第１電極２１ｃおよび第２電極２２ｃとを有している。各第１電極２１ｃは、第１基体１１のＩＭＤ層２１ｂの内部から表面に露出するよう設けられている。各第１電極２１ｃは、ＩＭＤ層２１ｂの内部で銅線（Cu Wire）２１ｄにより互いに接続されている。各第２電極２２ｃは、第２基体１２のＩＭＤ層２２ｂの内部から表面に露出するよう設けられている。各第２電極２２ｃは、ＩＭＤ層２２ｂの内部で銅線（Cu Wire）２２ｄにより互いに接続されている。第１基体１１および第２基体１２は、表面に露出した第１電極２１ｃと第２電極２２ｃとが対向するよう、互いに間隔をあけて配置されている。
　なお、第１基体１１および第２基体１２は、基部２１ａ，２２ａの上にＭＯＳ－ＦＥＴ（Metal-Oxide-Semiconductor - Field-Effect Transistor）等の素子を配置し、その上にＩＬＤ（Inter Level Dielectric；層間絶縁膜）および１層～多層の金属薄膜（1st-level ～ Multi-level metallization）を形成して、それぞれＩＭＤ層２１ｂ，２２ｂおよび第１電極２１ｃ、第２電極２２ｃを構成していてもよい。金属薄膜は、ＭＯＳ－ＦＥＴ等の素子の電極に、電気的に接続している。
　導体フィルム１３は、絶縁体から成るシート状の基材２３と、直径がナノサイズの柱状の導体から成る複数の接続柱２４とを有している。基材２３は、陽極酸化皮膜が形成されたアルミニウム（ＡＡＯ；Anodic Aluminum Oxide）から成り、各接続柱２４は銅（Ｃｕ）から成っている。導体フィルム１３は、基材２３の厚みを貫通して、互いに間隔を開けて平行に各接続柱２４が設けられており、各接続柱２４の間を充たすよう基材２３が配置されている。導体フィルム１３は、基材２３の表面に対して各接続柱２４が垂直を成し、各接続柱２４の両端部がそれぞれ基材２３の両面から突出するよう設けられている。
　なお、図１に示す具体的な一例では、各第１電極２１ｃおよび各第２電極２２ｃは、露出面の直径が１μｍ以下、ピッチが２μｍ以下である。また、基材２３は、厚みが２０μｍ以下である。各接続柱２４は、第１電極２１ｃおよび第２電極２２ｃに多数が接合されるよう、直径が６０ｎｍ、ピッチが１００ｎｍである。また、各接続柱２４は、基材２３の表面からの両端部の突出量が、最大約１μｍである。
　導体フィルム１３は、第１基体１１と第２基体１２の間に配置され、第１電極２１ｃと第２電極２２ｃとを電気的に接続するよう、各接続柱２４のうち第１電極２１ｃと第２電極２２ｃとの間に位置する接続柱２４の両端部が、それぞれ第１電極２１ｃおよび第２電極２２ｃに接合されている。図１に示す具体的な一例では、銅製の各接続柱２４の両端部を、それぞれ銅製の第１電極２１ｃおよび第２電極２２ｃに接触させた後、３００℃前後に加熱することにより、各接続柱２４の両端部が再結晶化して、それぞれ第１電極２１ｃおよび第２電極２２ｃと接合している。なお、各接続柱２４と第１電極２１ｃおよび第２電極２２ｃとが異なる素材から成る場合には、各接続柱２４の両端部がそれぞれ第１電極２１ｃおよび第２電極２２ｃの素材と合金化して、それぞれ第１電極２１ｃおよび第２電極２２ｃと接合する。
　例えば、各接続柱２４が銅から成り、第１電極２１ｃおよび第２電極２２ｃがアルミニウムから成る場合には、ＡｌＣｕ合金になって接合する。また、各接続柱２４が銅から成り、第１電極２１ｃおよび第２電極２２ｃがニッケル／すず薄膜から成る薄い金属キャップ層を有する銅電極である場合には、ＣｕＳｎ合金になって接合する。また、各接続柱２４が銅から成り、第１電極２１ｃおよび第２電極２２ｃがニッケル／すず薄膜から成る薄い金属キャップ層を有するアルミニウム電極である場合にも、ＣｕＳｎ合金になって接合する。このように、第１電極２１ｃおよび第２電極２２ｃが、各接続柱２４とは異なる素材から成る薄い金属キャップ層を有する電極である場合には、各接続柱２４の素材と金属キャップ層の素材との合金になって接合する。
　なお、半導体デバイス１０は、ＩＭＤ層２１ｂおよびＩＭＤ層２２ｂが、各接続柱２４の端部により刺入可能な素材から成っているとき、第１電極２１ｃの表面とＩＭＤ層２１ｂの表面、および、第２電極２２ｃの表面とＩＭＤ層２２ｂの表面とが平坦をなしていることが好ましい。この場合、各接続柱２４の両端部を、それぞれＩＭＤ層２１ｂおよびＩＭＤ層２２ｂに刺入させた状態で、導体フィルム１３を配置することができる。これにより、導体フィルム１３と第１基体１１および第２基体１２との結合強度を高めることができる。
　また、ＩＭＤ層２１ｂおよびＩＭＤ層２２ｂが各接続柱２４の端部により刺入できない素材から成っているとき、図２（ａ）および（ｂ）に示すように、第１電極２１ｃが第１基体１１のＩＭＤ層２１ｂの表面から突出し、第２電極２２ｃが第２基体１２のＩＭＤ層２２ｂの表面から突出して設けられていることが好ましい。この場合、各接続柱２４の両端部２４ａを、それぞれＩＭＤ層２１ｂおよびＩＭＤ層２２ｂから離した状態で、導体フィルム１３を配置することができる。しかし、この場合、導体フィルム１３の基材２３と各ＩＭＤ層２１ｂ，２２ｂとの間に空間ができるため、導体フィルム１３と第１基体１１および第２基体１２との結合強度が弱くなってしまう。
　そこで、その結合強度を高めるために、図３に示すように、導体フィルム１３の基材２３と各ＩＭＤ層２１ｂ，２２ｂの表面との間を充たすよう充填層２５を設け、各ＩＭＤ層２１ｂ，２２ｂに対向する各接続柱２４の端部２４ａが充填層２５に挿入されていることが好ましい。充填層２５は、絶縁体から成ることが好ましい。また、充填層２５は、導体フィルム１３をそれぞれ第１基体１１および第２基体１２の表面に取り付ける前にあらかじめ設けられていてもよく、導体フィルム１３をそれぞれ第１基体１１および第２基体１２の表面に取り付け後、空間を充填するよう設けられてもよい。充填層２５は、あらかじめ設けておく場合には、各接続柱２４を刺入可能な硬さを有する素材から成ることが好ましい。なお、図２および図３には、導体フィルム１３と第１基体１１との結合状態を示している。
　次に、作用について説明する。
　半導体デバイス１０は、柱状の導体から成る複数の接続柱２４の両端部２４ａを、それぞれ第１電極２１ｃおよび第２電極２２ｃに接合することにより、第１電極２１ｃと第２電極２２ｃとを電気的に接続することができる。半導体デバイス１０は、第１基体１１と第２基体１２とを面同士で接合しないため、第１基体１１および第２基体１２の互いの対向面の平坦性を、面同士で接合する場合ほど精密に制御する必要がない。また、第１基体１１および第２基体１２の互いの対向面の間に粒子等が入り込んだとしても、その粒子等から外れた位置の接続柱２４により、第１電極２１ｃと第２電極２２ｃとの電気的な接続が確保されるため、面同士で接合する場合ほど粒子等の侵入を厳密に制御する必要もない。このように、半導体デバイス１０は、制御に関するコストを抑制することができる。また、面同士で接合する場合と比較して、電気的な接続を容易に確保することができ、歩留まりを高めることができる。
　半導体デバイス１０は、第１電極２１ｃと第２電極２２ｃとが複数の接続柱２４で接合されるため、第１電極２１ｃに対して第２電極２２ｃの位置が相対的に多少ずれても、電気的な接続を確保することができる。また、半導体デバイス１０は、第１電極２１ｃおよび第２電極２２ｃと各接続柱２４とを、再結晶化または合金化により一体化することができるため、より確実に電気的に接続することができる。各接続柱の直径がナノサイズであるため、それより太いものを使用する場合と比べて、より低い温度や圧力で、再結晶化または合金化することができる。
　また、半導体デバイス１０は、第１電極２１ｃおよび第２電極２２ｃの表面に残留物や薄い酸化物層が残っている場合であっても、導体フィルム１３の各接続柱２４の両端部２４ａを、比較的低い接合圧力で第１電極２１ｃおよび第２電極２２ｃに接触させて、接合することができる。このため、電気的な接続を容易に確保することができる。
　半導体デバイス１０は、各接続柱２４の側面を、絶縁体のＡＡＯから成る基材２３で覆っているため、各接続柱２４を横方向で絶縁することができる。このため、第１電極２１ｃが第２電極２２ｃ以外の電極等と電気的に接続したり、第２電極２２ｃが第１電極２１ｃ以外の電極等と電気的に接続したりするのを防ぐことができる。また、各接続柱２４が基材２３により支持されているため、各接続柱２４の両端部２４ａをそれぞれ第１電極２１ｃおよび第２電極２２ｃに容易に接合することができる。また、導体フィルム１３は、基材２３がＡＡＯから成るため、従来の有機膜や接着剤に比べて、熱伝導性に優れるとともに、機械的ストレスを小さくすることができる。
　半導体デバイス１０は、本発明の実施の形態の半導体デバイスの製造方法により製造することができる。本発明の実施の形態の半導体デバイスの製造方法では、まず、図４（ａ）に示すように、銅電極（例えば、第１電極２１ｃ）とＩＭＤ層（例えば、ＩＭＤ層２１ｂ）とを有するウエハ（例えば、第１基体１１）の表面を、ＣＭＰ（化学的機械研磨）および後洗浄により、平坦化する。次に、図４（ｂ）に示すように、銅電極をＩＭＤ層の表面からわずかに突出させる場合には、ダメージフリープラズマエッチバック（damage-free plasma etch-back）により、ＩＭＤ層を少し窪ませる。その深さは、例えば約３００ｎｍである。
　次に、キャップ層２６を形成する場合には、図４（ｄ）に示すように、無電解めっき法（electro-less plating）により、銅電極の表面上に、例えばニッケル／すず（１００ｎｍ／２００ｎｍ）薄膜から成る薄いキャップ層２６を形成する。なお、すず（Ｓｎ）は、ＣＭＰプロセスによって導入された銅電極の高さや表面凹凸のばらつきを補償するために、バッファ層として使用され、ニッケル（Ｎｉ）は、Ｃｕ層とＳｎ層との間のバリア層として使用される。
　次に、図４（ｅ）および図４（ｆ）に示すように、図４（ｃ）の銅電極が露出したウエハの表面または、図４（ｄ）の銅電極の表面にキャップ層２６を有するウエハの表面を、導体フィルム１３で覆い、その上に、チップまたは他のウエハを載せる。このとき、導体フィルム１３の下のウエハの銅電極と、導体フィルム１３の上に載せるチップまたはウエハ（例えば、第２基体１２）の銅電極（例えば、第２電極２２ｃ）とが互いに対向するよう配置する。その後、３００℃前後に加熱して、各接続柱２４の両端部２４ａを再結晶化、または合金化させ、それぞれ各チップまたはウエハの銅電極に接合させる。なお、図４（ｅ）に示すチップを載せる場合には、チップからはみ出した導体フィルム１３を取り除く。また、図４（ｅ）および図４（ｆ）のいずれの場合でも、必要に応じて、導体フィルム１３の基材２３の表面と、チップまたはウエハのＩＭＤ層の表面との間に充填層２５を形成する。このように、導体フィルム１３を使用することにより、半導体デバイス１０を容易に製造することができる。
　なお、図５に示すように、半導体デバイス１０で、導体フィルム１３は、各接続柱２４のうち第１電極２１ｃと第２電極２２ｃとを電気的に接続していない接続柱２４のうちの１つ以上が、基材２３から除去されて形成された空洞３１を有していてもよい。この場合、図４（ｅ）および図４（ｆ）で、導体フィルム１３で第１基体１１（ウエハ）の表面を覆った後、導体フィルム１３の上に第２基体１２（チップまたはウエハ）を載せる前に、各接続柱２４のうち第１電極２１ｃ（銅電極）に接合しない位置の接続柱２４のうちの１つ以上を、基材２３から除去することにより、空洞３１を形成することができる。また、あらかじめ導体フィルム１３から接続柱２４を除去し、空洞３１を形成していてもよい。
　図５に示す場合、空洞３１を設けることにより、導体フィルム１３の絶縁性を高めたり、静電容量を下げたりすることができる。なお、第１電極２１ｃと第２電極２２ｃとを電気的に接続していない接続柱２４を残しておくと、放熱特性が良くなるという効果が得られるため、この効果と空洞３１にしたときの効果とを考慮して、接続柱２４を取り除くかどうか決定することができる。接続柱２４の除去後に形成された空洞３１は、そのままであっても、絶縁体などの他の物質で充填されてもよい。
　また、図６（ａ）に示すように、半導体デバイス１０は、図４（ｅ）および図４（ｆ）で、導体フィルム１３で第１基体１１（ウエハ）の表面を覆った後、導体フィルム１３の上に第２基体１２（チップまたはウエハ）を載せる前に、導体フィルム１３の表面をＣＭＰ等により削ることにより、導体フィルム１３を薄くしてもよい。この場合、導体フィルム１３の基材２３の厚みを、２～３μｍ以下にまで薄くすることができる。また、導体フィルム１３を薄くすることにより、各接続柱２４による電気抵抗や静電容量を下げることができる。なお、図６（ｂ）に示すように、導体フィルム１３を薄くした後、図５と同様に、各接続柱２４のうち第１電極２１ｃに接合しない位置の接続柱２４のうちの１つ以上を、基材２３から除去することにより、空洞３１を形成してもよい。
　また、図７（ａ）および（ｂ）に示すように、半導体デバイス１０は、チップまたはウエハが３層から成る構成を有していてもよい。この場合、例えば、以下のようにして製造することができる。まず、図４（ｅ）および図４（ｆ）で、導体フィルム１３（１３ａ）の上に載せられた第２基体１２（チップまたはウエハ）が、導体フィルム１３（１３ａ）とは反対側の表面に第３電極２２ｅを有し、その第３電極２２ｅが露出した第２基体１２の表面を、別の導体フィルム１３ｂで覆い、その上に、さらに第３基体３３を載せる。このとき、導体フィルム１３ｂの下の第２基体１２の第３電極２２ｅと、導体フィルム１３ｂの上に載せる第３基体３３の第４電極３３ａとが互いに対向するよう配置する。その後、３００℃前後に加熱して、各導体フィルム１３ａ、１３ｂの各接続柱２４の両端部２４ａを再結晶化させ、それぞれ第３電極２２ｅおよび第４電極３３ａに接合させる。
　このように、チップまたはウエハから成る複数の基体の間に、互いに対向する各電極同士を複数の接続柱２４で電気的に接続するよう、導体フィルム１３を配置することにより、基体が２つだけでなく、３つ以上の多層の半導体デバイス１０をも製造することができる。
　また、２層構造と３層構造とを組合せた半導体デバイス１０を構成することもできる。例えば、図８（ａ）に示すように、第１基体１１の上に載せた導体フィルム１３ａの一部を凹状に削り、その中に第２基体１２を配置し、第２基体１２および導体フィルム１３ａの上に、複数のバンプ（Metal microbump）４１ａが配置された絶縁膜（Insulating film）４１を設け、絶縁膜４１の上の、第２基体１２の上方に、別の導体フィルム１３ｂを介して第３基体３３を設け、さらに絶縁膜４１の上の、第２基体１２からずれた位置に、別の導体フィルム１３ｃを介して第４基体３４を設けてもよい。この図８（ａ）の場合、第２基体１２の第３基体３３の側の表面には、Ｓｉ貫通電極（TSV）４２が露出し、第３電極２２ｅを構成している。また、各バンプ４１ａは、それぞれ第２基体１２の第３電極２２ｅと第３基体３３の第４電極３３ａ、および、第１基体１１の第１電極２１ｃと第４基体３４の第５電極３４ａとを電気的に接続するよう設けられている。また、第２基体１２の側面と、導体フィルム１３ａの凹状部の側面との間には、電気的に接続されないよう、絶縁体（Insulator）４３が挟まれている。
　図８（ａ）に記載の一例では、第１基体１１のＭＯＳ－ＦＥＴからの電流が、第１電極２１ｃから導体フィルム１３ａの接続柱２４、第２電極２２ｃを通って第２基体１２のＭＯＳ－ＦＥＴに流れている（図８（ａ）中のＡの矢印）。また、第１基体１１のＭＯＳ－ＦＥＴからの電流が、第１電極２１ｃから導体フィルム１３ａの接続柱２４、バンプ４１ａ、導体フィルム１３ｃの接続柱２４、第５電極３４ａを通って第４基体３４のＭＯＳ－ＦＥＴに流れている（図８（ａ）中のＢの矢印）。また、第２基体１２のＭＯＳ－ＦＥＴからの電流が、Ｓｉ貫通電極４２から第３電極２２ｅ、導体フィルム１３ｂの接続柱２４、第４電極３３ａを通って第３基体３３のＭＯＳ－ＦＥＴに流れている（図８（ａ）中のＣの矢印）。
　なお、図８（ｂ）に示すように、Ｓｉ貫通電極４２を使用せず、第１基体１１の表面および絶縁膜４１の、第２基体１２の境界付近に、それぞれ再分配線（Metal redistribution line）４４ａ，４４ｂを設けてもよい。この場合、第２基体１２のＭＯＳ－ＦＥＴからの電流が、導体フィルム１３ａの接続柱２４から第１基体１１の再分配線４４ａを通り、再度、導体フィルム１３ａの別の接続柱２４から絶縁膜４１の再分配線４４ｂ、導体フィルム１３ｂの接続柱２４、第４電極３３ａを通って第３基体３３のＭＯＳ－ＦＥＴに流れる（図８（ｂ）中のＣの矢印）。このように、図８（ｂ）に記載の一例では、図８（ａ）中のＣの矢印ではなく、図８（ｂ）中のＣの矢印に沿って、図８（ａ）と同様に電流を流すことができる。
　図４に従って製造された半導体デバイス１０の、走査型電子顕微鏡（ＳＥＭ）写真を図９に、透過型電子顕微鏡（ＴＥＭ）写真を図１０に示す。なお、この半導体デバイス１０は、第１基体１１としてのインターポーザウエハ（interposer wafer）上に、導体フィルム１３を介して、第２基体１２としてＴＥＧ（Test Element Group）モジュールを載せたものである。インターポーザウエハは、直径が３００ｍｍである。ＴＥＧモジュールは、７ｍｍ×２３ｍｍで、直径３００ｍｍのＴＥＧウエハから切り出されたものである。インターポーザウエハおよびＴＥＧウエハは、超高密度の銅電極とプラズマＴＥＯＳ（Tetraethyl orthosilicate）によるＩＭＤ層とを有しており、３００ｍｍウエハ対応の３Ｄ－ＬＳＩ（Large Scale Integration）の製造ラインにより作製された。銅電極の大きさおよびピッチは、それぞれ３μｍおよび６μｍである。ＴＥＧダイあたりの電極密度は、４３０万（４，３０９，２００）である。
　図９に示すように、ＴＥＧモジュールおよびインターポーザウエハの銅電極と対向する接続柱２４の端部２４ａが、銅電極に接合しているのが確認できる。また、図１０に示すように、接続柱２４の端部２４ａが、約５００ｎｍの深さで銅電極の内部で再結晶化しているのが確認できる。なお、導体フィルム１３は、厚さ８０μｍのものを使用している。なお、図１０（ｂ）は、図９（ｂ）の結合部付近をさらに拡大したものである。
　また、製造された半導体デバイス１０のＴＥＧモジュールの電極を数珠つなぎにして電流－電圧特性を測定したところ、４，３０９，２００個の電極の内、３，８９８，０００個の電極が接続されていることが確認された。これは、９０％以上の接続率である。
　１０　半導体デバイス
　１１　第１基体
　　２１ａ　基部
　　２１ｂ　ＩＭＤ層
　　２１ｃ　第１電極
　　２１ｄ　銅線
　１２　第２基体
　　２２ａ　基部
　　２２ｂ　ＩＭＤ層
　　２２ｃ　第２電極
　　２２ｄ　銅線
　　２２ｅ　第３電極
　１３　導体フィルム
　　２３　基材
　　２４　接続柱
　　　２４ａ　端部
　２５　充填層
　２６　キャップ層
　３１　空洞
　３３　第３基体
　　３３ａ　第４電極
　３４　第４基体
　　３４ａ　第５電極
　４１　絶縁膜
　　４１ａ　バンプ
　４２　Ｓｉ貫通電極
　４３　絶縁体
　４４ａ，４４ｂ　再分配線
 

Claims (18)

  1. 　互いに間隔をあけて配置された第１基体および第２基体と、
    　前記第１基体の前記第２基体に対向する面に設けられた第１電極と、
    　前記第１電極に対向するよう、前記第２基体の前記第１基体に対向する面に設けられた第２電極と、
    　直径がナノサイズの柱状の導体から成り、前記第１電極と前記第２電極との間に互いに間隔を開けて配置され、前記第１電極と前記第２電極とを電気的に接続するよう、両端部がそれぞれ前記第１電極および前記第２電極に接合された複数の接続柱とを、
    　有することを特徴とする半導体デバイス。
  2. 　少なくとも各接続柱の側面を覆うよう設けられた絶縁部材を有することを特徴とする請求項１記載の半導体デバイス。
  3. 　互いに間隔をあけて配置された第１基体および第２基体と、
    　前記第１基体の前記第２基体に対向する面に設けられた第１電極と、
    　前記第１電極に対向するよう、前記第２基体の前記第１基体に対向する面に設けられた第２電極と、
    　絶縁体から成るシート状の基材と直径がナノサイズの柱状の導体から成る複数の接続柱とを有し、互いに間隔を開けて平行に配置された各接続柱の間を充たすよう前記基材が配置され、各接続柱の両端部がそれぞれ前記基材の両面から突出するよう設けられた導体フィルムとを有し、
    　前記導体フィルムは、前記第１基体と前記第２基体の間に配置され、前記第１電極と前記第２電極とを電気的に接続するよう、各接続柱のうち前記第１電極と前記第２電極との間に位置する接続柱の両端部がそれぞれ前記第１電極および前記第２電極に接合されていることを
    　特徴とする半導体デバイス。
  4. 　第１充填層を有し、
    　前記第１電極は、前記第１基体の前記第２基体に対向する面から突出して設けられ、
    　前記第１充填層は、前記第１基体の前記第２基体に対向する面のうち前記第１電極以外の部分と、前記導体フィルムとの間を充たすよう設けられていることを
    　特徴とする請求項３記載の半導体デバイス。
  5. 　第２充填層を有し、
    　前記第２電極は、前記第２基体の前記第１基体に対向する面から突出して設けられ、
    　前記第２充填層は、前記第２基体の前記第１基体に対向する面のうち前記第２電極以外の部分と、前記導体フィルムとの間を充たすよう設けられていることを
    　特徴とする請求項３または４記載の半導体デバイス。
  6. 　前記導体フィルムは、各接続柱のうち前記第１電極と前記第２電極とを電気的に接続していない接続柱のうちの１つ以上が、前記基材から除去されて形成された空洞を有していることを特徴とする請求項３乃至５のいずれか１項に記載の半導体デバイス。
  7. 　前記導体フィルムは、前記基材の厚みが１００μｍ以下であることを特徴とする請求項３乃至６のいずれか１項に記載の半導体デバイス。
  8. 　各接続柱は、前記第１電極および前記第２電極と同じ素材から成り、両端部が再結晶化して、それぞれ前記第１電極および前記第２電極と接合していることを特徴とする請求項１乃至７のいずれか１項に記載の半導体デバイス。
  9. 　各接続柱は、前記第１電極および前記第２電極と異なる素材から成り、両端部がそれぞれ前記第１電極および前記第２電極の素材と合金化して、それぞれ前記第１電極および前記第２電極と接合していることを特徴とする請求項１乃至７のいずれか１項に記載の半導体デバイス。
  10. 　前記第１電極および前記第２電極は、アルミニウム電極、または、ニッケル／すず薄膜から成る薄い金属キャップ層を有する銅電極、から成ることを
    　特徴とする請求項９記載の半導体デバイス。
  11. 　互いに間隔をあけて配置された複数の基体と、
    　各基体の互いに対向する面に、互いに対向するよう設けられた複数対の電極と、
    　絶縁体から成るシート状の基材と直径がナノサイズの柱状の導体から成る複数の接続柱とを有し、互いに間隔を開けて平行に配置された各接続柱の間を充たすよう前記基材が配置され、各接続柱の両端部がそれぞれ前記基材の両面から突出するよう設けられた導体フィルムとを有し、
    　前記導体フィルムは、各基体の間に配置され、互いに対向する各電極同士を電気的に接続するよう、各接続柱のうち互いに対向する各電極の間に位置する接続柱の両端部がそれぞれ対応する電極に接合されていることを
    　特徴とする半導体デバイス。
  12. 　各接続柱は、直径が２００ｎｍ以下であることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体デバイス。
  13. 　絶縁体から成るシート状の基材と直径がナノサイズの柱状の導体から成る複数の接続柱とを有し、互いに間隔を開けて平行に配置された各接続柱の間を充たすよう前記基材が配置され、各接続柱の両端部がそれぞれ前記基材の両面から突出するよう設けられた導体フィルムで、表面に第１電極を有する第１基体の前記表面を覆い、
    　表面に第２電極を有する第２基体を、前記第２電極が前記第１電極に対向するよう、前記導体フィルムの上に載せ、
    　前記第１電極と前記第２電極とが電気的に接続されるよう、各接続柱のうち前記第１電極と前記第２電極との間に位置する接続柱の両端部をそれぞれ前記第１電極および前記第２電極に接合させることを
    　特徴とする半導体デバイスの製造方法。
  14. 　前記第１電極を、前記第１基体の前記表面のうち前記第１電極以外の部分から突出するよう設け、
    　前記第１基体の前記表面のうち前記第１電極以外の部分に、前記第１電極の突出高さと同じ厚みを有する第１充填層を設けた後、
    　前記導体フィルムで、前記第１電極と前記第１充填層とを覆うことを
    　特徴とする請求項１３記載の半導体デバイスの製造方法。
  15. 　前記第２電極を、前記第２基体の前記表面のうち前記第２電極以外の部分から突出するよう設け、
    　前記第２基体の前記表面のうち前記第２電極以外の部分に、前記第２電極の突出高さと同じ厚みを有する第２充填層を設けた後、
    　前記導体フィルムで前記第２電極と前記第２充填層とを覆うよう、前記第２充填層が設けられた前記第２基体を前記導体フィルムの上に載せることを
    　特徴とする請求項１３または１４記載の半導体デバイスの製造方法。
  16. 　所定の温度で加熱すること、および／または所定の圧力をかけることにより、各接続柱の両端部をそれぞれ前記第１電極および前記第２電極に接合させることを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体デバイスの製造方法。
  17. 　前記導体フィルムで前記第１基体の前記表面を覆った後、各接続柱のうち前記第１電極に接合しない位置の接続柱のうちの１つ以上を、前記基材から除去することを特徴とする請求項１３乃至１６のいずれか１項に記載の半導体デバイスの製造方法。
  18. 　前記導体フィルムで前記第１基体の前記表面を覆った後、前記第１基体とは反対側の前記導体フィルムの表面を削って前記導体フィルムを薄くすることを特徴とする請求項１３乃至１７のいずれか１項に記載の半導体デバイスの製造方法。
     
     
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021033466A1 (ja) * 2019-08-16 2021-02-25
US20220165619A1 (en) * 2019-08-16 2022-05-26 Fujifilm Corporation Method for manufacturing structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62237739A (ja) * 1986-04-08 1987-10-17 Mitsubishi Electric Corp 集積回路装置
JP2000286293A (ja) * 1999-03-29 2000-10-13 Nitto Denko Corp 半導体装置および半導体素子実装用回路基板
JP2002151549A (ja) * 2000-11-09 2002-05-24 Nitto Denko Corp 異方導電性フィルム
JP2009164095A (ja) * 2007-12-10 2009-07-23 Fujifilm Corp 異方導電性接合パッケージ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62237739A (ja) * 1986-04-08 1987-10-17 Mitsubishi Electric Corp 集積回路装置
JP2000286293A (ja) * 1999-03-29 2000-10-13 Nitto Denko Corp 半導体装置および半導体素子実装用回路基板
JP2002151549A (ja) * 2000-11-09 2002-05-24 Nitto Denko Corp 異方導電性フィルム
JP2009164095A (ja) * 2007-12-10 2009-07-23 Fujifilm Corp 異方導電性接合パッケージ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021033466A1 (ja) * 2019-08-16 2021-02-25
WO2021033466A1 (ja) * 2019-08-16 2021-02-25 富士フイルム株式会社 構造体の製造方法および接合体の製造方法
US20220165619A1 (en) * 2019-08-16 2022-05-26 Fujifilm Corporation Method for manufacturing structure
JP7305770B2 (ja) 2019-08-16 2023-07-10 富士フイルム株式会社 構造体の製造方法および接合体の製造方法
US12002713B2 (en) * 2019-08-16 2024-06-04 Fujifilm Corporation Method for manufacturing structure

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