JP2016021497A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2016021497A
JP2016021497A JP2014144695A JP2014144695A JP2016021497A JP 2016021497 A JP2016021497 A JP 2016021497A JP 2014144695 A JP2014144695 A JP 2014144695A JP 2014144695 A JP2014144695 A JP 2014144695A JP 2016021497 A JP2016021497 A JP 2016021497A
Authority
JP
Japan
Prior art keywords
insulating film
connection electrode
substrate
wiring
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014144695A
Other languages
English (en)
Inventor
秀幸 新井
Hideyuki Arai
秀幸 新井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Priority to JP2014144695A priority Critical patent/JP2016021497A/ja
Publication of JP2016021497A publication Critical patent/JP2016021497A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/08111—Disposition the bonding area being disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body

Abstract

【課題】２つの基板が貼りあわされた半導体装置において、最表面金属層同士の接合部において金属表面の平坦性を向上させると共に接合面積を増大し、接触抵抗を低減して金属層同士の接合信頼性を向上させる。
【解決手段】第１の基板は、その上に形成された絶縁膜と、この絶縁膜中に形成された配線と、上面が絶縁膜の上面に露出し、下面が配線と接続する接続電極と、この接続電極の上面上に形成された接続用金属とを有する。この接続用金属は接続電極の上面に形成された窪み内に配置され、絶縁膜の上面、接続電極の上面および第１の接続用金属の上面は平坦化されている。第２の基板もまた第１の基板と同様の構成を有する。第１の基板と第２の基板とは、接続用金属が互いに対向し、絶縁膜とが互いに対向するように接合されている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、直接接合法によって互いに接合され、積層された半導体装置およびその製造方法に関する。
電子機器の急速な高機能化に伴い、半導体装置には、より多くの機能が要求されている。半導体装置の多機能化を実現する手段として３Ｄ積層チップ技術の重要性が増している。３Ｄ積層チップはメモリ、ロジックやセンサーなどの異なる機能を持った複数のチップが電気的に高密度に接続され、あたかも複数の機能を持った一つのチップであるかのように動作する。
この３Ｄ積層チップのチップ接合技術として、近年、ウエハ接合技術が注目されている。ウエハ接合技術では、接合する対となる、それぞれのウエハの最表面に絶縁膜と接続用のパッドからなる接続層を形成する。これらのウエハの接続層同士を貼りあわせ、接続用のパッドを介し、それぞれのウエハの配線層同士が電気的に接続される。２つのウエハの接着には例えば絶縁膜同士の分子間力などが使用される。
このウエハ接合プロセスではウエハ接合面の平坦性が重要であり、この平坦性を確保するため、一般的にメタルＣＭＰでメタルを除去する際は、メタルの方が絶縁膜より研磨レートが高いため、大面積パターン部でメタル部の上面が絶縁膜の上面より窪む。この窪みは一般的にディッシングと呼ばれる。
図９に示すように、このディッシング４４０が発生した状態でウエハの接合を行うと、例えば図９に示すように、対向する接続電極１３０、２３０どうしの接触面積が小さくなるため、接触抵抗が高くなり、また、導通しても局所的に電流密度が大きくなるために信頼性不良を引き起こす可能性がある。
この問題に対して、例えば図１０に示すように、接続電極１３０、２３０を複数に分割した分割接続電極構造が提案されている（例えば、特許文献１参照）。この分割接続電極構造では、個々の接合電極１３０、２３０の大きさが小さくなるため、接続電極１３０、２３０形成時のメタルＣＭＰによる接続電極１３０、２３０のディッシング４４０量を抑制することができ、接続電極１３０、２３０の接触面積を大きくすることができる。これにより信頼性などの諸特性を改善することができる。
特開２０１０−１０３５３３号公報
しかしながら、上記特許文献１に開示された構造では、確かにディッシング４４０は軽減するものの完全に無くなるわけではなく依然として残存する。このため、十分な信頼性の改善は望めない。
そこで本発明は、上記課題に鑑みて、異なる基板上にそれぞれ形成された最表面金属層同士が直接接合された半導体装置において、最表面金属層同士の接合部でのディッシングによるウエハ接合時のメタル接続部どうしの実効接続面積減少を抑制し、接触抵抗の増大およびそれに基づく信頼性の低下を防止することを目的とする。
上記課題を解決するために、本発明の第１の半導体装置は、第１の基板上に形成された第１の絶縁膜と、前記第１の絶縁膜中に形成された第１の配線と、上面が前記第１の絶縁膜の上面に露出し、下面が前記第１の配線と接続する第１の接続電極と、前記第１の接続電極の上面上に形成された第１の接続用金属と、第２の基板上に形成された第２の絶縁膜と、前記第２の絶縁膜中に形成された第２の配線と、上面が前記第２の絶縁膜の上面に露出し、下面が前記第２の配線と接続する第２の接続電極と、前記第２の接続電極の上面上に形成された第２の接続用金属と、を備え、前記第１の接続用金属は前記第１の接続電極の上面に形成された第１の窪み内に配置され、前記第２の接続用金属は前記第２の接続電極の上面に形成された第２の窪み内に配置され、前記第１の絶縁膜の上面、前記第１の接続電極の上面および前記第１の接続用金属の上面は平坦化されており、前記第２の絶縁膜の上面、前記第２の接続電極の上面および前記第２の接続用金属の上面は平坦化されており、前記第１の基板と前記第２の基板とは、前記第１の接続用金属と前記第２の接続用金属とが互いに対向し、前記第１の絶縁膜と前記第２の絶縁膜とが互いに対向するように接合されている。
また、本発明の第１の半導体装置において、前記第１の窪み内には前記第１の接続用金属が存在しない第１の空隙が残存し、前記第２の窪み内には前記第２の接続用金属が存在しない第２の空隙が残存することが好ましい。
また、本発明の第２の半導体装置は、第１の基板上に形成された第１の絶縁膜と、前記第１の絶縁膜中に形成された第１の配線と、前記第１の絶縁膜における前記第１の配線上領域に設けられた第１の開口部と、前記第１の開口部内に形成され、前記第１の配線と接続する第１の接続用金属と、第２の基板上に形成された第２の絶縁膜と、前記第２の絶縁膜中に形成された第２の配線と、前記第２の絶縁膜における前記第２の配線上領域に設けられた第２の開口部と、前記第２の開口部内に形成され、前記第２の配線と接続する第２の接続用金属と、を備え、前記第１の絶縁膜の上面および前記第１の接続用金属の上面は平坦化されており、前記第２の絶縁膜の上面および前記第２の接続用金属の上面は平坦化されており、前記第１の基板と前記第２の基板とは、前記第１の接続用金属と前記第２の接続用金属とが互いに対向し、前記第１の絶縁膜と前記第２の絶縁膜とが互いに対向するように接合されており、前記第１の開口部には前記第１の接続用金属が存在しない第１の空隙が残存し、前記第２の開口部には前記第２の接続用金属が存在しない第２の空隙が残存する。
また、本発明の第３の半導体装置は、第１の基板上に形成された第１の絶縁膜と、前記第１の絶縁膜中に形成された第１の配線と、上面が前記第１の絶縁膜の上面に露出し、下面が前記第１の配線と接続する第１の接続電極と、前記第１の絶縁膜における前記第１の接続電極上部の周辺領域に形成された第１の溝部と、第２の基板上に形成された第２の絶縁膜と、前記第２の絶縁膜中に形成された第２の配線と、上面が前記第２の絶縁膜の上面に露出し、下面が前記第２の配線と接続する第２の接続電極と、前記第２の絶縁膜における前記第２の接続電極上部の周辺領域に形成された第２の溝部と、を備え、前記第１の絶縁膜の上面および前記第１の接続電極の上面は平坦化されており、前記第２の絶縁膜の上面および前記第２の接続電極の上面は平坦化されており、前記第１の基板と前記第２の基板とは、前記第１の接続電極と前記第２の接続電極とが互いに対向し、前記第１の絶縁膜と前記第２の絶縁膜とが互いに対向するように接合されており、前記第１の溝部には前記第１の接続電極が存在しない第１の空隙が残存し、前記第２の溝部には前記第２の接続電極が存在しない第２の空隙が残存する。
また、本発明の第１〜第３の半導体装置において、前記第１の半導体基板と前記第２の半導体基板は常温接合技術によって直接接合されていることが好ましい。
また、本発明の第１およびは第２の半導体装置において、前記第１の接続用金属および前記第２の接続用金属はスズ（Ｓｎ）を含むことが好ましい。
また、本発明の第１およびは第３の半導体装置において、前記第１の接続電極および前記第２の接続電極は銅（Ｃｕ）、タングステン（Ｗ）またはアルミニウム（Ａｌ）のいずれか１つまたはその合金を含むことが好ましい。
また、本発明の第１〜第３の半導体装置において、前記第１の空隙および前記第２の空隙が絶縁膜またはポリマーで充填されていることが好ましい。
また、本発明の第１の半導体装置の製造方法は、第１の基板上に、中層に第１の配線を有する第１の絶縁膜を形成する工程（ａ）と、前記第１の絶縁膜における前記第１の配線上に形成された領域の一部を開口して前記第１の配線に到達する第１の開口部を形成する工程（ｂ）と、前記第１の開口部内に導電材料を埋め込み、ＣＭＰ法を用いて前記第１の絶縁膜上に残存する前記導電材料を除去して、第１の接続電極を形成する工程（ｃ）と、前記ＣＭＰ法によって前記第１の接続電極上に形成された窪み内に、前記第１の絶縁膜の上面から突出するように第１の接続用金属を形成する工程（ｄ）と、表面が平坦な板状部材を用いて前記第１の接続用金属の突出部を押圧し、前記第１の接続用金属の上面を前記第１の絶縁膜の上面と面一の高さにする工程（ｅ）と、第２の基板に対して、前記工程（ａ）〜前記工程（ｅ）と同様の処理を実施し、第２の絶縁膜、第２の接続電極および第２の接続用金属を形成する工程（ｆ）と、前記工程（ａ）〜前記工程（ｆ）を実施した後、前記第１の基板における前記第１の接続用金属と前記第２の基板における前記第２の接続用金属が互いに対向し、前記第１の基板における前記第１の絶縁膜と前記第２の基板における前記第２の絶縁膜が互いに対向するように、常温接合技術によって直接接合する工程（ｇ）を備えている。
また、本発明の第１の半導体装置の製造方法において、前記工程（ｅ）では、前記窪み内に空隙が残存することが好ましい。
また、本発明の第２の半導体装置の製造方法は、第１の基板上に、中層に第１の配線を有する第１の絶縁膜を形成する工程（ａ）と、前記第１の絶縁膜における前記第１の配線上に形成された領域の一部を開口して前記第１の配線に到達する第１の開口部を形成する工程（ｂ）と、前記第１の開口部内に導電材料を形成し、前記第１の絶縁膜の上面から突出するように第１の接続用金属を形成する工程（ｃ）と、表面が平坦な板状部材を用いて前記第１の接続用金属の突出部を押圧し、前記第１の接続用金属の上面を前記第１の絶縁膜の上面と面一の高さにする工程（ｄ）と、第２の基板に対して、前記工程（ａ）〜前記工程（ｄ）と同様の処理を実施し、第２の絶縁膜および第２の接続用金属を形成する工程（ｅ）と、前記工程（ａ）〜前記工程（ｅ）を実施した後、前記第１の基板における前記第１の接続用金属と前記第２の基板における前記第２の接続用金属が互いに対向し、前記第１の基板における前記第１の絶縁膜と前記第２の基板における前記第２の絶縁膜が互いに対向するように、常温接合技術によって直接接合する工程（ｆ）を備えている。
また、本発明の第２の半導体装置の製造方法において、前記工程（ｄ）では、前記第１の開口部内に空隙が残存することが好ましい。
また、本発明の第３の半導体装置の製造方法は、第１の基板上に、中層に第１の配線を有する第１の絶縁膜を形成する工程（ａ）と、前記第１の絶縁膜における前記第１の配線上に形成された領域の一部を開口して前記第１の配線に到達する第１の開口部を形成する工程（ｂ）と、前記第１の開口部内に導電材料を埋め込み、ＣＭＰ法を用いて前記第１の絶縁膜上に残存する前記導電材料を除去して、第１の接続電極を形成する工程（ｃ）と、前記第１の絶縁膜における前記第１の接続電極の上部の周辺領域を除去して溝部を形成する工程（ｄ）と、前記工程（ｄ）の後、前記第１の絶縁膜の上部を除去し、前記第１の接続電極の上部を周囲の前記第１の絶縁膜の上面から突出させる工程（ｅ）と、表面が平坦な板状部材を用いて前記第１の接続電極の突出部を押圧し、前記第１の接続電極の上面を前記第１の絶縁膜の上面と面一の高さにする工程（ｆ）と、第２の基板に対して、前記工程（ａ）〜前記工程（ｆ）と同様の処理を実施し、第２の絶縁膜および第２の接続電極を形成する工程（ｇ）と、前記工程（ａ）〜前記工程（ｇ）を実施した後、前記第１の基板における前記第１の接続電極と前記第２の基板における前記第２の接続電極が互いに対向し、前記第１の基板における前記第１の絶縁膜と前記第２の基板における前記第２の絶縁膜が互いに対向するように、常温接合技術によって直接接合する工程（ｈ）を備えている。
また、本発明の第３の半導体装置の製造方法において、前記工程（ｆ）では、前記溝部内に空隙が残存することが好ましい。
本発明によれば、異なる基板上にそれぞれ形成された最表面金属層同士が直接接合された半導体装置において、最表面金属層同士の接合部において金属表面の平坦性が向上すると共に接合面積が増大し、接触抵抗が低減して金属層同士の接合信頼性が向上する。
本発明の第１の実施形態に係る半導体装置を示す要部断面図である。 （ａ）〜（ｃ） 本発明の第１の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。 （ａ）〜（ｂ） 本発明の第１の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。 本発明の第２の実施形態に係る半導体装置を示す要部断面図である。 （ａ）〜（ｄ） 本発明の第２の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。 本発明の第３の実施形態に係る半導体装置を示す要部断面図である。 （ａ）〜（ｃ） 本発明の第３の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。 （ａ）〜（ｂ） 本発明の第３の実施形態に係る半導体装置の製造方法を示す要部工程断面図である。 従来技術に係る第１の半導体装置を示す要部断面図である。 従来技術に係る第２の半導体装置を示す要部断面図である。
以下、本発明の実施形態について、図面を参照しながら説明する。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置およびその製造方法について、図１、図２（ａ）〜図２（ｃ）および図３（ａ）〜（ｂ）を用いて説明する。
図１は、本実施形態に係る半導体装置を示す要部断面図である。
図１において、図示しない一方の第１の半導体基板上に形成された第１の絶縁膜１１０中に第１の配線１２０が形成され、第１の配線１２０の上面上の一部と接続されるように最上層の第１の接続電極１３０が形成されている。第１の接続電極１３０の上面には第１のディッシング（窪み）の残部１４１が形成されている。第１のディッシング１４０内には、第１の接続用金属１５０が形成されている。なお、第１の半導体基板としては、シリコン基板が用いられる。
また、図示しない他方の第２の半導体基板上に形成された第２の絶縁膜２１０中に第２の配線２２０が形成され、第２の配線２２０の上面上の一部と接続されるように最上層の第２の接続電極２３０が形成されている。第２の接続電極２３０の上面には第２のディッシング（窪み）の残部２４１が形成されている。第２のディッシング２４０内には、第２の接続用金属２５０が形成されている。
第１の半導体基板と第２の半導体基板は、第１の接続電極１３０と第２の接続電極２３０とが互いに対向するように向き合って直接接合されている。ここで、第１のディッシング１４０内に形成された第１の接続用金属１５１と第２のディッシング２４０内に形成された第２の接続用金属２５１とは互いに圧着されて接続されており、第１のディッシング１４０と第２のディッシング２４０との間に形成されるはずの空隙の大部分が互いに圧着された第１の接続用金属１５１と第２の接続用金属２５１で埋め込まれた構造となっている。なお、窪みにわずかに残存する空隙は通常空間状態であるが、シリコン酸化膜、シリコン窒化膜等の絶縁膜あるいはポリマーが充填されていても構わない。
図２（ａ）〜（ｃ）および図３（ａ）〜（ｂ）は、本実施形態に係る半導体装置の製造方法を示す要部工程断面図である。なお、図３（ａ）は、図２（ｃ）に続く工程である。
まず、図２（ａ）に示すように、第１の半導体基板（図示せず）上に、例えばシリコン酸化膜からなる第１の絶縁膜１１０と、例えば膜厚３００ｎｍの銅（Ｃｕ）からなる第１の配線１２０を形成する。その後、第１の配線１２０上の第１の絶縁膜１１０の一部を除去して第１の配線１２０を露出する開口部を形成する。その後、開口部内にバリアメタル（図示せず）と銅を埋め込み、化学的機械的研磨法（ＣＭＰ）を用いて、第１の絶縁膜１１０の上面上に残存したバリアメタルおよび銅を除去することで、直径１０００ｎｍ程度の第１の接続電極（接続プラグ）１３０を形成する。
このとき、一般的に金属（銅）のＣＭＰ研磨レートの方が絶縁膜のＣＭＰ研磨レートよりも大きいため、特に広面積を占有する金属領域とその周辺の絶縁膜領域では、金属が周囲の絶縁膜よりも過剰に研磨され、ディッシングと呼ばれる窪みが形成される。例えば、上記のサイズの第１の接続電極１３０を形成する場合、第１のディッシング１４０の深さは５０ｎｍ程度になる。
なお、本実施形態では第１の配線１２０および第１の接続電極１３０を構成する材料を銅としたが、これに限るものではなく、他にタングステンやアルミニウムなどの一般的に配線に使用される材料を適用することが可能である。これらの金属を用いた場合にもディッシングが形成される。
次に、図２（ｂ）に示すように、第１の接続電極１３０の上に例えば直径３００ｎｍの第１の接続用金属（圧着前）１５０を配置する。第１の接続用金属１５０の高さは例えば１００ｎｍとし、第１の接続用金属１５０の上面が、第１の絶縁膜１１０の上面よりも高くなる（突出する）ように設定する。さらに、第１の接続用金属１５０の体積は第１のディッシング１４０の体積よりも小さくなるように設定する。第１の接続用金属１５０を構成する材料は、第１の接続電極１３０よりも柔らかい材料が望ましく、例えばスズ（Ｓｎ）などが好適である。
第１の接続用金属１５０の形成方法としては、第１の半導体基板上の全面に金属材料を堆積した後、第１の接続用金属１５０を残存させる領域上をレジストで覆い、他の領域の第１の接続用金属１５０をエッチング除去すればよい。あるいは、セミアディティブ法や微小金属粒子を直接配置する方法などを用いてもよい。
次に、図２（ｃ）に示すように、第１の半導体基板の上方から例えば別の半導体基板３００を第１の半導体基板に押し付けて圧力をかける。これにより、第１の接続用金属１５０のうち、第１の絶縁膜１１０の上面よりも高く突出している部分を押しつぶして、第１の接続用金属１５０の上面を第１の絶縁膜１１０の上面と面一にすると共に、上面が平坦な第１の接続用金属（圧着後）１５１を形成する。このとき、第１の接続用金属１５１の体積は第１のディッシング１４０の体積より小さいため、第１の接続用金属１５１が第１のディッシング１４０を完全に埋め込むことはなく、第１の接続用金属１５１の側部には第１のディッシングの残部１４１が形成される。半導体基板３００で押圧する工程では第１の接続用金属１５０が容易に変形するように、加熱してもよい。また、本実施形態では第１の接続用金属１５０を押圧する際に半導体基板３００を用いたが、これに限定するものではなく、第１の接続用金属１５０よりも固い材料で且つ押圧面が平坦あれば他の材料を用いても構わない。
次に、図３（ａ）に示すように、半導体基板３００を取り除く。これにより、第１の接続用金属１５１の上面平坦部と第１の絶縁膜１１０の上面平坦部とはほぼ面一（同一平面）を形成し、直接接合する一方の半導体基板が完成する。その後、図示および説明は省略するが、図２（ａ）〜（ｃ）および図３（ａ）までの製造工程と全く同様の工程を経て、直接接合する他方の半導体基板を完成させる。
次に、図３（ｂ）に示すように、上記した両方の半導体基板に対して、第１の絶縁膜１１０の表面および第２の絶縁膜２１０の表面に残存する吸着物などを除去する洗浄を施して表面を活性化させ、第１の接続用金属１５１を搭載した第１の接続電極１３０と第２の接続用金属２５１を搭載した第２の接続電極２３０とが互いに対向するように、両方の半導体基板同士を直接接合で貼り合わせる。
ここで、両方の半導体基板の表面は共に極めて良好な平坦面を有しているため、直接接合によって、第１の接続用金属１５１と第２の接続用金属２５１、および第１の絶縁膜１１０と第２の絶縁膜２１０とはそれぞれ同時に接続される。
本実施形態では、第１の接続電極１３０の上面に形成された第１のディッシング１４０の大半を埋める第１の接続用金属１５１と、第２の接続電極２３０の上面に形成された第２のディッシング２４０の大半を埋める第２の接続用金属２５１とが存在する。この結果、第１の接続電極１３０と第２の接続電極２３０とはその表面の大部分において第１の接続用金属１５１と第２の接続用金属２５１を介して、物理的および電気的に接続された構造となり、金属表面の平坦性が向上すると共に接合面積が増大し、接触抵抗が低減して金属層同士の接合信頼性が向上するという効果が得られる。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置およびその製造方法について、図４、図５（ａ）〜図５（ｄ）を用いて説明する。
図４は、本実施形態に係る半導体装置を示す要部断面図である。
図４において、図示しない一方の第１の半導体基板上に形成された第１の絶縁膜１１０中に第１の配線１２０が形成され、第１の絶縁膜における第１の配線１２０上の一部に、第１の配線１２０を露出する第１の開口部１１１が形成されている。第１の開口部の大きさは、例えば直径１０００ｎｍで深さ１００ｎｍとすればよい。第１の開口部内には、第１の接続用金属１５３が形成されている。
また、図示しない他方の第２の半導体基板上に形成された第２の絶縁膜２１０中に第２の配線２２０が形成され、第２の絶縁膜２１０における第２の配線２２０上の一部に、第２の配線２２０を露出する第２の開口部２１１が形成されている。第２の開口部２１１の大きさは、例えば直径１０００ｎｍで深さ１００ｎｍとすればよい。第２の開口部２１１内には、第２の接続用金属２５３が形成されている。なお、第１の半導体基板および第２の半導体基板としては、ともに（シリコン基板）が用いられる。
第１の半導体基板と第２の半導体基板は、第１の開口部１１１と第２の開口部２１１とが互いに対向するように向き合って直接接合されている。ここで、第１の開口部１１１内に形成された第１の接続用金属１５３と第２の開口部２１１内に形成された第２の接続用金属２５３とは互いに圧着されて接続されており、第１の開口部１１１と第２の開口部２１１との間に形成されるはずの空隙の大部分が互いに圧着された第１の接続用金属１５３と第２の接続用金属２５３で埋め込まれた構造となっている。なお、開口部にわずかに残存する空隙は通常空間状態であるが、シリコン酸化膜、シリコン窒化膜等の絶縁膜あるいはポリマーが充填されていても構わない。
図５（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法を示す要部工程断面図である。
まず、図５（ａ）に示すように、第１の半導体基板（図示せず）上に、例えばシリコン酸化膜からなる第１の絶縁膜１１０と、例えば膜厚３００ｎｍの銅（Ｃｕ）からなる第１の配線１２０を形成する。その後、第１の配線１２０上の第１の絶縁膜１１０の一部を除去して第１の配線１２０を露出する深さ１００ｎｍ程度、直径１０００ｎｍ程度の開口部１１１を形成する。
次に、図５（ｂ）に示すように、第１の開口部１１１内の第１の配線１２０上に、例えば直径３００ｎｍの第１の接続用金属１５２を配置する。第１の接続用金属１５２の高さは例えば２００ｎｍとし、第１の接続用金属１５２の上面が、第１の絶縁膜１１０の上面よりも高くなる（突出する）ように設定する。さらに、第１の接続用金属１５２の体積は第１の開口部１１１の体積よりも小さくなるように設定する。第１の接続用金属１５２を構成する材料は、例えばスズ（Ｓｎ）などが好適である。
第１の接続用金属１５２の形成方法としては、第１の半導体基板上の全面に金属材料を堆積した後、第１の接続用金属１５２を残存させる領域上をレジストで覆い、他の領域の第１の接続用金属１５２をエッチング除去すればよい。あるいは、セミアディティブ法や微小金属粒子を直接配置する方法などを用いてもよい。
次に、図５（ｃ）に示すように、第１の半導体基板の上方から例えば別の半導体基板３００を第１の半導体基板に押し付けて圧力をかける。これにより、第１の接続用金属１５２のうち、第１の絶縁膜１１０の上面よりも高く突出している部分を押しつぶして、第１の接続用金属１５２の上面を第１の絶縁膜１１０の上面と面一にすると共に、上面が平坦な第１の接続用金属（圧着後）１５３を形成する。このとき、第１の接続用金属１５３の体積は第１の開口部１１１の体積より小さいため、第１の接続用金属１５３が第１の開口部１１１を完全に埋め込むことはなく、第１の接続用金属１５３の側部には第１の開口部の残部１１２が形成される。半導体基板３００で押圧する工程では第１の接続用金属１５２が容易に変形するように、加熱してもよい。また、本実施形態では第１の接続用金属１５２を押圧する際に半導体基板３００を用いたが、これに限定するものではなく、第１の接続用金属１５２よりも固い材料で且つ押圧面が平坦あれば他の材料を用いても構わない。
次に、図５（ｄ）に示すように、半導体基板３００を取り除く。これにより、第１の接続用金属１５３の上面平坦部と第１の絶縁膜１１０の上面平坦部とはほぼ面一（同一平面）を形成し、直接接合する一方の半導体基板が完成する。その後、図示および説明は省略するが、図５（ａ）〜（ｄ）までの製造工程と全く同様の工程を経て、直接接合する他方の半導体基板を完成させる。
その後、上記した両方の半導体基板に対して、第１の絶縁膜１１０の表面および第２の絶縁膜２１０の表面に残存する吸着物などを除去する洗浄を施して表面を活性化させ、第１の接続用金属１５３と第２の接続用金属２５３とが互いに対向するように、両方の半導体基板同士を直接接合で貼り合わせる。
ここで、両方の半導体基板の表面は共に極めて良好な平坦面を有しているため、直接接合によって、第１の接続用金属１５３と第２の接続用金属２５３、および第１の絶縁膜１１０と第２の絶縁膜２１０とはそれぞれ同時に接続される。
本実施形態では、第１の開口部１１１の大半を埋める第１の接続用金属１５３と、第２の開口部２１１の大半を埋める第２の接続用金属２５３とが存在する。この結果、第１の配線１２０と第２の配線２２０とは第１の接続用金属１５３と第２の接続用金属２５３を介して、物理的および電気的に接続された構造となり、金属表面の平坦性が向上すると共に接合面積が増大し、接触抵抗が低減して金属層同士の接合信頼性が向上するという効果が得られる。
さらに、本実施形態においては第１の実施形態に比べ、第１の接続電極１３０および第２の接続電極２３０を形成する工程を省略することができ、製造コストの削減が可能である。
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置およびその製造方法について、図６、図７（ａ）〜図７（ｃ）および図８（ａ）〜図８（ｂ）を用いて説明する。
図６は、本実施形態に係る半導体装置を示す要部断面図である。
図６において、図示しない一方の第１の半導体基板上に形成された第１の絶縁膜１１０中に第１の配線１２０が形成され、第１の配線１２０の上面上の一部と接続されるように最上層の第１の接続電極１３０が形成されている。第１の絶縁膜１１０における第１の接続電極１３０の上部周辺領域には第１の溝部１８０が形成されている。
また、図示しない他方の第２の半導体基板上に形成された第２の絶縁膜２１０中に第２の配線２２０が形成され、第２の配線２２０の上面上の一部と接続されるように最上層の第２の接続電極２３０が形成されている。第２の絶縁膜２１０における第２の接続電極２３０の上部周辺領域には第２の溝部２８０が形成されている。なお、第１の半導体基板としては、シリコン基板が用いられる。
第１の半導体基板と第２の半導体基板は、第１の接続電極１３０と第２の接続電極２３０とが互いに対向するように向き合って直接接合されている。ここで、第１の接続電極１３０と第２の接続電極２３０はそれぞれ上面が平坦化されており、互いに圧着されて接続された構造となっている。なお、溝部にわずかに残存する空隙は通常空間状態であるが、シリコン酸化膜、シリコン窒化膜等の絶縁膜あるいはポリマーが充填されていても構わない。
図７（ａ）〜（ｃ）および図８（ａ）〜（ｂ）は、本実施形態に係る半導体装置の製造方法を示す要部工程断面図である。なお、図８（ａ）に示す工程は、図７（ｃ）に続く工程である。
まず、図７（ａ）に示すように、第１の半導体基板（図示せず）上に、例えばシリコン酸化膜からなる第１の絶縁膜１１０と、例えば膜厚３００ｎｍの銅（Ｃｕ）からなる第１の配線１２０を形成する。その後、第１の配線１２０上の第１の絶縁膜１１０の一部を除去して第１の配線１２０を露出する開口部を形成する。その後、開口部内にバリアメタル（図示せず）と銅を埋め込み、化学的機械的研磨法（ＣＭＰ）を用いて、第１の絶縁膜１１０の上面上に残存したバリアメタルおよび銅を除去することで、直径１０００ｎｍ程度の第１の接続電極（接続プラグ）１３０を形成する。
このとき、一般的に金属（銅）のＣＭＰ研磨レートの方が絶縁膜のＣＭＰ研磨レートよりも大きいため、特に広面積を占有する金属領域とその周辺の絶縁膜領域では、金属が周囲の絶縁膜よりも過剰に研磨され、ディッシングと呼ばれる窪みが形成される。例えば、上記のサイズの第１の接続電極１３０を形成する場合、第１のディッシング１４０の深さは５０ｎｍ程度になる。
なお、本実施形態では第１の配線１２０および第１の接続電極１３０を構成する材料を銅としたが、これに限るものではなく、他にタングステンやアルミニウムなどの一般的に配線に使用される材料を適用することが可能である。これらの金属を用いた場合にもディッシングが形成される。
次に、図７（ｂ）に示すように、第１の接続電極１３０上を含む第１の絶縁膜１１０上にフォトレジスト１１５を形成し、第１の接続電極１３０上を開口するとともに第１の絶縁膜１１０における第１の接続電極１３０の周辺領域上を開口するパターニングを実施し、ドライエッチング法を用いて、第１の接続電極１３０の周囲３００ｎｍにわたる領域の第１の絶縁膜１１０を選択的に深さ３００ｎｍまでエッチング除去する。これにより、第１の絶縁膜１１０における第１の接続電極１３０の周辺領域に第１の溝部１８０が形成される。ここで、ドライエッチング条件は、第１の接続電極１３０のエッチレートに対し、第１の絶縁膜１１０のエッチレートができるだけ大きくなるように設定する。例えばレート比を１００：１に設定した場合、第１の溝部１８０を深さ３００ｎｍにエッチング形成する際の第１の接続電極１３０の削れ量は約３ｎｍであり、第１の溝部１８０の削れ量に比べてほぼ無視できる量である。
次に、図７（ｃ）に示すように、フォトレジスト１１５を除去した後に、例えばフッ酸を用いて第１の絶縁膜を約５０ｎｍエッチングする。このエッチングにより、第１の接続電極１３０の上端は第１の絶縁膜１１０の上面よりもさらに５０ｎｍ突き出した形状になる。
次に、図８（ａ）に示すように、第１の半導体基板の上方から例えば別の半導体基板３００を第１の半導体基板に押し付けて圧力をかける。これにより、第１の接続電極１３０のうち、第１の絶縁膜１１０の上面よりも高く突出している部分を押しつぶして、第１の接続電極１３０の上面を第１の絶縁膜１１０の上面と面一にすると共に、上面が平坦な第１の接続電極（圧着後）１３１を形成する。このとき、第１の接続電極１３１の第１の溝部１８０から露出している部分のうち、平坦化で変形する部分の体積は第１の溝部１８０の体積より小さいため、第１の接続電極１３１が第１の溝部１８０を完全に埋め込むことはなく、第１の接続電極１３１の側部には第１の溝部の残部１８１が形成される。半導体基板３００で押圧する工程では第１の接続電極１３０が容易に変形するように、加熱してもよい。また、本実施形態では第１の接続電極１３０を押圧する際に半導体基板３００を用いたが、これに限定するものではなく、第１の接続電極１３０よりも固い材料で且つ押圧面が平坦あれば他の材料を用いても構わない。
次に、図８（ｂ）に示すように、半導体基板３００を取り除く。これにより、第１の接続電極１３１の上面平坦部と第１の絶縁膜１１０の上面平坦部とはほぼ面一（同一平面）を形成し、直接接合する一方の半導体基板が完成する。その後、図示および説明は省略するが、図７（ａ）〜（ｃ）および図８（ａ）までの製造工程と全く同様の工程を経て、直接接合する他方の半導体基板を完成させる。
その後、上記した両方の半導体基板に対して、第１の絶縁膜１１０の表面および第２の絶縁膜２１０の表面に残存する吸着物などを除去する洗浄を施して表面を活性化させ、第１の接続電極１３１と第２の接続電極２３１とが互いに対向するように、両方の半導体基板同士を直接接合で貼り合わせる。
ここで、両方の半導体基板の表面は共に極めて良好な平坦面を有しているため、直接接合によって、第１の接続電極１３１と第２の接続電極２３１、および第１の絶縁膜１１０と第２の絶縁膜２１０とはそれぞれ同時に接続される。
本実施形態では、第１の接続電極１３１の上面全体と、第２の接続電極２３１の上面全体とが直接接合する。この結果、第１の配線１２０と第２の配線２２０とは第１の接続電極１３１と第２の接続電極２３１を介して、物理的および電気的に接続された構造となり、金属表面の平坦性が向上すると共に接合面積が増大し、接触抵抗が低減して金属層同士の接合信頼性が向上するという効果が得られる。
さらに、本実施形態においては第１の実施形態に比べ、第１の接続用金属１５１および第２の接続用金属２５１を形成する工程を省略することができ、製造コストの削減が可能である。
なお、上記第１〜第３の実施形態において、第１の半導体基板および第２の半導体基板としては、シリコン基板を用いたが、シリコン基板に限らず、炭化珪素 窒化ガリウム、サファイヤ、樹脂基板等を用いることも可能である。また、第１の半導体基板を構成する材料および第２の半導体基板を構成する材料は、互いに異なっていてもよい。
本発明の半導体装置およびその製造方法は、金属配線同士が直接接合される際に、金属同士の接合部において金属表面の平坦性が向上すると共に接合面積が増大して金属同士の接合の信頼性が向上するものであり、特に、直接接合法によって互いに接合形成される３Ｄ積層チップ等の半導体装置において有用である。
１１０ 第１の絶縁膜
１２０ 第１の配線
１３０ 第１の接続電極（圧着前）
１３１ 第１の接続電極（圧着後）
１４０ 第１のディッシング（窪み）
１４１ 第１のディッシング（窪み）の残部
１５０ 第１の接続用金属（圧着前）
１５１ 第１の接続用金属（圧着後）
１５２ 第１の接続用金属（圧着前）
１５３ 第１の接続用金属（圧着後）
１８０ 第１の溝部
１８１ 第１の溝部の残部
２１０ 第２の絶縁膜
２２０ 第２の配線
２３０ 第２の接続電極（圧着前）
２３１ 第２の接続電極（圧着後）
２４０ 第２のディッシング（窪み）
２４１ 第２のディッシング（窪み）の残部
２５０ 第２の接続用金属（圧着前）
２５１ 第２の接続用金属（圧着後）
２５３ 第２の接続用金属（圧着後）
２８０ 第２の溝部
２８１ 第２の溝部の残部
３００ 半導体基板
４４０ ディッシング（窪み）

Claims (14)

  1. 第１の基板上に形成された第１の絶縁膜と、
    前記第１の絶縁膜中に形成された第１の配線と、
    上面が前記第１の絶縁膜の上面に露出し、下面が前記第１の配線と接続する第１の接続電極と、
    前記第１の接続電極の上面上に形成された第１の接続用金属と、
    第２の基板上に形成された第２の絶縁膜と、
    前記第２の絶縁膜中に形成された第２の配線と、
    上面が前記第２の絶縁膜の上面に露出し、下面が前記第２の配線と接続する第２の接続電極と、
    前記第２の接続電極の上面上に形成された第２の接続用金属と、を備え、
    前記第１の接続用金属は前記第１の接続電極の上面に形成された第１の窪み内に配置され、
    前記第２の接続用金属は前記第２の接続電極の上面に形成された第２の窪み内に配置され、
    前記第１の絶縁膜の上面、前記第１の接続電極の上面および前記第１の接続用金属の上面は平坦化されており、
    前記第２の絶縁膜の上面、前記第２の接続電極の上面および前記第２の接続用金属の上面は平坦化されており、
    前記第１の基板と前記第２の基板とは、前記第１の接続用金属と前記第２の接続用金属とが互いに対向し、前記第１の絶縁膜と前記第２の絶縁膜とが互いに対向するように接合されている半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の窪み内には前記第１の接続用金属が存在しない第１の空隙が残存し、
    前記第２の窪み内には前記第２の接続用金属が存在しない第２の空隙が残存する半導体装置。
  3. 第１の基板上に形成された第１の絶縁膜と、
    前記第１の絶縁膜中に形成された第１の配線と、
    前記第１の絶縁膜における前記第１の配線上領域に設けられた第１の開口部と、
    前記第１の開口部内に形成され、前記第１の配線と接続する第１の接続用金属と、
    第２の基板上に形成された第２の絶縁膜と、
    前記第２の絶縁膜中に形成された第２の配線と、
    前記第２の絶縁膜における前記第２の配線上領域に設けられた第２の開口部と、
    前記第２の開口部内に形成され、前記第２の配線と接続する第２の接続用金属と、を備え、
    前記第１の絶縁膜の上面および前記第１の接続用金属の上面は平坦化されており、
    前記第２の絶縁膜の上面および前記第２の接続用金属の上面は平坦化されており、
    前記第１の基板と前記第２の基板とは、前記第１の接続用金属と前記第２の接続用金属とが互いに対向し、前記第１の絶縁膜と前記第２の絶縁膜とが互いに対向するように接合されており、
    前記第１の開口部には前記第１の接続用金属が存在しない第１の空隙が残存し、
    前記第２の開口部には前記第２の接続用金属が存在しない第２の空隙が残存する半導体装置。
  4. 第１の基板上に形成された第１の絶縁膜と、
    前記第１の絶縁膜中に形成された第１の配線と、
    上面が前記第１の絶縁膜の上面に露出し、下面が前記第１の配線と接続する第１の接続電極と、
    前記第１の絶縁膜における前記第１の接続電極上部の周辺領域に形成された第１の溝部と、
    第２の基板上に形成された第２の絶縁膜と、
    前記第２の絶縁膜中に形成された第２の配線と、
    上面が前記第２の絶縁膜の上面に露出し、下面が前記第２の配線と接続する第２の接続電極と、
    前記第２の絶縁膜における前記第２の接続電極上部の周辺領域に形成された第２の溝部と、を備え、
    前記第１の絶縁膜の上面および前記第１の接続電極の上面は平坦化されており、
    前記第２の絶縁膜の上面および前記第２の接続電極の上面は平坦化されており、
    前記第１の基板と前記第２の基板とは、前記第１の接続電極と前記第２の接続電極とが互いに対向し、前記第１の絶縁膜と前記第２の絶縁膜とが互いに対向するように接合されており、
    前記第１の溝部には前記第１の接続電極が存在しない第１の空隙が残存し、
    前記第２の溝部には前記第２の接続電極が存在しない第２の空隙が残存する半導体装置。
  5. 請求項１〜４のうちのいずれか１項に記載の半導体装置において、
    前記第１の半導体基板と前記第２の半導体基板は常温接合技術によって直接接合されている半導体装置。
  6. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
    前記第１の接続用金属および前記第２の接続用金属はスズ（Ｓｎ）を含む半導体装置。
  7. 請求項１、２および４のうちのいずれか１項に記載の半導体装置において、
    前記第１の接続電極および前記第２の接続電極は銅（Ｃｕ）、タングステン（Ｗ）またはアルミニウム（Ａｌ）のいずれか１つまたはその合金を含む半導体装置。
  8. 請求項２〜４のうちのいずれか１項に記載の半導体装置において、
    前記第１の空隙および前記第２の空隙が絶縁膜またはポリマーで充填されている半導体装置。
  9. 第１の基板上に、中層に第１の配線を有する第１の絶縁膜を形成する工程（ａ）と、
    前記第１の絶縁膜における前記第１の配線上に形成された領域の一部を開口して前記第１の配線に到達する第１の開口部を形成する工程（ｂ）と、
    前記第１の開口部内に導電材料を埋め込み、ＣＭＰ法を用いて前記第１の絶縁膜上に残存する前記導電材料を除去して、第１の接続電極を形成する工程（ｃ）と、
    前記ＣＭＰ法によって前記第１の接続電極上に形成された窪み内に、前記第１の絶縁膜の上面から突出するように第１の接続用金属を形成する工程（ｄ）と、
    表面が平坦な板状部材を用いて前記第１の接続用金属の突出部を押圧し、前記第１の接続用金属の上面を前記第１の絶縁膜の上面と面一の高さにする工程（ｅ）と、
    第２の基板に対して、前記工程（ａ）〜前記工程（ｅ）と同様の処理を実施し、第２の絶縁膜、第２の接続電極および第２の接続用金属を形成する工程（ｆ）と、
    前記工程（ａ）〜前記工程（ｆ）を実施した後、前記第１の基板における前記第１の接続用金属と前記第２の基板における前記第２の接続用金属が互いに対向し、前記第１の基板における前記第１の絶縁膜と前記第２の基板における前記第２の絶縁膜が互いに対向するように、常温接合技術によって直接接合する工程（ｇ）を備えた半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記工程（ｅ）では、前記窪み内に空隙が残存する半導体装置の製造方法。
  11. 第１の基板上に、中層に第１の配線を有する第１の絶縁膜を形成する工程（ａ）と、
    前記第１の絶縁膜における前記第１の配線上に形成された領域の一部を開口して前記第１の配線に到達する第１の開口部を形成する工程（ｂ）と、
    前記第１の開口部内に導電材料を形成し、前記第１の絶縁膜の上面から突出するように第１の接続用金属を形成する工程（ｃ）と、
    表面が平坦な板状部材を用いて前記第１の接続用金属の突出部を押圧し、前記第１の接続用金属の上面を前記第１の絶縁膜の上面と面一の高さにする工程（ｄ）と、
    第２の基板に対して、前記工程（ａ）〜前記工程（ｄ）と同様の処理を実施し、第２の絶縁膜および第２の接続用金属を形成する工程（ｅ）と、
    前記工程（ａ）〜前記工程（ｅ）を実施した後、前記第１の基板における前記第１の接続用金属と前記第２の基板における前記第２の接続用金属が互いに対向し、前記第１の基板における前記第１の絶縁膜と前記第２の基板における前記第２の絶縁膜が互いに対向するように、常温接合技術によって直接接合する工程（ｆ）を備えた半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記工程（ｄ）では、前記第１の開口部内に空隙が残存する半導体装置の製造方法。
  13. 第１の基板上に、中層に第１の配線を有する第１の絶縁膜を形成する工程（ａ）と、
    前記第１の絶縁膜における前記第１の配線上に形成された領域の一部を開口して前記第１の配線に到達する第１の開口部を形成する工程（ｂ）と、
    前記第１の開口部内に導電材料を埋め込み、ＣＭＰ法を用いて前記第１の絶縁膜上に残存する前記導電材料を除去して、第１の接続電極を形成する工程（ｃ）と、
    前記第１の絶縁膜における前記第１の接続電極の上部の周辺領域を除去して溝部を形成する工程（ｄ）と、
    前記工程（ｄ）の後、前記第１の絶縁膜の上部を除去し、前記第１の接続電極の上部を周囲の前記第１の絶縁膜の上面から突出させる工程（ｅ）と、
    表面が平坦な板状部材を用いて前記第１の接続電極の突出部を押圧し、前記第１の接続電極の上面を前記第１の絶縁膜の上面と面一の高さにする工程（ｆ）と、
    第２の基板に対して、前記工程（ａ）〜前記工程（ｆ）と同様の処理を実施し、第２の絶縁膜および第２の接続電極を形成する工程（ｇ）と、
    前記工程（ａ）〜前記工程（ｇ）を実施した後、前記第１の基板における前記第１の接続電極と前記第２の基板における前記第２の接続電極が互いに対向し、前記第１の基板における前記第１の絶縁膜と前記第２の基板における前記第２の絶縁膜が互いに対向するように、常温接合技術によって直接接合する工程（ｈ）を備えた半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記工程（ｆ）では、前記溝部内に空隙が残存する半導体装置の製造方法。
JP2014144695A 2014-07-15 2014-07-15 半導体装置およびその製造方法 Pending JP2016021497A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014144695A JP2016021497A (ja) 2014-07-15 2014-07-15 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014144695A JP2016021497A (ja) 2014-07-15 2014-07-15 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2016021497A true JP2016021497A (ja) 2016-02-04

Family

ID=55266165

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014144695A Pending JP2016021497A (ja) 2014-07-15 2014-07-15 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2016021497A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019047043A (ja) * 2017-09-05 2019-03-22 日本放送協会 積層型半導体素子および半導体素子基板、ならびにこれらの製造方法
JP2020516051A (ja) * 2017-02-07 2020-05-28 ロヒンニ リミテッド ライアビリティ カンパニー 半導体デバイスを積み重ねるための装置および方法
WO2020188719A1 (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体装置およびその製造方法
CN112236849A (zh) * 2019-05-15 2021-01-15 华为技术有限公司 一种混合键合结构以及混合键合方法
CN116525475A (zh) * 2023-07-05 2023-08-01 湖北芯研投资合伙企业(有限合伙) 一种基于预定位自补偿式对准的晶圆级混合键合方法
KR20230123494A (ko) 2020-12-25 2023-08-23 도쿄엘렉트론가부시키가이샤 기판 접합 시스템 및 기판 접합 방법
US20230268307A1 (en) * 2018-04-11 2023-08-24 Adeia Semiconductor Bonding Technologies Inc. Low temperature bonded structures

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020516051A (ja) * 2017-02-07 2020-05-28 ロヒンニ リミテッド ライアビリティ カンパニー 半導体デバイスを積み重ねるための装置および方法
JP2019047043A (ja) * 2017-09-05 2019-03-22 日本放送協会 積層型半導体素子および半導体素子基板、ならびにこれらの製造方法
US20230268307A1 (en) * 2018-04-11 2023-08-24 Adeia Semiconductor Bonding Technologies Inc. Low temperature bonded structures
CN113348555B (zh) * 2019-03-18 2023-08-18 铠侠股份有限公司 半导体装置及其制造方法
WO2020188719A1 (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体装置およびその製造方法
TWI720527B (zh) * 2019-03-18 2021-03-01 日商東芝記憶體股份有限公司 半導體裝置及其製造方法
CN113348555A (zh) * 2019-03-18 2021-09-03 铠侠股份有限公司 半导体装置及其制造方法
CN112236849A (zh) * 2019-05-15 2021-01-15 华为技术有限公司 一种混合键合结构以及混合键合方法
JP2022533104A (ja) * 2019-05-15 2022-07-21 華為技術有限公司 ハイブリッド接合構造およびハイブリッド接合方法
EP3955278A4 (en) * 2019-05-15 2022-04-27 Huawei Technologies Co., Ltd. HYBRID BOND STRUCTURE AND HYBRID BOND METHOD
US11756922B2 (en) 2019-05-15 2023-09-12 Huawei Technologies Co., Ltd. Hybrid bonding structure and hybrid bonding method
KR20230123494A (ko) 2020-12-25 2023-08-23 도쿄엘렉트론가부시키가이샤 기판 접합 시스템 및 기판 접합 방법
CN116525475A (zh) * 2023-07-05 2023-08-01 湖北芯研投资合伙企业(有限合伙) 一种基于预定位自补偿式对准的晶圆级混合键合方法
CN116525475B (zh) * 2023-07-05 2024-04-02 湖北芯研投资合伙企业(有限合伙) 一种基于预定位自补偿式对准的晶圆级混合键合方法

Similar Documents

Publication Publication Date Title
US10840204B2 (en) Semiconductor device for bonding conductive layers exposed from surfaces of respective interconnection layers
TWI746776B (zh) 半導體元件及其製造方法
JP2016021497A (ja) 半導体装置およびその製造方法
JP2010045371A (ja) 導電性保護膜を有する貫通電極構造体及びその形成方法
US10923448B2 (en) Bond pad with micro-protrusions for direct metallic bonding
WO2010035375A1 (ja) 半導体装置及びその製造方法
JP2016018879A (ja) 半導体装置および半導体装置の製造方法
JP5663607B2 (ja) 半導体装置
TWI551199B (zh) 具電性連接結構之基板及其製法
JP2003209134A (ja) 半導体装置及びその製造方法
JP2008311599A (ja) モールド再構成ウェハー、これを利用したスタックパッケージ及びその製造方法
JP2003188207A (ja) 半導体素子及びその製造方法
KR100284738B1 (ko) 다층금속배선을갖는반도체소자의패드및그제조방법
JP3923440B2 (ja) ボンディングパッド下部に補強構造を有する半導体素子及びその製造方法
JP3685722B2 (ja) 半導体装置及びその製造方法
JP2010205921A (ja) 半導体装置および半導体装置の製造方法
US7514340B2 (en) Composite integrated device and methods for forming thereof
JP2002222811A (ja) 半導体装置およびその製造方法
JP6473897B2 (ja) 半導体デバイスの製造方法
WO2011148445A1 (ja) 半導体装置及びその製造方法
JP5559773B2 (ja) 積層半導体装置の製造方法
US8168526B2 (en) Semiconductor chip package and method for manufacturing thereof
TWI559414B (zh) 基底穿孔製程
US11842979B2 (en) Semiconductor device and method of manufacturing the same
KR20000009043A (ko) 다층 패드를 구비한 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20160520