KR20000009043A - 다층 패드를 구비한 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본딩 패드와 층간 절연막의 크랙(crack) 발생을 제거하기 위한 다층 패드를 구비한 반도체 소자 및 그 제조방법이 개시된다. 반도체 기판 상에는 제 1 층간 절연막이 형성되어 있고, 제 1 층간 절연막 상의 소정 부분에는 떡판 형상의 제 1 도전성 패드가 형성되어 있으며, 제 1 도전성 패드를 포함한 제 1 층간 절연막 상에는 제 1 도전성 패드 표면이 소정 부분 노출되도록 패드 창 영역 외곽부를 따라 제 1 비어 홀이 구비된 제 2 층간 절연막이 형성되어 있다. 제 1 비어 홀 내에는 제 1 도전성 플러그가 형성되어 있고, 제 2 층간 절연막 상에는 제 1 도전성 플러그와 연결되도록, 중앙부에 와이드 관통 홀이 구비된 폐곡선 형태의 제 2 도전성 패드가 형성되어 있으며, 제 2 도전성 패드를 포함한 제 2 층간 절연막 상에는 제 2 도전성 패드의 각 모서리 영역이 소정 부분 노출되도록 제 2 비어 홀이 구비된 제 3 층간 절연막이 형성되어 있다. 제 2 비어 홀 내에는 제 2 도전성 플러그가 형성되어 있고, 제 3 층간 절연막 상의 소정 부분에는 제 2 도전성 플러그와 연결되도록 떡판 형상의 제 3 도전성 패드가 형성되어 있다. 그 결과, 와이어 본딩시나 또는 제품의 특성 테스트를 위한 프로빙시 도전성 패드에 미케니컬 스트레스(mechanical stress)가 가해지더라도 이를 적절하게 분산 및 완화시킬 수 있게 되므로, 도전성 패드 및 층간 절연막의 크랙 발생을 막을 수 있게 된다.

Description

다층 패드를 구비한 반도체 소자 및 그 제조방법
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 본딩 패드의 구조를 최적화하여, 크랙 발생을 막을 수 있도록 한 다층 패드를 구비한 반도체 소자 및 그 제조방법에 관한 것이다.
딥 서브마이크론(deep submicron) 시대로 접어들면서 반도체 소자 제조시 W-플러그, Al-플로우 및, CMP(chemical mechanical polishing) 공정을 조합한 다층 배선 공정의 적용이 필연적으로 요구되고 있다.
이와 같이 다층 배선 공정에 W-플러그 공정을 적용할 경우, W CMP 공정의 적용을 위해 반도체 소자 제조시, 콘택 홀 또는 비아 콘택 홀의 사이즈를 일원화 해 주어야 하므로, 기존에 일반적으로 적용되어 왔던 와이드(wide) 비아 콘택 홀을 갖는 본딩 패드와는 상이한 구조를 가지도록 본딩 패드를 형성해 주어야 한다.
이는, 본딩 패드를 기존 구조와 동일하게 가져간 상태에서 W을 CMP처리해 줄 경우, 패드 영역 경계 부위에 식각부산물(byproduct) 및 슬러리(slurry) 등과 같은 다량의 파티클(particle)이 잔존하게 되어, 와이어 본딩시 패드 경계면에서 골드 볼이 접착 불량에 의해 패드 표면으로부터 박리되어 미싱(missing)되는 현상과, 본딩 패드의 전기적 저항이 증가되는 등의 불량이 발생되므로, 이를 방지하기 위함이다.
도 1에는 이 W 플러그 공정 적용과 관련된 종래의 다층 패드를 구비한 반도체 소자 구조를 도시한 단면도가 제시되어 있다. 상기 단면도에는 편의상, 본 발명과 직접적으로 관련되는 패드 형성부의 구조만이 도시되어 있으며, 이를 참조하여 그 제조방법을 크게 제 3 단계로 구분하여 간략하게 살펴보면 다음과 같다.
제 1 단계로서, 필드 산화막과 트랜지스터 및 커패시터가 구비된 반도체 기판(10) 상의 패드 형성부에 제 1 층간 절연막(12)을 형성하고 평탄화한 다음, 상기 절연막(12) 상의 패드 형성부에, Al 합금이나 Cu 합금 재질의 제 1 도전성 패드(14)를 형성하고, 제 1 도전성 패드(14)를 포함한 제 1 층간 절연막(12) 상에 산화막 재질의 제 2 층간 절연막(18)을 형성한 후, 이를 평탄화한다. 이어, 이후 형성될 제 2 도전성 패드와의 연결을 위해 제 1 도전성 패드(14)의 표면이 소정 부분 노출되도록 제 2 층간 절연막(18)을 선택식각하여 상기 절연막(18) 내에 복수개의 제 1 비아 홀(16)을 형성하고, 후속 공정인 W 재질의 도전성막 증착 공정이 원활하게 이루어지도록 하기 위하여, 상기 비아 홀(26) 내에만 선택적으로 Ti/TiN 적층 구조의 장벽 금속막(미 도시)을 형성한다. 그 다음, 제 1 비아 홀(16)을 포함한 제 2 층간 절연막(18) 상에 CVD 공정을 이용하여 W 재질의 도전성막을 형성하고, CMP 공정으로 상기 도전성막을 평탄화시켜, 제 1 비아 홀(16) 내에 제 1 W 플러그(17)를 형성한다.
제 2 단계로서, 제 1 W 플러그(17)와 전기적으로 연결되도록, 제 2 층간 절연막(18) 상의 소정 부분에 Al 합금 재질이나 Cu 합금 재질의 제 2 도전성 패드(20)를 형성하고, 제 1 단계에서 제시된 공정과 동일한 방법으로 제 2 도전성 패드(20)를 포함한 제 2 층간 절연막(18) 상에 제 2 비아 홀(22)이 구비된 제 3 층간 절연막(24)을 형성한 다음, 제 2 비아 홀(22) 내에 제 2 W 플러그(23)를 형성한다.
제 3 단계로서, 제 2 W 플러그(23)와 전기적으로 연결되도록, 제 2 층간 절연막(24) 상의 소정 부분에 Al 합금 재질이나 Cu 합금 재질의 제 3 도전성 패드(26)를 형성하고, 패드 창 영역(와이어 본딩시 Au 볼이나 Au 범프가 형성될 부분)(30)으로 사용될 부분의 제 3 도전성 패드(26) 표면이 노출되도록, 제 3 도전성 패드(26)의 소정 부분과 제 3 층간 절연막(24) 상에 보호막(28)을 형성해 주므로써, 반도체 소자의 다층 패드 제조를 완료한다.
도 2에는 상기 공정에 의해 제조된 반도체 소자의 다층 패드를 위에서 내려다 본 평면도가 제시되어 있다.
상기 평면도를 참조하면, 패드 창 영역(30) 하부에 형성된 제 1 내지 제 3 도전성 패드(14),(20),(26)가 제 2 및 제 3 층간 절연막(18),(24) 내의 비어 홀(16),(22) 내에 형성된 W 플러그(17),(23)를 통해 서로 전기적으로 연결되도록 이루어져, 제 3 도전성 패드(26) 상에 정의된 패드 창 영역(30)을 통해 도전성 패드와 리드가 와이어 본딩되도록 반도체 소자가 형성되어 있음을 알 수 있다.
그러나, 상기 공정을 이용하여 도 1의 단면 구조를 가지도록 다층 패드를 구비한 반도체 소자를 형성할 경우에는 다음과 같은 문제가 발생하게 된다.
최종적으로 만들어진 반도체 제품의 전기적 특성 테스트시 프로빙(probing)에 의해 도전성 패드가 미케니컬 스트레스(mechanical stress)를 받게 되므로, 패드와 층간 절연막에 크랙(32)이 발생하게 된다. 이러한 현상은 패드 창에서 제 3 도전성 패드(26)와 리드(미도시)를 서로 전기적으로 연결시켜 주기 위하여 와이어 본딩 공정을 실시해 줄 때도 동일하게 발생된다.
이것은, 단단한 층간 절연막 사이 사이에 상대적으로 연성이 좋은 Al 합금 재질의 도전성 패드가 끼어있음으로 해서, 도 1의 화살표 방향으로 스트레스가 가해질 경우, 일차적으로 도전성 패드에 변형(distortion)이 생기게 되고, 이로 인하여 패드 및 층간 절연막 깨짐(32)이 발생되는 것으로, 이는 마치 두 개의 방석 사이에 유리를 놓고 밟았을 때 유리가 깨어지는 것과 동일한 이치라 할 수 있다.
특히, 고속/고성능(high speed/high performance)을 실현하기 위하여 한 제품 내에 메모리와 데이터를 처리할 수 있는 로직 회로(logic circuit)를 머지(merge)시킨 MDL(Merged Dram with Logic) 소자의 경우에는 메모리 파트와 로직 파트의 전기적 특성을 별도의 방법으로 검증해 주어야 하므로, 동일 패드에서 여러차례 프로빙을 실시해 주어야 하는 어려움이 있어 그만큼 패드와 층간 절연막에 크랙(32)이 발생될 가능성이 높아지게 된다.
이와 같이, 패드와 층간 절연막에 크랙(32)이 발생될 경우 와이어 본딩 불량 및 반도체 패키지의 어셈블리 특성 저하 등과 같은 심각한 질 저하 문제가 야기되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 다층 배선을 갖는 반도체 소자의 패드 구조를 변경시켜 주므로써, 와이어 본딩시나 또는 전기적 특성 평가시 프로빙에 의해 야기되는 패드와 층간 절연막의 크랙을 방지할 수 있도록 하여, 반도체 패키지의 어셈블리 특성 개선 및 소자 단품의 신뢰성 확보를 이룰 수 있도록 한 다층 패드를 구비한 반도체 소자를 제공함에 있다.
본 발명의 다른 목적은 상기 다층 패드를 구비한 반도체 소자를 효과적으로 제조할 수 있는 제조방법을 제공함에 있다.
도 1은 종래의 다층 패드를 구비한 반도체 소자 구조를 도시한 단면도,
도 2는 도 1의 평면도,
도 3은 본 발명의 제 1 실시에에 의한 다층 패드를 구비한 반도체 소자 구조를 도시한 사시도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 형성된 제 1 층간 절연막과; 상기 제 1 층간 절연막 상의 소정 부분에 형성된 떡판 형상의 제 1 도전성 패드와; 상기 제 1 도전성 패드를 포함한 상기 제 1 층간 절연막 상에 형성되며, 상기 제 1 도전성 패드 표면이 소정 부분 노출되도록 패드 창 영역 외곽부를 따라 제 1 비어 홀이 구비된 제 2 층간 절연막과; 상기 제 1 비어 홀 내에 형성된 제 1 도전성 플러그와; 상기 제 1 도전성 플러그와 연결되도록 상기 제 2 층간 절연막 상에 형성되며, 중앙부에 와이드 관통 홀이 구비된 폐곡선 형태의 제 2 도전성 패드와; 상기 제 2 도전성 패드를 포함한 상기 제 2 층간 절연막 상에 형성되며, 상기 제 2 도전성 패드의 각 모서리 영역이 소정 부분 노출되도록 제 2 비어 홀이 구비된 제 3 층간 절연막과; 상기 제 2 비어 홀 내에 형성된 제 2 도전성 플러그 및; 상기 제 2 도전성 플러그와 연결되도록 상기 제 3 층간 절연막 상의 소정 부분에 형성된 떡판 형상의 제 3 도전성 패드로 이루어진 다층 패드를 구비한 반도체 소자가 제공된다.
상기 다른 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계와; 상기 제 1 층간 절연막 상의 소정 부분에 떡판 형상의 제 1 도전성 패드를 형성하는 공정과; 상기 제 1 도전성 패드를 포함한 상기 제 1 층간 절연막상에, 패드 창 영역 외곽부의 상기 제 1 도전성 패드 표면이 소정 부분 노출되도록 제 1 비어 홀이 구비된 제 2 층간 절연막을 형성하는 공정과; 상기 제 1 비어 홀 내에 제 1 도전성 플러그를 형성하는 공정과; 상기 제 1 도전성 플러그와 연결되도록, 상기 제 2 층간 절연막 상의 소정 부분에 중앙부에 와이드 관통 홀이 형성된 폐곡선 형태의 제 2 도전성 패드를 형성하는 공정과; 상기 제 2 도전성 패드를 포함한 상기 제 2 층간 절연막 상에, 상기 제 2 도전성 패드의 각 모서리 영역이 소정 부분 노출되도록 제 2 비어 홀이 구비된 제 3 층간 절연막을 형성하는 공정과; 상기 제 2 비어 홀 내에 제 2 도전성 플러그를 형성하는 단계; 및 상기 제 2 도전성 플러그와 연결되도록, 상기 제 3 층간 절연막 상의 소정 부분에 떡판 형상의 제 3 도전성 패드를 형성하는 공정으로 이루어진 다층 패드를 구비한 반도체 소자 제조방법이 제공된다.
상기 구조를 가지도록 다층 패드를 구비한 반도체 소자를 제조한 결과, 와이어 본딩시나 혹은 제품의 특성 평가를 위한 프로빙시, 도전성 패드에 스트레스가 가해지더라도 이를 적절하게 분산시키는 것이 가능하게 되므로, 도전성 패드와 층간 절연막에서의 크랙 발생을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 W 플러그 공정 및 CMP 공정을 적용한 반도체 소자의 본딩 패드 구조를 최적화시켜 주므로써, 본딩 패드를 이루는 도전성 패드와 층간 절연막의 크랙 발생을 최소화할 수 있도록 하는데 주안점을 둔 기술이다. 도 3에는 이와 관련된 본 발명에 의한 다층 패드를 구비한 반도체 소자 구조를 도시한 사시도가 제시되어 있다.
도 3에 의하면, 본 발명에서 제시된 다층 패드를 구비한 반도체 소자는, 크게 다음과 같이 구성되어 있음을 알 수 있다.
필드 산화막과 트랜지스터 및 커패시터가 구비된 반도체 기판(100) 상에는 제 1 층간 절연막(102)이 형성되어 있고, 제 1 층간 절연막(102) 상의 패드 형성부에는 떡판 형상의 제 1 도전성 패드(104)가 형성되어 있으며, 제 1 도전성 패드(104)를 포함한 제 1 층간 절연막(102) 상에는 패드 창 영역 외곽의 제 1 도전성 패드(104) 표면이 소정 부분 노출되도록, 제 1 비아 홀(106)이 구비된 제 2 층간 절연막(108)이 형성되어 있고, 제 1 비어 홀(106) 내에는 제 1 도전성 플러그(107)가 형성되어 있다. 제 2 층간 절연막(108) 상의 소정 부분에는 중앙부에 와이드 관통 홀이 형성된 폐곡선 형태의 제 2 도전성 패드(110)가 제 1 도전성 플러그(107)와 연결되도록 형성되어 있고, 제 2 도전성 패드(110)를 포함한 제 2 층간 절연막(108) 상에는 제 2 도전성 패드(110)의 각 모서리 영역이 소정 부분 노출되도록, 제 2 비어 홀(112)이 구비된 제 3 층간 절연막(114)이 형성되어 있고, 제 2 비어 홀(112) 내에는 제 2 도전성 플러그(113)가 형성되어 있다. 제 3 층간 절연막(114) 상의 소정 부분에는 제 2 도전성 플러그(113)와 전기적으로 연결되는 떡판 형상의 제 3 도전성 패드(116)가 형성되어 있고, 제 3 도전성 패드(116)를 포함한 제 3 층간 절연막(114) 상에는 제 3 도전성 패드(116)의 표면이 소정 부분 노출되도록 보호막(미 도시)이 형성되어 있다. 여기서, 제 3 도전성 패드(116)의 표면 노출부는 패드 창 영역(미 도시)을 나타낸다.
이때, 제 1 비어 홀(106)은 패드 창 영역 외곽의 제 1 도전성 패드(104)가 노출되도록 형성되는 반면, 제 2 비어 홀(112)은 제 2 도전성 패드(110)의 각 모서리 영역만이 노출되도록 형성되므로, 제 1 및 제 2 비어 홀(106),(112)은 제 2 층간 절연막(108)과 제 3 층간 절연막(114) 내에서, 일직선 상에 놓여지지 않고 서로 어긋나게 위치하는 배열 구조를 가지게 된다.
따라서, 상기 구조의 다층 패드를 구비한 반도체 소자는 다음의 제 3 단계 단계를 거쳐 제조된다.
제 1 단계로서, 필드 산화막과 트랜지스터 및 커패시터가 구비된 반도체 기판(100) 상에 산화막 재질의 제 1 층간 절연막(102)을 형성하고 CMP 공정이나 에치백(etch back) 공정을 이용하여 이를 평탄화한 다음, 그 전면에 Al 합금이나 Cu 합금 재질의 도전성막을 5500 ~ 6500Å의 두께로 형성한다. 이어, 광식각 공정으로 상기 도전성막을 소정 부분 선택식각하여 제 1 층간 절연막(102) 상에 떡판 형상의 제 1 도전성 패드(104)를 형성한다. 그후, 제 1 도전성 패드(104)를 포함한 제 1 층간 절연막(102) 상에 산화막 재질의 제 2 층간 절연막(108)을 형성하고, 이를 CMP 공정이나 에치백 공정을 이용하여 평탄화한 다음, 제 1 도전성 패드(104)의 에지부(패드 창 영역의 와곽부) 표면이 소정 부분 노출되도록 제 2 층간 절연막(108)을 선택식각하여 상기 절연막(108) 내에 제 1 비어 홀(106)을 형성한다. 그 다음, 제 1 비어 홀(106)을 포함한 제 2 층간 절연막(108) 상에 W, Al 합금, Cu 합금 등의 도전성 물질을 CVD법을 이용하여 형성한 다음, 이를 CMP 공정을 이용하여 평탄화시켜, 제 1 비어 홀(106) 내에 제 1 도전성 플러그(107)를 형성한다. 이때, 상기 도전성 플러그(107)가 W으로 형성되었을 경우에는 막질 증착 특성을 향상시켜 주기 위하여 제 1 비어 콘택 홀(106) 내부에 Ti/TiN 적층막 구조의 제 1 장벽 금속막(미 도시)을 더 형성해 주어야 한다.
제 2 단계로서, 제 2 층간 절연막(108) 상의 소정 부분에, 중앙부에 와이드 관통 홀이 구비된 폐곡선 형태의 제 2 도전성 패드(110)를 제 1 도전성 플러그(104)와 연결되도록 형성한 후, 제 2 도전성 패드(110)를 포함한 제 2 층간 절연막(108) 상에 산화막 재질의 제 3 층간 절연막(114) 형성하고 이를 CMP 공정이나 에치백 공정을 이용하여 평탄화한 다음, 제 2 도전성 패드(110)의 각 모서리 영역이 소정 부분 노출되도록 제 3 층간 절연막(114)을 선택식각하여 상기 절연막(114) 내에 제 2 비어 홀(112)을 형성하고, 기 언급된 공정과 동일한 방법으로 제 2 비어 홀(112) 내에 W이나 Al 합금 또는 Cu 합금 재질의 제 2 도전성 플러그(113)를 형성한다. 이 경우 역시, 상기 도전성 플러그(113)가 W으로 형성되었을 경우에는 막질 증착 특성을 향상시켜 주기 위하여 상기 제 2 비어 콘택 홀(112) 내부에 Ti/TiN 적층막 구조의 제 2 장벽 금속막(미 도시)을 더 형성해 주어야 한다.
제 3 단계로서, 제 3 층간 절연막(114) 상의 소정 부분에, 제 2 도전성 플러그(110)와 연결되도록 떡판 형상의 제 3 도전성 패드(116)를 형성한 뒤, 상기 도전성 패드(116)의 표면이 소정 부분 노출되도록 제 3 도전성 패드(116)를 포함한 제 3 층간 절연막(114) 상에 보호막(미 도시)을 형성해 주므로써, 다층 배선을 갖는 반도체 소자의 다층 패드 제조를 완료한다. 이때, 상기 제 3 도전성 패드(116)는 Al 합금이나 Cu 합금 재질로 형성된다.
이러한 구조를 가지도록 다층 패드를 제조할 경우, 와이어 본딩시나 제품의 특성을 평가하기 위한 프로빙시 외부로부터 패드나 층간 절연막에 가해지는 스트레스를 분산시킬 수 있게 되므로, 종래의 경우에 비해 패드나 층간 절연막의 크랙 발생을 현저히 줄일 수 있게 된다.
이때, 본 발명에서 제시된 반도체 소자의 다층 패드 구조는 기 언급된 3층 배선 구조를 갖는 반도체 소자외에, 4층 및 5층 배선 구조를 갖는 반도체 소자 제조시에도 동일하게 적용 가능하다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 와이어 본딩시나 또는 제품의 특성 테스트를 위한 프로빙시 도전성 패드에 미케니컬 스트레스(mechanical stress)가 가해지더라도 이를 적절하게 분산 및 완화시킬 수 있게 되므로, 도전성 패드 및 층간 절연막의 크랙 발생을 막을 수 있게 된다.

Claims (17)

  1. 반도체 기판 상에 형성된 제 1 층간 절연막과;
    상기 제 1 층간 절연막 상의 소정 부분에 형성된 떡판 형상의 제 1 도전성 패드와;
    상기 제 1 도전성 패드를 포함한 상기 제 1 층간 절연막 상에 형성되며, 상기 제 1 도전성 패드 표면이 소정 부분 노출되도록 패드 창 영역 외곽부를 따라 제 1 비어 홀이 구비된 제 2 층간 절연막과;
    상기 제 1 비어 홀 내에 형성된 제 1 도전성 플러그와;
    상기 제 1 도전성 플러그와 연결되도록 상기 제 2 층간 절연막 상에 형성되며, 중앙부에 와이드 관통 홀이 구비된 폐곡선 형태의 제 2 도전성 패드와;
    상기 제 2 도전성 패드를 포함한 상기 제 2 층간 절연막 상에 형성되며, 상기 제 2 도전성 패드의 각 모서리 영역이 소정 부분 노출되도록 제 2 비어 홀이 구비된 제 3 층간 절연막과;
    상기 제 2 비어 홀 내에 형성된 제 2 도전성 플러그 및;
    상기 제 2 도전성 플러그와 연결되도록 상기 제 3 층간 절연막 상의 소정 부분에 형성된 떡판 형상의 제 3 도전성 패드로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
  2. 제 1항에 있어서, 상기 제 1 내지 제 3 도전성 패드는 Al 합금이나 Cu 합금으로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
  3. 제 1항에 있어서, 상기 제 1 및 제 2 도전성 플러그는 W, Al 합금, Cu 합금 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
  4. 제 3항에 있어서, 상기 제 1 및 제 2 도전성 플러그가 W으로 이루어진 경우, 상기 제 1 및 제 2 비어 홀 내에 제 1 및 제 2 장벽 금속막이 더 형성된 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
  5. 제 4항에 있어서, 상기 제 1 및 제 2 장벽 금속막은 Ti/TiN 적층 구조를 갖는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
  6. 제 1항에 있어서, 상기 제 1 및 제 2 비어 홀은 상기 제 2 층간 절연막과 상기 제 3 층간 절연막 내에서, 일직선 상에 놓여지지 않고 서로 어긋나게 위치하도록 배열된 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
  7. 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계와;
    상기 제 1 층간 절연막 상의 소정 부분에 떡판 형상의 제 1 도전성 패드를 형성하는 공정과;
    상기 제 1 도전성 패드를 포함한 상기 제 1 층간 절연막상에, 패드 창 영역 외곽부의 상기 제 1 도전성 패드 표면이 소정 부분 노출되도록 제 1 비어 홀이 구비된 제 2 층간 절연막을 형성하는 공정과;
    상기 제 1 비어 홀 내에 제 1 도전성 플러그를 형성하는 공정과;
    상기 제 1 도전성 플러그와 연결되도록, 상기 제 2 층간 절연막 상의 소정 부분에 중앙부에 와이드 관통 홀이 형성된 폐곡선 형태의 제 2 도전성 패드를 형성하는 공정과;
    상기 제 2 도전성 패드를 포함한 상기 제 2 층간 절연막 상에, 상기 제 2 도전성 패드의 각 모서리 영역이 소정 부분 노출되도록 제 2 비어 홀이 구비된 제 3 층간 절연막을 형성하는 공정과;
    상기 제 2 비어 홀 내에 제 2 도전성 플러그를 형성하는 단계; 및
    상기 제 2 도전성 플러그와 연결되도록, 상기 제 3 층간 절연막 상의 소정 부분에 떡판 형상의 제 3 도전성 패드를 형성하는 공정으로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
  8. 제 7항에 있어서, 상기 제 1 내지 제 3 도전성 패드는 Al 합금이나 Cu 합금으로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
  9. 제 1항에 있어서, 상기 제 1 및 제 2 도전성 플러그는 W, Al 합금, Cu 합금 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
  10. 제 9항에 있어서, 상기 제 1 및 제 2 도전성 플러그를 W으로 형성할 경우, 상기 제 1 및 제 2 비어 홀 내에 제 1 및 제 2 장벽 금속막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
  11. 제 10항에 있어서, 상기 제 1 및 제 2 장벽 금속막은 Ti/TiN 적층 구조로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
  12. 제 7항에 있어서, 상기 제 1 및 제 2 비어 홀은 상기 제 2 층간 절연막과 상기 제 3 절연막 내에서, 일직선 상에 놓여지지 않고 서로 어긋나게 위치하도록 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
  13. 제 7항에 있어서, 상기 제 1 도전성 플러그는
    상기 제 1 비어 홀을 포함한 상기 제 2 층간 절연막 상에 도전성막을 형성하는 공정과;
    CMP 공정을 이용하여 상기 도전성막을 평탄화하는 공정을 거쳐 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
  14. 제 7항에 있어서, 상기 제 1 비어 홀이 구비된 상기 제 2 층간 절연막은
    상기 제 1 도전성 패드를 포함한 상기 제 1 층간 절연막상에 제 2 층간 절연막을 형성한 뒤, 이를 평탄화하는 공정과;
    패드 창 영역 외곽부의 상기 제 1 도전성 패드 표면이 소정 부분 노출되도록 상기 제 2 층간 절연막을 선택식각하는 공정을 거쳐 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
  15. 제 14항에 있어서, 상기 제 2 및 제 3 층간 절연막은 CMP 공정이나 에치백 공정을 이용하여 평탄화하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
  16. 제 7항에 있어서, 상기 제 2 비어 홀이 구비된 상기 제 3 층간 절연막은
    상기 제 2 도전성 패드를 포함한 상기 제 2 층간 절연막 상에 제 3 층간 절연막을 형성한 뒤, 이를 평탄화하는 공정과;
    상기 제 2 도전성 패드의 각 모서리 영역이 소정 부분 노출되도록 상기 제 3 층간 절연막을 선택식각하는 공정을 거쳐 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
  17. 제 16항에 있어서, 상기 제 3 층간 절연막은 CMP 공정이나 에치백 공정을 이용하여 평탄화하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
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