KR20020057340A - 반도체 소자의 다층 배선 구조 및 그 제조방법 - Google Patents

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KR20020057340A
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Abstract

다층 배선 형성시, P-폴리 패턴을 도입해서 별도의 공정 추가없이도 비어 홀 내에서의 제 1 금속배선과 제 2 금속배선(비어 콘택) 간의 접촉면적을 기존대비 넓게 확보할 수 있도록 하므로써, 얼로이 공정중에 비어 콘택쪽으로 집중되는 열 스트레스를 완화시킬 수 있도록 하여 열 스트레스에 대한 저항력을 높이고, 콘택 배선의 신뢰성을 향상시킬 수 있도록 한 반도체 소자의 다층 배선 구조 및 그 제조방법이 개시된다.
이를 구현하기 위하여 본 발명에서는, 절연기판 상에 형성된 P-폴리 패턴과, 상기 P-폴리 패턴의 표면이 일부 노출되도록 제 1 비어 홀이 구비된 제 1 층간 절연막과, 상기 P-폴리 패턴 상측의 제 1 층간절연막 상에 형성되며, 상기 제 1 비어 홀과 일체로 연결되도록 중공홀이 구비된 제 1 금속배선과, 상기 제 1 금속배선을 포함한 제 1 층간절연막 상에 형성되며, 상기 중공홀과 일체로 연결되도록 제 2 비어 홀이 구비된 제 2 층간절연막 및 상기 P-폴리 패턴과 접하도록 제 1, 제 2 비어 홀과 중공홀을 포함한 상기 제 2 층간절연막 상의 소정 부분에 걸쳐 형성된 도전성 플러그로 이루어져, 상기 도전성 플러그와 P-폴리 패턴이 제 2 금속배선인 비어 콘택의 역할을 하도록 설계된 구조의 다층 배선이 제공된다.

Description

반도체 소자의 다층 배선 구조 및 그 제조방법{Multi-interconnection structure of semiconductor device and method for fabricating the same}
본 발명은 최종 보호막 형성후 실시되는 후단 얼로이 공정(달리, 하이드로젠 어닐링 공정이라 한다)시 인가되는 열 스트레스(thermal stress)에 대한 저항력을 높이고, 콘택 배선의 신뢰성을 향상시킬 수 있도록 한 반도체 소자의 다층 배선 구조 및 그 제조방법에 관한 것이다.
딥 서브마이크론(deep submicron) 시대로 접어들면서 반도체 소자의 집적도가 높아지게 되었고, 그 결과 단위 소자의 크기도 감소하게 되었다. 이러한 이유로 인해 소자와 소자간을 연결하기 위한 비어 콘택의 크기와 금속배선 간의간격(space) 또한 작아지고 있어, 최근에는 반도체 소자 제조시 W-플러그, Al-플로우 및 CMP 공정(Chemical Mechanical Polishing)(또는 에치백 공정)을 조합한 다층 배선 공정의 적용이 필연적으로 요구되고 있다.
도 1a 내지 도 1d에는 이와 관련된 종래의 다층 배선 제조방법을 보인 공정순서도가 제시되어 있다. 상기 공정순서도를 참조하여 그 제조공정을 제 4 단계로 구분하여 살펴보면 다음과 같다. 여기서는 일 예로서, 이층 배선 구조를 갖는 소자 제조방법에 대하여 살펴본다.
제 1 단계로서, 도 1a와 같이 트랜지스터, 커패시터, 레지스터 등의 하부 구조가 구비된 절연기판(10) 상에 제 1 금속배선(12)을 형성한다.
제 2 단계로서, 도 1b와 같이 제 1 금속배선(12)을 포함한 절연기판(10) 상에 층간절연막(14)을 형성한다.
제 3 단계로서, 도 1c와 같이 제 1 금속배선(12)의 표면이 소정 부분 노출되도록 층간절연막(14)을 선택식각하여 상기 절연막(14) 내에 비어 홀(h)을 형성한다.
제 4 단계로서, 도 1d와 같이 비어 홀(h) 내부가 충분히 채워지도록 상기 결과물 상에 Al 재질의 도전막을 증착하고 이를 선택식각하여 제 2 금속배선으로서 비어 콘택(16)을 형성한다. 이어, 비어 콘택(16)을 포함한 층간절연막(14) 상에 "HDP(High Density Plasma) 산화막/질화막" 적층 구조의 보호막(18)을 형성하고, 배선 형성이 완료된 상기 기판을 수소(H2) 분위기하에서 열처리하는 얼로이(Alloy)공정을 실시하므로써, 본 공정 진행을 완료한다. 이와 같이, 보호막(18) 형성후 얼로이 공정을 별도 더 실시한 것은 실리콘 기판과 게이트 산화막의 계면에 존재하는 미결합 구조(댕글링 본드)에 수소가 결합되도록 하여, 이 부분에 전하(charge)와 같은 형태의 불순물들이 달라붙는 것을 사전에 차단시켜 주므로써, 옥사이드 터널링을 방지하고 게이트 산화막의 신뢰성을 증가시키기 위함이다.
그 결과, 비어 홀(h)을 통해 제 1 금속배선(12)과 제 2 금속배선(참조번호 16의 비어 콘택을 나타냄)이 연결되는 구조의 다층 배선이 완성된다.
그러나 이러한 일련의 제조공정을 도입해서 도 1d의 구조를 다층 배선을 제조할 경우에는 소자 제조시 다음과 같은 문제가 발생된다.
보호막(18) 형성시에는 통상, HDP 산화막은 7000Å 이상의 두께(예컨대, 7000 ~ 10000Å)로 형성하고 질화막은 6000Å 내외의 두께로 형성하고 있는데, 이와같이 HDP 산화막을 기존의 PE-산화막 적용시 사용되던 두께(예컨대, 1500Å)보다 두껍게 가져간 것은 적어도 이 정도의 두께를 확보해야지만 PE-산화막 사용시 나타나던 불량(예컨대, 포비든 갭(forbidden gap) 발생, 보호막 크랙, PR 포핑(PR popping), 갈매기 결함 등) 발생을 제거할 수 있기 때문이다.
보호막(18) 두께의 증가는 곧바로 후속 얼로이 공정의 온도와 시간을 증가시키는 원인이 되는데, 이는 보호막 두께가 증가할수록 수소 확산 경로가 길어지는 결과가 초래되어, 게이트 산화막쪽으로의 수소 전달이 제대로 이루어지지 않기 때문이다. 따라서, 얼로이 공정의 효과를 극대화하기 위해서는 보호막의 두께 증가분 만큼 얼로이 공정의 온도는 높이고, 시간은 길게 확보해 주어야 한다.
하지만 보호막(18)이 비어 콘택(16)을 견고하게 막고 있는 상태에서 후속 얼로이 공정의 온도와 시간을 증가시키면 상기 공정시 가해지는 열 스트레스가 보호막(18)을 이루는 HDP 산화막의 물리적인 특성상 외부로 빠져나가지 못하고, 비어 콘택(16)쪽으로 집중되는 현상이 발생된다. 이러한 현상은 보호막의 두께가 두꺼울수록 심화된다.
상기 현상이 발생될 경우, 비어 콘택(16) 내에 크랙(crack)이 유발되거나 심할 경우 비어 콘택(16)과 제 1 금속배선(12)간의 박리가 이루어져 비어 콘택이 배선으로서의 역할을 못하게 되고, HTS(Hot Temperature Storage)와 같은 신뢰성 테스트시 불량이 유발되는 등의 문제가 야기되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 다층 배선 형성시 P-폴리 패턴을 도입해서 별도의 공정 추가없이도 비어 홀 내에서의 제 1 금속배선과 제 2 금속배선(비어 콘택) 간의 접촉면적을 기존대비 넓게 확보할 수 있도록 하므로써, 얼로이 공정중에 비어 콘택쪽으로 집중되는 열 스트레스를 완화시킬 수 있도록 하여 열 스트레스에 대한 저항력을 높이고, 콘택 배선의 신뢰성을 향상시킬 수 있도록 한 반도체 소자의 다층 배선 구조가 제공된다.
본 발명의 다른 목적은, 상기 구조의 다층 배선을 효과적으로 제조할 수 있는 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래의 다층 배선 제조방법을 보인 공정순서도,
도 2a 내지 도 2f는 본 발명에 의한 다층 배선 제조방법을 보인 공정순서도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 절연기판 상에 형성된 P-폴리 패턴; 상기 P-폴리 패턴의 표면이 일부 노출되도록 제 1 비어 홀이 구비된 제 1 층간 절연막; 상기 P-폴리 패턴 상측의 상기 제 1 층간절연막 상에 형성되며, 상기 제 1 비어 홀과 일체로 연결되도록 중공홀이 구비된 제 1 금속배선; 상기 제 1 금속배선을 포함한 상기 제 1 층간절연막 상에 형성되며, 상기 중공홀과 일체로 연결되도록 제 2 비어 홀이 구비된 제 2 층간절연막; 상기 P-폴리 패턴과 접하도록 상기 제 1, 제 2 비어 홀과 상기 중공홀을 포함한 상기 제 2 층간절연막 상의 소정 부분에 걸쳐 형성된 도전성 플러그; 및 상기 도전성 플러그를 포함한 상기 제 2 층간절연막 상에 형성된 보호막으로 이루어져, 상기 도전성 플러그와 상기 P-폴리 패턴이 제 2 금속배선인 비어 콘택의 역할을 하도록 설계된 반도체 소자의 다층 배선 구조가 제공된다.
상기 다른 목적을 달성하기 위하여 본 발명에서는, 절연기판 상에 P-폴리 패턴을 형성하는 단계; 상기 P-폴리 패턴을 포함한 상기 절연기판 상에 제 1 층간절연막을 형성하는 단계; 상기 P-폴리 패턴 상측의 상기 제 1 층간절연막 상에 중공홀을 갖는 제 1 금속배선을 형성하는 단계; 상기 제 1 금속배선을 포함한 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계; 비어 홀 형성부를 한정하는 감광막 패턴을 마스크로해서 상기 제 1 금속배선의 표면이 노출되도록 상기 제 2 층간절연막을 선택식각하여 상기 중공홀과 일체로 연결되는 구조의 제 2 비어 홀을 형성하는 단계; 표면이 노출된 상기 제 1 금속배선을 마스크로해서, 상기 P-폴리패턴의 상면이 일부 노출되도록 상기 중공홀 하단의 상기 제 1 층간절연막을 선택식각하여 상기 중공홀과 일체로 연결되는 구조의 제 1 비어 홀을 형성하는 단계; 상기 P-폴리 패턴과 연결되도록 상기 제 1 및 제 2 비어홀과 상기 중공홀을 포함한 상기 제 2 층간절연막 상의 소정 부분에 걸쳐 도전성 플러그를 형성하여, 상기 도전성 플러그와 상기 P-폴리 패턴으로 구성된 제 2 금속배선용 비어 콘택을 형성하는 단계; 및 상기 비어 콘택을 포함한 상기 제 2 층간절연막 상에 보호막을 형성하는 단계를 포함하는 반도체 소자의 다층 배선 제조방법이 제공된다.
이때, 상기 제 2 비어 홀은 제 1 비어 홀보다 큰 사이즈로 설계되며, 상기 절연기판은 트랜지스터, 커패시터, 레지스터 등의 하부 구조가 구비된 기판으로서 상기 P-폴리 패턴은 상기 커패시터의 플레이트 전극이나 레지스트 형성 과정에서 함께 제조된 도전 막질을 나타낸다.
상기와 같이 다층 배선 공정을 진행할 경우, 별도의 공정 추가없이도 비어 홀의 바텀 부분에서 뿐만 아니라 그 측면에서도 비어 콘택과 제 1 금속배선간의 접촉이 이루어진 것과 동등한 효과를 얻을 수 있게 되므로, 비어 홀 내부에서의 제 1 금속배선과 비어 콘택 간의 접촉면적을 기존대비 넓게 확보할 수 있어, 얼로이 공정시 비어 콘택쪽으로 집중되는 열 스트레스를 완화시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에서 제안된 반도체 소자의 다층 배선 제조방법을 보인 공정순서도를 도시한 것으로, 이를 참조하여 그 제조공정을 제 6 단계로구분하여 살펴보면 다음과 같다. 여기서는 일 예로서, 이층 배선 구조를 갖는 소자 제조방법에 대하여 살펴본다.
제 1 단계로서, 도 2a와 같이 트랜지스터, 커패시터, 레지스터 등의 하부 구조를 갖는 절연기판(100) 상에 P-폴리 패턴(102)을 형성한다. 이때, 상기 P-폴리 패턴(102)은 커패시터의 플레이트 전극이나 레지스터를 형성하기 위한 도전막(P형 불순물이 도핑된 폴리실리콘막) 식각시 커패시터나 레지스터가 형성될 부분 이외에 비어 콘택이 형성될 부분에도 상기 도전막을 남기는 방식으로 함께 제조되므로, 이의 제조시 별도의 막질 증착 공정이나 식각 공정은 요구되지 않는다.
제 2 단계로서, 도 2b와 같이 P-폴리 패턴(102)을 포함한 절연기판(100) 상에 제 1 층간절연막(104)을 형성한다.
제 3 단계로서, 도 2c와 같이 P-폴리 패턴(102) 상측의 제 1 층간절연막(104) 상에 상기 절연막(104)의 표면이 일부 노출되도록 중공홀(t)이 구비된 제 1 금속배선(106)을 형성한다. 이와 같이 제 1 금속배선(106) 내에 중공홀(t)을 별도 더 형성한 것은 이후 형성될 비어 콘택과 P-폴리 패턴(102) 간을 전기적 연결이 가능토록 하기 위함이다.
제 4 단계로서, 도 2d와 같이 제 1 금속배선(106)을 포함한 제 1 층간절연막(104) 상에 제 2 층간절연막(108)을 형성한다.
제 5 단계로서, 도 2e와 같이 비어 홀 형성부를 한정하는 감광막 패턴(미도시)을 마스크로해서 상기 중공홀(t) 주변의 제 1 금속배선(106) 표면이 노출될 때까지 제 2 층간절연막(108)을 선택식각한다. 그 결과, 중공홀(t)보다 큰 사이즈를가지되, 이와 일체로 연결되는 구조의 제 2 비어 홀(h2)이 형성된다. 이때, 상기 제 1 금속배선(106)은 제 2 층간절연막(108) 식각시 에치스토퍼막으로서의 역할을 담당한다. 이어, 제 1 금속배선(106)을 마스크로해서 P-폴리 패턴(102)의 상면이 일부 노출되도록 상기 중공홀(t) 하단의 제 1 층간절연막(104)을 선택식각한다. 그 결과, 상기 중공홀(t)과 동일 사이즈를 가지면서 동시에 이와 일체로 연결되는 구조의 제 1 비어 홀(h1)이 형성된다. 이 경우 역시, 상기 P-폴리 패턴(102)은 제 1 층간절연막(104) 식각시 에치스토퍼막으로서의 역할을 담당한다.
제 6 단계로서, 도 2f와 같이 P-폴리 패턴(102)과 접하도록 상기 제 1 및 제 2 비어 홀(h1),(h2)과 중공홀(t) 내부를 포함한 제 2 층간절연막(108) 상의 소정 부분에 걸쳐 Al 재질의 도전성 플러그(110)를 형성하여, 도전성 플러그(110)와 P-폴리 패턴(102)으로 구성된 제 2 금속배선용 비어 콘택을 형성한다. 이어, 비어 콘택을 포함한 제 2 층간절연막 상에 "HDP 산화막/질화막" 적층 구조의 보호막(112)을 형성하고, 배선 형성이 완료된 상기 기판을 수소 분위기하에서 열처리하는 얼로이 공정을 실시하므로써, 본 공정 진행을 완료한다. 이때, 상기 HDP 산화막은 7000Å 이상의 두께(예컨대, 7000 ~ 10000Å)로 형성되고, 질화막은 6000Å 내외의 두께로 형성된다.
그 결과, 도 2f에서 알 수 있듯이 비어 콘택이 형성될 부분의 절연기판(100) 상에는 P-폴리 패턴(102)이 형성되고, 상기 결과물 상에는 P-폴리 패턴(102)의 표면이 일부 노출되도록 제 1 비어 홀(h1)이 구비된 제 1 층간 절연막(104)이 형성되며, 상기 P-폴리 패턴(102) 상측의 제 1 층간절연막(104) 위에는 제 1 비어 홀(h1)과 일체로 연결되도록 중공홀(t)이 구비된 제 1 금속배선(106)이 형성되고, 상기 제 1 금속배선(106)을 포함한 제 1 층간절연막(104) 상에는 상기 중공홀(t)과 일체로 연결되도록 제 2 비어 홀(h2)이 구비된 제 2 층간절연막(108)이 형성되며, 상기 제 1, 제 2 비어 홀(h1),(h2)과 중공홀(t) 내부를 포함한 제 2 층간절연막(108) 상의 소정 부분에 걸쳐서는 P-폴리 패턴(102)과 접하도록 Al 재질의 도전성 플러그(110)가 형성되고, 상기 도전성 플러그(110)를 포함한 제 2 층간절연막(108) 상에는 "HDP 산화막/질화막" 적층 구조의 보호막(112)이 형성되도록 이루어져, 상기 도전성 플러그(110)와 P-폴리 패턴(102)이 제 2 금속배선인 비어 콘택의 역할을 하도록 설계된 구조의 다층 배선이 완성된다.
이때, 제 2 비어 홀(h2)은 제 1 비어 홀(h1)보다 큰 사이즈로 설계되며, 상기 절연기판(100)은 트랜지스터, 커패시터, 레지스터 등의 하부 구조가 구비된 기판으로서, 여기서 P-폴리 패턴(102)은 상기 커패시터의 플레이트 전극이나 레지스트 형성 과정에서 함께 제조된 도전 막질을 나타낸다.
상기 구조를 가지도록 다층 배선을 제조하면 별도의 공정(P-폴리 패턴을 형성하기 위한 도전막 증착 및 이의 식각 공정) 추가없이도 비어 홀의 바텀(bottom) 부분에서 뿐만 아니라 그 측면(제 1 금속배선과 도전성 플러그가 접촉된 부분)에서도 비어 콘택과 제 1 금속배선(106)간의 접촉이 이루어진 것과 동등한 효과를 얻을 수 있게 된다.
따라서, 제 1 금속전극의 상면만이 비어 콘택과 접하도록 소자 설계가 이루어지던 종래의 경우에 비해 비어 홀(제 1 비어 홀과 중공홀 및 제 2 비어 홀에 의해 정의되는 내부 공간을 총칭해서 일컬음) 내부에서의 제 1 금속배선(106)과 비어 콘택 간의 접촉면적을 넓게 확보할 수 있게 된다.
그 결과, 보호막(112) 형성후 실시되는 얼로이 공정시 비어 콘택쪽으로 집중되는 열 스트레스를 기존대비 완화시킬 수 있게 되므로, 비어 콘택의 열스트레스에 대한 저항성을 높일 수 있어, 비어 콘택의 크랙 유발을 최소화할 수 있게 될 뿐 아니라 HTS와 같은 신뢰성 테스트시 불량이 유발되는 것을 최대한 억제할 수 있게 된다.
게다가 이 경우는 비어 콘택이 Al 재질의 도전성 플러그와 P-폴리 패턴(102)으로 형성되어 있기는 하나, 도전성 플러그(110) 형성시 Al이 폴리 패턴쪽으로 확산되어져 P-폴리 패턴이 Al화되므로, 실제로는 비어 콘택이 Al 단일 재질로 구성된 것과 동일하여 이종 물질의 구성에 기인하여 유발되는 용이한 박리는 고려하지 않아도 된다.
간혹, 열 스트레스로 인해 비어 콘택을 이루는 도전성 플러그(110)로부터 P-폴리 패턴(102)이 박리되더라도(떨어져 나가더라도) 제 1 금속배선(106)과 제 2 금속배선인 도전성 플러그(110) 간의 직접적인 박리가 이루어진 것이 아니므로, 소자 구동시 아무런 문제가 발생되지 않는다.
이상에서 살펴본 바와 같이 본 발명에 의하면, P-폴리 패턴을 도입해서 별도의 공정 추가없이도 비어 홀 내에서의 제 1 금속배선과 제 2 금속배선(비어 콘택)간의 접촉면적을 기존대비 넓게 확보할 수 있도록 다층 배선 구조를 변경하므로써, 얼로이 공정중에 비어 콘택쪽으로 집중되는 열 스트레스를 완화시킬 수 있게 되므로, 열 스트레스에 대한 저항력을 높일 수 있게 될 뿐 아니라 콘택 배선의 신뢰성 또한 향상시킬 수 있게 된다.

Claims (11)

  1. 절연기판 상에 형성된 P-폴리 패턴;
    상기 P-폴리 패턴의 표면이 일부 노출되도록 제 1 비어 홀이 구비된 제 1 층간 절연막;
    상기 P-폴리 패턴 상측의 상기 제 1 층간절연막 상에 형성되며, 상기 제 1 비어 홀과 일체로 연결되도록 중공홀이 구비된 제 1 금속배선;
    상기 제 1 금속배선을 포함한 상기 제 1 층간절연막 상에 형성되며, 상기 중공홀과 일체로 연결되도록 제 2 비어 홀이 구비된 제 2 층간절연막;
    상기 P-폴리 패턴과 접하도록 상기 제 1, 제 2 비어 홀과 상기 중공홀을 포함한 상기 제 2 층간절연막 상의 소정 부분에 걸쳐 형성된 도전성 플러그; 및
    상기 도전성 플러그를 포함한 상기 제 2 층간절연막 상에 형성된 보호막으로 이루어져,
    상기 도전성 플러그와 상기 P-폴리 패턴이 제 2 금속배선인 비어 콘택의 역할을 하도록 설계된 것을 특징으로 하는 반도체 소자의 다층 배선 구조.
  2. 제 1항에 있어서, 상기 제 2 비어 홀은 상기 제 1 비어 홀보다 큰 사이즈를 갖는 것을 특징으로 하는 반도체 소자의 다층 배선 구조.
  3. 제 1항에 있어서, 상기 절연기판은 트랜지스터, 커패시터, 레지스터 등의 하부 구조가 구비된 기판인 것을 특징으로 하는 반도체 소자의 다층 배선 구조.
  4. 제 3항에 있어서, 상기 P-폴리 패턴은 상기 커패시터의 플레이트 전극이나 레지스트 형성 과정에서 함께 제조된 도전 막질인 것을 특징으로 하는 반도체 소자의 다층 배선 구조.
  5. 제 1항에 있어서, 상기 보호막은 "HDP 산화막/질화막"의 적층 구조를 갖는 것을 특징으로 하는 반도체 소자의 다층 배선 구조.
  6. 절연기판 상에 P-폴리 패턴을 형성하는 단계;
    상기 P-폴리 패턴을 포함한 상기 절연기판 상에 제 1 층간절연막을 형성하는 단계;
    상기 P-폴리 패턴 상측의 상기 제 1 층간절연막 상에 중공홀을 갖는 제 1 금속배선을 형성하는 단계;
    상기 제 1 금속배선을 포함한 상기 제 1 층간절연막 상에 제 2 층간절연막을형성하는 단계;
    비어 홀 형성부를 한정하는 감광막 패턴을 마스크로해서 상기 제 1 금속배선의 표면이 노출되도록 상기 제 2 층간절연막을 선택식각하여 상기 중공홀과 일체로 연결되는 구조의 제 2 비어 홀을 형성하는 단계;
    표면이 노출된 상기 제 1 금속배선을 마스크로해서, 상기 P-폴리 패턴의 상면이 일부 노출되도록 상기 중공홀 하단의 상기 제 1 층간절연막을 선택식각하여 상기 중공홀과 일체로 연결되는 구조의 제 1 비어 홀을 형성하는 단계;
    상기 P-폴리 패턴과 연결되도록 상기 제 1 및 제 2 비어홀과 상기 중공홀을 포함한 상기 제 2 층간절연막 상의 소정 부분에 걸쳐 도전성 플러그를 형성하여, 도전성 플러그와 P-폴리 패턴으로 구성된 제 2 금속배선용 비어 콘택을 형성하는 단계; 및
    상기 비어 콘택을 포함한 상기 제 2 층간절연막 상에 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층 배선 제조방법.
  7. 제 6항에 있어서, 상기 절연기판은 트랜지스터, 커패시터, 레지스터 등의 하부 구조가 구비된 기판인 것을 특징으로 하는 반도체 소자의 다층 배선 제조방법.
  8. 제 7항에 있어서, 상기 P-폴리 패턴은 상기 커패시터의 플레이트 전극이나레지스터 형성시 함께 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 제조방법.
  9. 제 6항에 있어서, 상기 제 2 비어 홀은 상기 제 1 비어 홀보다 큰 사이즈로 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 제조방법.
  10. 제 6항에 있어서, 상기 보호막은 "HDP 산화막/질화막"의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 제조방법.
  11. 제 6항에 있어서, 상기 도전성 플러그는 Al 재질로 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 제조방법.
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* Cited by examiner, † Cited by third party
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KR100835421B1 (ko) 2006-12-27 2008-06-04 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
KR100913326B1 (ko) * 2007-11-19 2009-08-20 주식회사 동부하이텍 이미지 센서 및 그의 제조 방법

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