KR100807065B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR100807065B1
KR100807065B1 KR1020060135710A KR20060135710A KR100807065B1 KR 100807065 B1 KR100807065 B1 KR 100807065B1 KR 1020060135710 A KR1020060135710 A KR 1020060135710A KR 20060135710 A KR20060135710 A KR 20060135710A KR 100807065 B1 KR100807065 B1 KR 100807065B1
Authority
KR
South Korea
Prior art keywords
titanium nitride
copper
nitride layer
forming
semiconductor substrate
Prior art date
Application number
KR1020060135710A
Other languages
English (en)
Inventor
주성중
이한춘
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060135710A priority Critical patent/KR100807065B1/ko
Priority to US11/862,281 priority patent/US20080157372A1/en
Application granted granted Critical
Publication of KR100807065B1 publication Critical patent/KR100807065B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05187—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48724—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로서, 상세하게는 반도체 기판 상에 형성된 층간 절연막에 트렌치를 형성하는 단계; 상기 트렌치에 구리 물질을 증착하여 구리 금속배선을 형성하는 단계; 상기 층간 절연막 및 금속배선 상에 3개의 층으로 구성된 확산방지막을 형성하는 단계; 상기 확산 방지막 상에 금속패드를 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법에 관한 것이다.
금속배선, 구리확산

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL WIRE IN SEMICONDUCTOR DEVICE}
도 1은 종래의 반도체 소자의 금속배선을 도시한 단면도,
도 2a 및 도 2b는 종래의 반도체 소자의 금속배선으로 확산된 구리를 도시한 사진,
도 3 내지 도 8은 본 발명에 따른 반도체 소자의 금속배선의 형성방법을 나타내는 공정 단면도,
도 9는 본 발명에 따른 반도체 소자의 금속배선으로 구리가 확산되지 않은 상태를 도시한 사진이다.
본 발명은 반도체 소자의 금속배선 형성방법 형성방법에 관한 것으로서, 구체적으로는 구리 금속배선으로부터 구리 금속배선과 전기적으로 연결되는 알루미늄 배선으로 구리가 확산되는 것을 방지하기 위한 반도체 소자의 금속배선 형성방법에 관한 것이다.
최근 들어 반도체 소자의 고속화, 고집적화가 급속히 진행되고 있고, 이로 인해 트랜지스터의 크기는 보다 작아지고 있는 추세이다. 트랜지스터의 집적도가 증가됨에 따라 반도체 소자의 배선은 보다 미세화 되고 있으며, 이 결과 배선에 인 가된 신호가 지연되거나 왜곡되어 반도체 소자의 고속 동작이 방해받고 있다.
이와 같은 이유로 최근 반도체 소자의 배선 재료로 널리 이용해 왔던 알루미늄 또는 알루미늄 합금보다 저항이 작고, 높은 전기 이동성(Electro-migration)을 갖는 재료인 구리(copper)를 이용한 구리 배선에 대한 개발이 급속히 진행되고 있다.
그러나, 구리 배선을 형성하기 위해서는 구리막을 형성한 후 구리막을 식각해야 하지만 구리는 식각 특성이 나쁘고, 식각 공정 주 구리 배선의 표면이 산화되는 문제점을 갖는다.
이를 극복하기 위해서 최근에는 구리배선 형성시 문제점을 해결하기 위한 "다마신(Damascene)공정"이 개발된 바 있다.
상기 다마신 공정은 절연막에 트랜치 및 콘택홀을 형성하고, 트랜치 및 콘택홀을 채우도록 절연막 상에 구리막을 증착한 후 CMP 공정으로 구리막을 평탄화하여 트랜치 및 콘택홀 내부에 구리배선을 형성한다.
상술된 다마신 공정은 금속배선 외에 반도체 소자의 비트 라인 또는 워드 라인 형성에 이용될 수 있다. 특히 다층 금속배선에서 상층 금속배선과 하층 금속배선을 접속시키기 위한 콘택홀(또는 비아홀)을 동시에 형성할 수 있을 뿐만 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.
그러나, 반도체 소자에 구리 배선을 채용할 경우, 구리 배선을 갖는 반도체 소자 및 외부로부터 신호를 반도체 소자를 제공하는 터미널 역할을 하는 리드 프레임을 전기적으로 연결하기 어려운 문제점을 갖는다. 특히, 리드 프레임 및 구리 배선을 알루미늄 와이어 또는 금선 와이어를 통해 와이어 본딩하기 어려운 문제점을 갖는다.
따라서, 구리 배선 상에는 범프(bump) 역할을 하는 알루미늄 패턴 또는 알루미늄 금속패드가 형성되고, 구리 배선 상에 알루미늄 금속패드를 형성함으로써 반도체 소자를 리드 프레임과 전기적으로 연결할 수 있게 된다.
구리 배선 상에 알루미늄 배선을 형성할 경우, 구리 배선에 포함된 구리 이온이 알루미늄 배선으로 확산(diffusion)되는 방지하기 위해 구리 배선 및 알루미늄 배선 사이에 규화질화 티타늄층(TiSiN)로 이루어진 확산방지막이 배치된다.
도 1은 종래의 반도체 소자의 금속배선(3)을 도시한 것으로, 하부배선(2)이 형성된 반도체 기판(미도시) 상에 층간 절연막(1)이 형성되어 있고 상기 층간 절연막(1)을 관통하여 상기 하부배선(2)과 연결되는 구리 배선(3)이 형성되어 있으며, 상기 구리 배선(3) 상부에는 티타늄 실리사이드나이트라이드로 이루어진 확산방지막(4,5)이 형성되어 있고 상기 확산방지막(4,5) 상에는 알루미늄 배선(6)이 형성된 구조이다.
특히 상기 확산방지막(4,5)의 형성은 2차에 걸친 열처리 공정에 의해 각 공정을 거칠때 마다 약 50Å의 두께로 형성된다.
도 2a를 참조하면, 상기와 같이 확산방지막(4,5)을 형성함에도 불구하고 구 리 배선(3)으로부터 구리 이온이 알루미늄 배선(6)으로 확산(A)되고 이로 인해 구리 배선(3)의 전기적 특성이 크게 감소될 뿐만 아니라 알루미늄 배선(6)으로 확산된 구리 이온에 의하여 알루미늄 배선(6) 상에 배치된 구리로 인해 리드 프레임과의 와이어본딩 불량이 빈번하게 발생되는 문제점이 있다.
또한, 도 2b을 참조하면, 상기 확산방지막(4,5)의 두께가 75Å로 형성된 것으로 이때도 구리의 확산(B)되는 문제가 있다.
또한, 상기 구리 배선(3)과 알루미늄 배선(6)의 접촉면적이 클 경우 확산방지막(4,5)과 알루미늄 또는 구리 사이의 큰 스트레스로 인해 이들 막 사이의 접착 특성이 나빠져 크랙이 발생되는 문제가 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명은 구리 금속배선과 알루미늄 배선 사이에 확산방지막으로 복수의 규화질화 티타늄층을 형성함으로써 구리 금속배선의 구리이온이 알루미늄 배선으로 확산되는 것을 방지하기 위한 반도체 소자의 금속배선의 형성방법을 제공하는 데 있다.
본 발명의 반도체 소자의 금속배선 형성방법은, 반도체 기판 상에 형성된 층간 절연막에 트렌치를 형성하는 단계; 상기 트렌치에 구리 물질을 증착하여 구리 금속배선을 형성하는 단계; 상기 층간 절연막 및 금속배선 상에 3개의 층으로 구성된 확산방지막을 형성하는 단계; 상기 확산 방지막 상에 금속패드를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조로 하여 본 발명에 따른 반도체 소자의 금속배선 형성방법을 구체적으로 설명한다.
본 발명의 실시예를 설명함에 있어서, 본 발명이 속하는 기술분야에서 익히 알려져 있고 본 발명과 직접적으로 연관이 없는 기술내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하기 위함이다.
한편, 어떤 층이나 다른 층 또는 반도체 기판의 '상' 또는 '위'에 있다라고 기재되는 경우에 상기 어떤 층은 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 층이 개재되어 질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
도 3 내지 도 8은 본 발명에 따른 반도체 소자의 금속배선 형성방법을 도시한 공정 단면도이다.
도 3에 도시된 바와 같이, 하부배선(20)을 포함한 반도체 기판(미도시)의 구조물 상에 층간 절연막(10)을 형성한다. 상기 층간 절연막(10)은 산화막 또는 질화막 일 수 있다.
여기서 하부배선(20)은 구리 또는 알루미늄일 수 있으며, 또한 상기 반도체 기판의 구조물은 MOS 트랜지스터 등의 반도체 소자가 형성된 반도체 기판을 칭하는 것이다.
그리고, 상기 층간 절연막(10) 상으로 포토레지스트 필름(미도시)을 도포하여 다마신 공정의 트렌치 또는 비아 영역을 정의하는 마스크를 사용한 사진 및 식각 공정으로 상기 층간 절연막(10)에 트렌치를 형성하여 상기 하부배선(20)을 노출시킨다.
그리고, 전기 도금공정을 이용하여 구리를 층간 절연막(10)의 트렌치에 갭필하고 층간 절연막(10)의 표면이 드러날때까지 CMP 공정으로 평탄화하여 상기 하부배선(20)과 수직으로 연결되는 상부의 구리 금속배선(30)을 형성한다. 이때 상기 트렌치 내에 구리를 갭필하기전 베리어 메탈(미도시) 및 구리시드층(미도시)을 형성한다.
상기와 같이 구리 금속배선(30)이 형성된 후, 상기 층간 절연막(10) 및 구리 금속배선(30) 상으로 구리이온의 확산을 방지하기 위한 확산방지막으로 규화 질화 티타늄층(60,70)을 형성한다.
이하, 규화 질화 티타늄층(60,70)을 형성하는 공정을 첨부된 도를 참조로 하여 설명하기로 한다.
상기 규화 질화 티타늄층을 형성하기 위해서는 먼저, 도 3에 도시된 바와같이, 상기 구리 금속배선(30)이 형성된 반도체 기판의 표면에 어닐링 공정을 진행한다. 이것은 상기 구리 금속배선(30)이 대기에 노출하게 되면 노출된 금속배선(30)이 대기의 산소와 화학반응하여 자연 산화막을 형성하기 때문으로 이를 제거하기 위해 수소가스(H2) 어닐링 공정을 실시한다. 상기 어닐링 공정시 공정조건은 350℃ 의 온도에서 25Torr의 압력에서 45초 동안 진행한다.
그 다음, 상기와 같이 어닐링 공정을 마친 구리 금속배선(30)에 후속 공정인 질화 티타늄(TiN)의 증착이 용이하게 이루어지도록 10Torr의 압력에서 15초 동안 가열시키는 공정을 진행한다.
상기 가열공정을 마친 후, 도 4에 도시된 바와 같이, 1차 열처리 공정에 의하여 제1 질화 티타늄층(40)을 상기 금속배선(30) 상에 증착시킨다. 상기 제1 질화 티타늄층(40)의 증착은 열처리 방법으로 진행되며 350℃의 온도에서 5 Torr의 압력으로 32초간 진행한다.
그 다음, 후속공정인 질화 티타늄의 증착이 용이하게 이루어지도록 상기 제1 질화 티타늄층(40)이 형성된 반도체 기판을 10Torr의 압력에서 15초 동안 가열시키는 공정을 진행한다.
그 다음, 도 5에 도시된 바와 같이, 상기 가열공정을 마친 후, 2차 열처리 공정에 의하여 상기 제1 질화 티타늄층(40) 상에 다시 제2 질화 티타늄층(50)을 증착시킨다. 상기 제2 질화 티타늄층(50)의 증착은 열처리 방법으로 진행되며 350℃의 온도에서 5 Torr의 압력으로 32초간 진행한다.
그 다음, 2차 열처리 공정으로 형성된 상기 제2 질화 티타늄층(50) 상으로 실란(SiH4) 가스를 주입하여 플라즈마 처리 또는 고온 열처리를 진행하면 상기 제2 질화 티타늄층(50)은 실리콘(Si)기를 일정량 함유한 규화질화 티타늄층(51)이 형성된다. 상기 실란가스의 주입은 350℃의 온도에서 10~40 sccm 정도 주입된다.
여기서, 상기 1차 및 2차 열처리에 의하여 구리이온이 확산될 수도 있는데 이때 상기 실란가스에 의해 상기 구리이온을 제거할 수 있다.
그 다음, 상기 규화질화 티타늄층(51)이 형성된 반도체 기판을 홀딩 챔버에서 약 1분 정도 대기시킨다.
그 다음, 도 6에 도시된 바와 같이, 후속공정인 질화 티타늄의 증착이 용이하게 이루어지도록 상기 규화질화 티타늄층(51)이 형성된 반도체 기판을 10Torr의 압력에서 15초 동안 가열시키는 공정을 진행한다.
상기 가열공정을 마친 후, 3차 열처리 공정에 의하여 상기 규화질화 티타늄층(51) 상에 다시 제3 질화 티타늄층(60)을 증착시킨다. 상기 제3 질화 티타늄층(60)의 증착은 열처리 방법으로 진행되며 350℃의 온도에서 5 Torr의 압력으로 32초간 진행한다.
그 다음, 3차 열처리 공정으로 형성된 상기 제3 질화 티타늄층(60) 상으로 실란(SiH4) 가스를 주입하여 플라즈마 처리 또는 고온 열처리를 진행하면 상기 제3 질화 티타늄층(60)은 실리콘(Si)기를 일정량 함유한 규화질화 티타늄층(61)이 형성된다. 상기 실란가스의 주입은 350℃의 온도에서 10~40 sccm 정도 주입된다. 여기서, 상기 1차, 2차 및 3차 열처리에 의하여 구리이온이 확산될 수도 있으며 이때 상기 실란가스에 의해 상기 구리이온을 제거할 수 있다.
도 7에 도시된 바와 같이, 상기 규화질화 티타늄층(61) 상으로 알루미늄 배선(70)을 형성한다.
상기와 같이 구리 금속배선(30) 상에 형성된 규화질화 티타늄층(51,61)은 조직이 치밀하여 도 9에 나타난 바와 같이 구리 금속배선(30)의 구리이온이 확산되는 것을 방지할 뿐만 아니라 상기 알루미늄 배선(70)과 구리 금속배선(30)을 전기적으로 연결할 때 접착력을 향상시킬 수 있게 된다.
그 다음 도 8에 도시된 바와 같이, 금속 패드 마스크를 사용한 사진 및 식각공으로 상기 알루미늄 배선(70) 및 확산방지막을 식각하여 상기 확산방지막을 통해 알루미늄 배선(71)과 구리 금속배선(30)을 연결한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 않는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 금속배선 형성방법은. 구리 금속배선 상에 복수층의 규화 질화 티타늄막을 확산방지막으로 형성함으로써, 구리 금속배선의 구리이온이 알루미늄 배선으로 확산되는 것을 방지할 수 있으며, 또한 구리 금속배선과 알루미늄 배선의 접착특성을 향상시킬 수 있다.

Claims (9)

  1. 반도체 기판 상에 형성된 층간 절연막에 트렌치를 형성하는 단계;
    상기 트렌치에 구리 물질을 증착하여 구리 금속배선을 형성하는 단계;
    상기 층간 절연막 및 금속배선 상에 질화 티타늄층, 규화질화 티타늄층 및 규화질화 티타늄층으로 구성된 확산방지막을 형성하는 단계; 및
    상기 확산 방지막 상에 금속패드를 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제1항에 있어서,
    상기 금속패드는 알루미늄으로 형성되는 반도체 소자의 금속배선 형성방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 확산방지막을 형성하는 단계는,
    상기 구리 금속배선이 형성된 반도체 기판 상에 수소가스로 어닐링하는 단계;
    질화 티타늄을 증착하기 위해 상기 반도체 기판을 가열하고, 1차 열처리에 의해 제1 질화 티타늄층을 증착하는 단계;
    질화 티타늄을 증착하기 위해 상기 반도체 기판을 가열하고, 2차 열처리에 의해 제2 질화 티타늄층을 증착하는 단계;
    상기 제1 및 제2 질화 티타늄층이 증착된 반도체 기판 상으로 실란(SiH4) 가스를 주입하여 규화질화 티타늄층을 형성하는 단계;
    질화 티타늄을 증착하기 위해 상기 반도체 기판을 가열하고, 3차 열처리 공정에 의해 제3 질화 티타늄층을 증착하는 단계; 및
    상기 제3 질화 티타늄층을 포함하는 반도체 기판 상으로 실란(SiH4) 가스를 주입하여 규화질화 티타늄층을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  5. 제4항에 있어서,
    상기 수소가스의 주입은 350℃의 온도와 25 Torr의 압력에서 45초 동안 진행되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제4항에 있어서,
    상기 질화 티타늄을 증착하기 위한 가열공정은 10 Torr의 압력에서 15초 동안 진행되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제4항에 있어서,
    상기 질화 티타늄을 증착하는 열처리 공정은 350℃의 온도와 5 Torr의 압력에서 32초 동안 진행되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제4항에 있어서,
    상기 실란가스 주입은 350℃의 온도에서 10~40 sccm 주입되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제4항에 있어서,
    상기 제1 또는 제2 질화 티타늄층이 증착된 반도체 기판 상으로 실란(SiH4) 가스를 주입하여 규화질화 티타늄층을 형성한 다음, 대기 챔버에서 1분 동안 대기하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
KR1020060135710A 2006-12-27 2006-12-27 반도체 소자의 금속배선 형성방법 KR100807065B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060135710A KR100807065B1 (ko) 2006-12-27 2006-12-27 반도체 소자의 금속배선 형성방법
US11/862,281 US20080157372A1 (en) 2006-12-27 2007-09-27 Metal Line of Semiconductor Device and Manufacturing Method Thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060135710A KR100807065B1 (ko) 2006-12-27 2006-12-27 반도체 소자의 금속배선 형성방법

Publications (1)

Publication Number Publication Date
KR100807065B1 true KR100807065B1 (ko) 2008-02-25

Family

ID=39383216

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060135710A KR100807065B1 (ko) 2006-12-27 2006-12-27 반도체 소자의 금속배선 형성방법

Country Status (2)

Country Link
US (1) US20080157372A1 (ko)
KR (1) KR100807065B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110115329A (ko) * 2010-04-15 2011-10-21 삼성전자주식회사 반도체 소자의 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5668411A (en) * 1995-03-28 1997-09-16 Texas Instruments Incorporated Diffusion barrier trilayer for minimizing reaction between metallization layers of integrated circuits
KR19980015763A (ko) * 1996-08-23 1998-05-25 김광호 반도체 장치의 금속배선 형성방법
KR20010065147A (ko) * 1999-12-29 2001-07-11 박종섭 반도체 소자의 구리 배선 형성 방법
JP2003179059A (ja) * 2001-12-12 2003-06-27 Toshiba Corp 半導体装置
JP2005150280A (ja) * 2003-11-13 2005-06-09 Toshiba Corp 半導体装置の製造方法及び半導体製造装置
KR20060002444A (ko) * 2004-07-02 2006-01-09 매그나칩 반도체 유한회사 반도체 소자의 제조방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970384A (en) * 1994-08-11 1999-10-19 Semiconductor Energy Laboratory Co., Ltd. Methods of heat treating silicon oxide films by irradiating ultra-violet light
US6933021B2 (en) * 1995-07-06 2005-08-23 Applied Materials, Inc. Method of TiSiN deposition using a chemical vapor deposition (CVD) process
US6054382A (en) * 1996-03-28 2000-04-25 Texas Instruments Incorporated Method of improving texture of metal films in semiconductor integrated circuits
US6534404B1 (en) * 1999-11-24 2003-03-18 Novellus Systems, Inc. Method of depositing diffusion barrier for copper interconnect in integrated circuit
US6784485B1 (en) * 2000-02-11 2004-08-31 International Business Machines Corporation Diffusion barrier layer and semiconductor device containing same
US6436825B1 (en) * 2000-04-03 2002-08-20 Taiwan Semiconductor Manufacturing Company Method of copper barrier layer formation
US6271136B1 (en) * 2000-04-04 2001-08-07 Taiwan Semiconductor Manufacturing Company Multi-step plasma process for forming TiSiN barrier
US6596643B2 (en) * 2001-05-07 2003-07-22 Applied Materials, Inc. CVD TiSiN barrier for copper integration
JP2003045960A (ja) * 2001-08-01 2003-02-14 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6576543B2 (en) * 2001-08-20 2003-06-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for selectively depositing diffusion barriers
US20040009336A1 (en) * 2002-07-11 2004-01-15 Applied Materials, Inc. Titanium silicon nitride (TISIN) barrier layer for copper diffusion
KR100476482B1 (ko) * 2002-12-14 2005-03-21 동부전자 주식회사 반도체 소자의 장벽 금속층 형성 방법
KR100545194B1 (ko) * 2003-09-19 2006-01-24 동부아남반도체 주식회사 반도체 소자의 확산방지막 형성 방법
US7294565B2 (en) * 2003-10-01 2007-11-13 International Business Machines Corporation Method of fabricating a wire bond pad with Ni/Au metallization
KR100557626B1 (ko) * 2003-12-23 2006-03-10 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성 방법
JP2006147923A (ja) * 2004-11-22 2006-06-08 Toshiba Corp 半導体装置及びその製造方法
US7229918B2 (en) * 2005-02-14 2007-06-12 Infineon Technologies Ag Nitrogen rich barrier layers and methods of fabrication thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5668411A (en) * 1995-03-28 1997-09-16 Texas Instruments Incorporated Diffusion barrier trilayer for minimizing reaction between metallization layers of integrated circuits
KR19980015763A (ko) * 1996-08-23 1998-05-25 김광호 반도체 장치의 금속배선 형성방법
KR20010065147A (ko) * 1999-12-29 2001-07-11 박종섭 반도체 소자의 구리 배선 형성 방법
JP2003179059A (ja) * 2001-12-12 2003-06-27 Toshiba Corp 半導体装置
JP2005150280A (ja) * 2003-11-13 2005-06-09 Toshiba Corp 半導体装置の製造方法及び半導体製造装置
KR20060002444A (ko) * 2004-07-02 2006-01-09 매그나칩 반도체 유한회사 반도체 소자의 제조방법

Also Published As

Publication number Publication date
US20080157372A1 (en) 2008-07-03

Similar Documents

Publication Publication Date Title
US6218302B1 (en) Method for forming a semiconductor device
US20020137330A1 (en) Process for fabricating copper interconnect for ULSI integrated circuits
KR100509189B1 (ko) 반도체 구조물과 컨택트 형성 방법 및 반도체 디바이스
US6274923B1 (en) Semiconductor device and method for making the same
TW406313B (en) Semiconductor device and manufacturing method of the same
US6339025B1 (en) Method of fabricating a copper capping layer
US6790778B1 (en) Method for capping over a copper layer
US6649512B1 (en) Method for improving adhesion of a low k dielectric to a barrier layer
KR100421826B1 (ko) 반도체 장치 및 그 제조방법
JP2001135723A (ja) 半導体装置及びその製造方法
JP3027946B2 (ja) 半導体装置およびその製造方法
KR100807065B1 (ko) 반도체 소자의 금속배선 형성방법
KR100652317B1 (ko) 반도체 소자의 금속 패드 제조 방법
JPH10256372A (ja) 半導体装置の製造方法
JP5428151B2 (ja) 半導体装置の製造方法
KR100197992B1 (ko) 반도체 소자의 금속배선 형성방법
US20090098727A1 (en) Method of Forming Metal Line of Semiconductor Device
KR100726091B1 (ko) 금속 배선 및 이의 제조 방법
KR100822555B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100402242B1 (ko) 반도체 소자 제조방법
KR101098920B1 (ko) 반도체 소자의 제조방법
KR20070048820A (ko) 반도체 장치의 배선 구조물 및 그 제조 방법
KR101029105B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
TW579574B (en) Method for forming interconnect structures
KR20020057340A (ko) 반도체 소자의 다층 배선 구조 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120119

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee