KR100557626B1 - 반도체 소자의 비트라인 형성 방법 - Google Patents

반도체 소자의 비트라인 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 비트라인(bit-line) 형성 방법에 관한 것으로, 구체적으로는 반도체 소자의 디램(Dynamic Random Access Memory; 이하"DRAM"이라 칭함)에서 비트라인을 형성하기 위한 라인 패터닝 공정을 수행할 때, 층간절연막 상부에 배리어(barrier) 메탈층 및 화학기상증착(chemical vapor deposition;이하“CVD”라 칭함)법에 의한 텅스텐층을 순차적으로 형성하고, 층간절연막이 노출 될 때까지 상기 두 층을 제거한 다음, 노출된 층간절연막 상부에 물리적기상증착(physical vapor deposition;이하“PVD”라 칭함)법으로 얇은 두께의 텅스텐층을 재형성함으로써, 상기 층간절연막 상부의 배리어 메탈층이 제거되어 비트라인 전극의 면적을 감소되므로 낮은 비트라인 캐패시턴스(capacitance)를 구현할 수 있는 반도체 소자의 비트라인 형성 방법에 관한 것이다.

Description

반도체 소자의 비트라인 형성 방법{Method for Forming Bit-Line of Semiconductor Device}
도 1a 내지 도 1d는 종래 방법에 따라 형성된 비트라인 공정 단면도.
도 2a 내지 도 2e는 본 발명에 따라 형성된 비트라인 공정 단면도.
도 2f는 본 발명의 방법에 따라 형성된 비트라인의 리프레쉬를 도시한 그래프.
도 2g는 본 발명의 방법에 따라 형성된 비트라인의 캐패시턴스를 도시한 그래프.
< 도면의 주요 부분에 대한 간단한 설명 >
1, 21 : 반도체 기판 2, 22 : 소자분리막
3, 23 : 다결정 실리콘층 패턴 4, 24 : 도전체 패턴
5, 25 : 하드마스크 질화막 패턴 6, 26 : 게이트 라인
8, 28 : 층간절연막 패턴 10, 30 : 셀 영역의 비트라인 콘택
12, 32 : 페리 영역의 비트라인 콘택
14, 34 : 배리어 메탈층 16, 36 : CVD 텅스텐층
16-1 : CVD 텅스텐층 패턴 18, 38 : 포토레지스트 패턴
37 : PVD 텅스텐층 패턴
본 발명은 반도체 소자의 비트라인(bit-line) 형성 방법에 관한 것으로, 구체적으로는 반도체 소자의 디램(Dynamic Random Access Memory; 이하"DRAM"이라 칭함)에서 비트라인을 형성하기 위한 라인 패터닝 공정을 수행할 때, 층간절연막 상부에 배리어(barrier) 메탈층 및 화학기상증착(chemical vapor deposition;이하“CVD”라 칭함)법에 의한 텅스텐층을 순차적으로 형성하고, 층간절연막이 노출 될 때까지 상기 두 층을 제거한 다음, 노출된 층간절연막 상부에 물리적기상증착(physical vapor deposition;이하“PVD”라 칭함)법으로 얇은 두께의 텅스텐층을 재형성함으로써, 기 층간절연막 상부의 배리어 메탈층이 제거되어 비트라인 전극의 면적을 감소되므로 낮은 비트라인 캐패시턴스(capacitance)를 구현할 수 있는 반도체 소자의 비트라인 형성 방법에 관한 것이다.
현재, 반도체 메모리 장치가 고집적화와 대용량화됨에 따라 충방전되는 비트라인의 수가 증가되면서 메모리 장치인 DRAM의 용량도 증가된 반면, 반도체 메모리의 셀 크기가 축소되어 소자의 동작에 필요한 최소한의 캐패시터의 정전용량을 확보하는 것이 어려워졌다. 상기 정전용량(C)은 하기 식 1과 같이 유전율(ε)과 저장전극 표면적(A)에 비례하고 유전막 두께(d)에 반비례한다.
[식 1]
Figure 112003049116985-pat00001
상기와 같이 소자의 정전용량을 확보하지 못하면 셀 어레이(array)를 구성하는 각종 배선의 커플링 캐패시턴스(capacitance)가 증가되고, 이어 후속 센스(sense) 증폭기(amplifer)의 센싱(sensing) 마진(margin)이 감소되므로, 셀 캐패시턴스(Cs)를 증가시키거나 비트라인 캐패시턴스(Cb)를 감소시키는 방법을 이용하여 정전용량을 확보하고자 하였다.
하지만, 상기 셀 캐패시턴스를 증가시키기는 방법은 유전 상수가 큰 유전체(dielectric) 물질을 사용하거나, 캡(cap) 산화막의 높이를 형성시켜야 하는 등 공정 방법이 복잡하다. 그래서, 최근에는 낮은 저항을 가지는 텅스텐(tungsten)과 티타늄나이트라이드(TiN)로 비트라인의 배선을 구성하여 비트라인의 캐패시턴스를 감소시키는 방법이 많이 이용되고 있다. 하지만, 상기 방법 또한 비트라인 캐패시턴스를 효과적으로 감소시키지 못하므로, 이를 해결하기 위한 연구가 계속 되고 있다.
이와 같은 종래의 반도체 소자의 비트라인 형성 방법은 도 1a 내지 도 1d를 들어 설명할 수 있다.
도 1a를 참조하면, 소자분리막(2)을 구비한 반도체 기판(1) 상부에 다결정 실리콘층(미도시), 게이트 전극용 도전체층(미도시) 및 하드마스크 질화막(미도시)을 순차적으로 형성한다.
상기 형성된 하드마스크 질화막(미도시), 게이트 전극용 도전체층(미도시) 및 다결정 실리콘층(미도시)에 대한 선택적 식각 공정을 수행하여, 다결정 실리콘 패턴(3), 게이트 전극용 도전체 패턴(4) 및 하드마스크 질화막 패턴(5)이 순차적으로 형성되어 있는 게이트 라인(6)을 형성한다.
상기 도 1a에 의해 형성된 게이트 라인(6)을 포함하는 결과물 전면에 도 1b에 도시한 바와 같이 층간절연막(미도시)을 형성한 다음, 하드마스크 절연막 패턴(5) 상부 및 반도체 기판(1)이 노출될 때까지 식각하여 셀 영역의 비트라인 콘택(10)과 페리 영역의 비트라인 콘택(12)을 형성된 층간절연막 패턴(8)을 형성한다.
상기 도 1b에 의해 형성된 비트라인 콘택(10, 12)을 포함하는 결과물 전면에 도 1c에 도시한 바와 같이 티타늄/티타늄나이트라이드(Ti/TiN)를 이용한 배리어 메탈층(14)과 CVD 텅스텐층(16)을 순차적으로 형성한다.
이때, 상기 베리어 매탈층은 층간절연막 상부로부터 100∼200Å의 두께로 형성하고, 상기 CVD 텅스텐층은 층간절연막 상의 배리어 메탈층 상부로부터 1000Å두께 이하로 형성된다.
상기 도 1c에 의해 형성된 CVD 텅스텐층(16) 상부에 노광 및 현상 공정으로 포토레지스트 패턴(18)을 형성한 다음, 이를 이용하여 도 1d에 도시한 바와 같이 CVD 텅스텐층을 식각하여 CVD 텅스텐 패턴(16-1)을 형성한다.
그러나, 이때 상기 층간절연막 상부에는 비트라인 전도체(conductor)인 배리어 메탈층과 CVD 텅스텐층이 두꺼운 두께로 적층(stack)되어 있기 때문에, 후속 캐 패시터를 형성할 때 비트라인의 면적이 커서 캐패시턴스가 높아 후속 디램 동작의 센싱 마진이 낮아진다.
본 발명은 층간절연막 상부에 형성된 배리어 메탈층을 제거한 후, 텅스텐층을 형성함으로써, 비트라인 전극의 면적을 감소시켜 낮은 비트라인 캐패시턴스를 구현할 수 있는 반도체 소자의 비트라인 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명에서는
소자분리막이 형성된 반도체 기판 상부에 게이트 전극을 형성하는 단계;
상기 게이트 전극을 포함하는 전면에 게이트 전극의 상부 및 반도체 기판이 노출된 비트라인 콘택을 구비한 층간절연막 패턴을 형성하는 단계;
상기 비트라인 콘택을 구비한 층간절연막 패턴 상부에 배리어 메탈층을 형성하는 단계;
상기 배리어 메탈층 상부에 CVD 텅스텐층을 형성하는 단계;
상기 층간절연막 패턴이 노출될 때까지 상기 CVD 텅스텐층 및 배리어 메탈층에 대한 식각 공정 및 연마 공정을 수행하여 매립된 비트라인의 하부 구조를 형성하는 단계;
상기 노출된 층간절연막 및 상기 매립된 비트라인의 하부 구조 상부에 PVD 텅스텐층을 형성하는 단계;
상기 PVD 텅스텐층 상부에 노광 및 현상 공정으로 포토레지스트 패턴을 형성하는 단계; 및
상기 층간절연막이 노출될 때까지 상기 포토레지스트 패턴을 이용하여 PVD 텅스텐층을 식각하여 비트라인을 형성하는 단계를 포함하는 반도체 소자의 비트라인 형성 방법을 제공한다.
상기와 같이, 종래 비트라인 전극 형성 공정에서는 배리어 메탈층과 CVD 텅스텐층이 두껍게 적층되어 형성되는 것에 반하여, 본 발명에서는 층간절연막 상부에 형성된 배리어 메탈층을 제거한 후, 그 상부에 PVD 텅스텐층을 재형성함으로써, 비트라인 전극의 면적을 감소시켜 낮은 비트라인 캐패시턴스를 구현할 수 있고, 이에 따라 후속 디램 동작에서 센싱 마진을 증가시킬 수 있다.
이하 본 발명을 첨부 도면 2a 내지 도 2d를 들어 설명한다.
도 2a를 참조하면, 소자분리막(22)을 구비한 반도체 기판(21) 상부에 다결정 실리콘층(미도시), 게이트 전극용 도전체층(미도시) 및 하드마스크 질화막(미도시)을 순차적으로 형성한다.
상기 형성된 하드마스크 질화막(미도시), 게이트 전극용 도전체층(미도시) 및 다결정 실리콘층(미도시)에 대한 선택적 식각 공정을 수행하여, 다결정 실리콘 패턴(23), 게이트 전극용 도전체 패턴(24) 및 하드마스크 질화막 패턴(25)이 순차적으로 형성되어 있는 게이트 라인(26)을 형성한다.
상기 도 2a에 의해 형성된 게이트 라인(26)을 포함하는 결과물 전면에 도 2b에 도시한 바와 같이 층간절연막(미도시)을 형성한 다음, 하드마스크 절연막 패턴(25) 상부 및 반도체 기판(21)이 노출될 때까지 식각하여 셀 영역의 비트라인 콘택(30)과 페리 영역의 비트라인 콘택(32)을 포함하는 층간절연막 패턴(28)을 형성한다.
상기 층간절연막은 게이트 하드마스크 질화막 상부로부터 1000∼2000Å두께로 형성한다.
상기 도 2b에 의해 형성된 비트라인 콘택(30, 32)을 포함하는 결과물 전면에 도 2c에 도시한 바와 같이 배리어 메탈층(34)과 CVD 텅스텐층(36)을 순차적으로 형성한다.
상기 배리어 메탈층은 Ti/TiN를 이용하여 100∼200Å의 두께로 형성하는 것이 바람직하고, 상기 CVD 텅스텐층은 층간절연막 상의 배리어 메탈층 상부로부터 2000∼3000Å두께로 형성하는 것이 바람직하다.
상기 도 2c에 의해 형성된 CVD 텅스텐층(36)과 배리어 메탈층(34)을 층간절연막(28)이 노출될 때까지 식각 공정 및 연마 공정을 수행하여 도 2d에 도시한 바와 같이 매립된 비트라인용 하부 전극을 제외한 층간 절연막 상부에 형성된 층을 모두 제거한다.
상기 식각 공정은 설퍼 헥사플로라이드(sulphur hexafluoride; SF6), Cl2 및 BCl3가스를 이용한 에치백(etchback) 공정을 수행하여 상기 층간절연막이 노출될 때까지 상기 배리어 메탈층과 CVD 텅스텐층만을 동시에 제거하거나, 상기 배리어 메탈층이 노출될 때까지 CVD 텅스텐층을 에치백하여 식각 한 후, 일반적인 금속 슬러 리를 사용하는 후속 연마 공정으로 층간절연막이 노출될 때까지 배리어 메탈층만을 제거하는 것이 바람직하다.
도 2e를 참조하면, 상기 노출된 층간절연막 패턴(28) 상부에 대하여 배리어 메탈층과 CVD 텅스텐층 제거 공정 시 Ti/TiN 잔유물이 남는 문제점을 해결하기 위하여 스퍼터(putter) 식각 공정을 수행하는 것이 바람직하다.
그 다음, 상기 노출된 층간절연막 패턴(28) 및 매립된 하부 전극 상부에 일반적인 공정 조건을 이용하여 500∼700Å두께로 PVD 텅스텐층(37)을 형성한다.
상기 PVD 텅스텐층은 층간절연막 상부에서부터 500∼700Å두께로 형성한다.
이때, 상기 텅스텐층을 CVD 방법으로 사용되는 경우 산화막인 층간절연막 상부에 균일하게 형성되는 것이 어려우므로, PVD 방법을 이용하여 텅스텐을 형성한다.
상기 CVD 텅스텐층(36)과 배리어 메탈층(34)을 제거한 후, PVD 텅스텐층을 형성하는 공정은 2 시간 이내로 수행하여 공정 지연에 의한 오염으로 콘택 저항이 증가하는 현상을 방지하는 것이 바람직하다.
그 후, 상기 PVD 텅스텐층(37) 상부에 포토레지스트 패턴(38)을 형성하고, 이를 이용하여 PVD 텅스텐층(37)을 식각하여 PVD 텅스텐층 패턴(38-1)을 형성한다.
이와 같은 본 발명의 방법에 의해 형성된 비트라인 전극은 도 2f에 도시한 바와 같이 퍼즈(pause) 리프레쉬(refresh)가 234(ms)에서 283(ms)로 개선되었고, YMC(Y-March column) 리프레쉬가 297(ms)에서 374(ms)로 개선되었으므로, 리프레쉬 특성도가 30ms 개선되었다.
또한, 도 2g에 도시한 바와 같이 종래 비트라인 캐패시턴스가 85fF/256cell인 것에 반하여 본 발명의 비트라인 캐패시턴스는 70fF/256cell정도로 Rs가 15% 개선되었으므로, 센싱 마진이 30mV정도 개선되는 효과를 얻을 수 있었다.
본 발명과 같은 방법은 스토리지 노드 콘택(storage node contact) 형성방법 중에서 라인(line)형 SAC(self-align contact; 이하 "SAC"이라 칭함) 공정뿐만 아니라, 홀(hole)형 SAC 공정에도 적용할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 층간절연막 상부의 증착층을 얇은 두께로 형성하여 비트라인 전극의 면적을 감소시킴으로써, 캐패시턴스가 감소되고, 이로 인하여 후속 디램 동작에서 센싱 마진을 증가시킬 수 있다.

Claims (7)

  1. 소자분리막이 형성된 반도체 기판 상부에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함하는 전면에 게이트 전극의 상부 및 반도체 기판이 노출된 비트라인 콘택을 구비한 층간절연막 패턴을 형성하는 단계;
    상기 비트라인 콘택을 구비한 층간절연막 패턴 상부에 배리어 메탈층을 형성하는 단계;
    상기 배리어 메탈층 상부에 CVD 텅스텐층을 형성하는 단계;
    상기 층간절연막 패턴이 노출될 때까지 상기 CVD 텅스텐층 및 배리어 메탈층에 대한 식각 공정 및 연마 공정을 수행하여 매립된 비트라인의 하부 구조를 형성하는 단계;
    상기 노출된 층간절연막 및 상기 매립된 비트라인의 하부 구조 상부에 PVD 텅스텐층을 형성하는 단계;
    상기 PVD 텅스텐층 상부에 노광 및 현상 공정으로 포토레지스트 패턴을 형성하는 단계; 및
    상기 층간절연막이 노출될 때까지 상기 포토레지스트 패턴을 이용하여 PVD 텅스텐층을 식각하여 비트라인를 형성하는 단계를 포함하는 반도체 소자의 비트라인 형성 방법.
  2. 제 1 항에 있어서,
    상기 PVD 텅스텐층은 층간절연막 상부로부터 500∼700Å두께로 형성되는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  3. 제 1 항에 있어서,
    상기 배리어 메탈층은 티타늄/티타늄나이트라이드(Ti/TiN)로 형성되는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  4. 제 1 항에 있어서,
    상기 배리어 메탈층은 층간절연막 상부로부터 100∼200Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  5. 제 1 항에 있어서,
    상기 CVD 텅스텐층은 층간절연막 상의 배리어 메탈층 상부로부터 2000∼3000Å두께로 형성되는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  6. 제 1 항에 있어서,
    상기 식각 공정은 설퍼 헥사플로라이드(sulphur hexafluoride; SF6) 가스를 이용한 에치백(etchback) 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  7. 제 1 항에 있어서,
    상기 PVD 텅스텐층 형성 전에, 노출된 층간절연막 및 CVD 텅스텐층 상부에 대하여 스퍼터(putter) 식각 공정을 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
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