KR100714476B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치는 하부 배선, 하부 배선 상에 형성되며 하부 배선의 상면을 노출시키는 비아홀을 구비하는 층간 절연막, 비아홀의 양 측벽에 형성된 확산 방지막 및 비아홀을 매립하며 상기 하부 배선과 직접적으로 콘택하는 상부 배선을 포함하되, 하부 배선 내에는 비아홀의 연장된 방향에 확산 방지막의 성분을 포함하는 불순물 영역이 형성된다.
구리 배선, 불순물 영역, 확산 방지막, 비저항

Description

반도체 장치 및 그 제조 방법{Semiconductor device and Method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 2 내지 도 6은 도 1에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 7a와 7b는 제조 공정에 따른 비아홀 저면 상태를 나타내는 SEM(scanning electron microscope) 사진이다.
(도면의 주요부분에 대한 부호의 설명)
100, 200, 210, 220 : 층간 절연막 105, 215: 식각 정지막
110: 하부 배선 120, 240: 확산 방지막
130: 불순물 영역 230a: 비아홀
230b: 트렌치 230: 상부 배선
250: 씨드층
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 신 뢰성이 향상된 배선을 구비한 반도체 장치 및 그 형성 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 신뢰성 있는 배선에 대한 요구가 증가되고 있다. 반도체 장치의 배선 재료로써 구리(Cu)는 알루미늄(Al)에 비해 상대적으로 높은 녹는점을 지니고 있어 일렉트로 마이그레이션(Electro-Migration; 이하 'EM' 이라 함) 및 스트레스 마이그레이션(Stress-Migration; SM) 특성이 우수하다. 뿐만 아니라, 낮은 비저항 특성을 지니고 있다.
그런데, 구리 성분은 반도체 장치에 사용되는 실리콘, 실리콘 산화막과 같은 절연막 내로 확산되어 전류 누설이나 기생 커패시턴스를 증가시킨다는 단점이 있다. 이를 개선하고자 일반적으로 구리층과 절연막 사이에 확산 방지막이 개재되고 있다.
이로써 구리층의 확산은 방지되었다고 볼 수 있으나, 이로 인하여 오히려 상부 배선과 하부 배선을 연결하는 비아 하부에 구리보다 저항이 높은 확산 방지막이 개재되는 결과를 초래하여, 배선의 저항을 상승시키는 요인이 되고 있다.
한편, 듀얼 다마신(dual damascene) 공정을 사용하여 구리 배선을 형성하는 경우에, 후속 반도체 장치의 여러 제조 공정 중에서 수행되는 열처리 공정에서 듀얼 다마신 배선에 가해지는 열응력으로 인해, 듀얼 다마신 배선의 하부에 거대한 보이드(Stress-Induced Void; 이하 'SIV'라 함)가 형성될 수 있다. 이러한 SIV로 인하여 배선의 전기적 불량이 초래되어 반도체 장치의 신뢰성이 열화될 우려가 있다.
본 발명이 이루고자 하는 기술적 과제는 저항 특성이 개선되고 신뢰성이 향상된 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 장치를 제조하는 방법을 제공하는데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 하부 배선, 상기 하부 배선 상에 형성되며 상기 하부 배선의 상면을 노출시키는 비아홀을 구비하는 층간 절연막, 상기 비아홀의 양 측벽에 형성된 확산 방지막 및 상기 비아홀을 매립하며 상기 하부 배선과 직접적으로 콘택하는 상부 배선을 포함하되, 상기 하부 배선 내에는 상기 비아홀의 연장된 방향에 상기 확산 방지막의 성분을 포함하는 불순물 영역이 형성된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 하부 배선을 형성하고, 상기 하부 배선의 상면을 노출시키는 비아홀이 구비된 층간 절연막을 형성하고, 상기 비아홀의 내벽 및 저면을 덮는 확산 방지막을 형성하고, 열처리하여 상기 비아홀의 저면에 형성된 상기 확산 방지막과 그 인접한 상기 하부 배선을 서로 반전시켜 상기 하부 배선 내에 상기 확산 방지막 성분을 포함하는 불순물 영역을 형성하고, 상기 비아홀을 매립하며 상기 하부 배선과 직접적으로 콘택하는 상부 배선을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하에서 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 장치에 대하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면을 도시한 것이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 하부 배선(110), 층간 절연막(200), 상부 배선(230) 및 확산 방지막(240)을 포함한다.
하부 배선(110)은 소정의 절연막(100) 내에 형성될 수 있으며, 이러한 절연막(100)은 도면으로 도시되지는 않았으나 미세 소자들이 형성된 반도체 기판의 상부에 형성될 수 있다. 이러한 하부 배선(110)은 예를 들면 구리 또는 구리 합금으로 이루어질 수 있다. 또한, 하부 배선(110)은 소정의 확산 방지막(120)으로 둘러 싸여질 수 있다.
하부 배선(110) 내에는 소정의 불순물 영역(130)이 위치한다. 이러한 불순물 영역(130)은 상부 배선(230)을 둘러싸는 확산 방지막(240) 성분을 포함한다. 구체적으로 불순물 영역(130)은 확산 방지막(240)의 성분과 하부 배선(110)을 구성하는 도전성 물질 간의 금속간 화합물 형태나 입계 편석된 형태로 존재할 수 있다. 이러한 불순물 영역(130)으로 인하여 종래에 비아와 접촉하는 하부 배선의 계면 부근에 형성될 수 있는 SIV(stress-induced void)의 발생을 최소화할 수 있다. 이러한 불순물 영역(130)은 비아홀(230a)의 연장된 방향의 하부 배선(110) 내에 형성될 수 있다.
이러한 하부 배선(110)의 상면은 하부 배선(110) 상에 형성된 비아홀(230a)의 저면과 맞닿거나 비아홀(230a) 내로 일부 상승된 프로파일을 가질 수 있다.
하부 배선(110)의 상부에 형성되며 비아홀을 구비하는 층간 절연막(200)은 단일막일 수 있으나, 도 1에 도시된 바와 같이 다수의 절연막(210, 220)이 적층된 구조일 수 있다. 또한, 비아홀(230a) 상에 형성된 층간 절연막(220) 내에 비아홀(230a)과 연결되어 상부 배선을 형성할 트렌치(230b)를 구비할 수 있다. 이러한 층 간 절연막(200)은 예를 들면 실리콘 산화막(SiOx), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), PEOX(Plasma Enhanced Oxide), FSG(Fluoride Silicate Glass), PSG(Phosphor Silicate Glass), BPSG(BoroPhosphoSilica Glass), USG(Undoped Silica Glass), SiOC(H) 또는 이들의 적층막으로 형성될 수 있다.
이러한 층간 절연막 사이에는 소정의 식각 정지막(105, 215)이 개재될 수 있다. 이러한 식각 정지막(105, 215)은 약 200 내지 1000Å 정도의 두께로 형성될 수 있으며, 예를 들면 SiN, SiC, SiON, SiCN 등의 재질로 이루어질 수 있다. 그러나, 본 발명의 목적 범위 내에서 필요한 경우 이러한 식각 정지막은 층간 절연막 사이에 개재되지 않을 수도 있음은 물론이다.
비아홀(230a)의 양 측벽과 트렌치(230b)의 내벽에는 도전성 물질, 예를 들면 구리 또는 구리 합금의 확산을 방지하는 확산 방지막(240)이 형성된다. 이러한 확산 방지막(240)은 예를 들면 TiN, Ti, Ta, TaN, TiSiN 또는 TaSiN을 포함하는 재질로 형성될 수 있는데 이에 한정되는 것은 아니다. 이러한 확산 방지막(240)은 약 10 내지 500Å의 두께로 형성될 수 있다.
확산 방지막(240)이 형성된 비아홀(230a)과 트렌치(230b)는 구리 또는 구리 합금과 같은 도전성 물질로 매립되어 상부 배선(230)이 형성된다. 이 때, 상부 배선(230)은 하부 배선(110)과 직접적으로 연결될 수 있다. 다시 말하면, 하부 배선(110)과 상부 배선(230) 사이의 계면에는 확산 방지막과 같은 어떠한 다른 막질도 개재되지 않으며, 서로 직접적으로 콘택될 수 있다. 따라서, 종래 문제시 되었던 확산 방지막에 의한 저항 열화가 배제될 수 있으므로, 반도체 장치의 저항 특성이 개선될 수 있다.
이하에서는 도 2 내지 도 6을 참조하여 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다. 또, 앞의 구조에서 설명한 각 구성요소들의 크기, 형상, 재질 등에 대한 중복된 설명은 이후 생략하거나 간략하게 설명하기로 한다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 예시적으로 설명하기 위한 단면도들이다. 이하에서는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법으로서 듀얼 다마신(dual damascene) 방법을 예로 들었으나, 본 발명이 싱글 다마신 방법에도 적용될 수 있음은 물론이다.
먼저, 도 2에 도시된 바와 같이 소정의 미세 소자들이 형성된 반도체 기판(미도시)의 상부에 하부 배선(110a)을 형성한다. 이러한 하부 배선(110a)은 구리 또는 구리 합금일 수 있는데 이에 한정되지는 않는다. 또한, 하부 배선(110a)은 소정의 층간 절연막(100) 내에 다마신 공정에 의해 형성될 수 있다.
이러한 하부 배선(110a) 상에는 식각 정지막(105)이 형성될 수 있다. 이러한 식각 정지막(105)은 후속 공정에서 하부 배선(110a)의 손상을 방지하거나 식각의 정밀도를 높일 수 있을 뿐만 아니라, 구리와 같은 금속 배선 물질의 확산을 방지할 수 있다.
다음으로, 도 3에 도시된 바와 같이 하부 배선(110a) 상에 비아홀(230a)이 구비된 층간 절연막(200)을 형성한다. 이 때 층간 절연막(200)은 단일막 또는 다수의 막이 적층된 구조일 수 있다. 또한, 비아홀(230a)의 상부에는 소정의 트렌치(230b)가 더 형성될 수 있다. 이러한 층간 절연막(200) 간에는 소정의 식각 정지막(215)이 형성될 수 있다. 여기서 층간 절연막(200)과 식각 정지막(215)은 주로 CVD 방법(Chemical Vapor Deposition)에 의해 형성될 수 있으나 이에 한정되는 것은 아니다. 또한, 본 발명의 목적 범위 내에서 필요한 경우 이러한 식각 정지막(215)은 층간 절연막 사이에 개재되지 않을 수 있음은 물론이다.
이와 같은 공정은 당업계에 잘 알려진 공정에 의할 수 있으므로, 구체적인 설명은 생략하기로 한다.
다음으로, 도 4에 도시된 바와 같이 비아홀(230a)의 내벽과 저면, 트렌치(230b)의 내벽에 확산 방지막(240a)을 형성한다.
이러한 확산 방지막(240a)은 TiN, Ti, Ta, TaN, TiSiN 또는 TaSiN 등과 같은 도전성 재질로 형성할 수 있으나 이에 한정되는 것은 아니다. 또한, 확산 방지막(240a)은 PVD, ALD 또는 MOCVD 등과 같은 방법에 의해 형성될 수 있다. 여기서, 예를 들어 PVD에 의해서 확산 방지막(240a)을 형성하는 경우에는 도 4에 도시된 바와 같이 비아홀(230a)의 측벽과 저면에는 층간 절연막(220)의 상부나 트렌치(230b)의 내벽 보다 상대적으로 얇은 두께의 박막으로 형성될 수 있다.
이러한 확산 방지막(240)은 약 10 내지 500Å의 두께로 형성될 수 있다. 이 때, 비아홀(230a)의 저면에 형성되는 확산 방지막의 두께는 약 100Å 이하인 것이 후술할 열처리 공정에 의해 하부 배선층과의 반전(inversion)에 유리할 수 있다.
다음으로 도 4에 도시된 결과물에 대하여 열처리한다. 이러한 열처리에 의해, 도 5에 도시된 바와 같이 하부 배선(110) 내에 불순물 영역(130)이 형성된다.
여기서, 불순물 영역(130)은 열처리에 의해 소정의 확산 방지막(240a)과 하부 배선(110) 성분이 서로 반전(inversion)됨으로써 형성되는 것이다. 구체적으로,열처리에 의해 하부 배선(110)은 비아홀(230a) 쪽으로 확산되고 비아홀(230a)의 저면에 형성되어 하부 배선(110)과 접촉하는 확산 방지막(240a)은 상대적으로 하부 배선(110) 내로 확산되게 된다. 이로써 하부 배선(110) 내에는 확산 방지막(240a) 성분이 하부 배선(110) 성분과 금속간 화합물을 형성하거나 입계내 편석할 수 있다. 그 결과, 하부 배선(110) 내에는 비아홀(230a)과 연장된 방향에 확산 방지막(240a) 성분을 포함하는 불순물 영역(130)이 형성된다. 따라서, 비아홀(230a)의 저면에 있던 확산 방지막(240a)이 제거되는 효과를 가져오게 되므로, 비아홀(230a)에 의해 하부 배선(110)이 다시 노출될 수 있다. 여기서, 하부 배선(110)의 상면 프로파일은 비아홀(230a)의 저면과 맞닿거나 비아홀(230a)의 내부로 상승될 수 있다.
이 때 열처리는 열 버짓(thermal budget)을 고려하여 적절하게 조절될 수 있는데, 예를 들면 약 400 내지 700℃에서 이루어질 수 있다. 또한, 열처리 공정은 RTP(Rapid Thermal Processing) 공정에 의할 수 있는데, RTP 공정의 경우에는 열처리 환경의 여러 변수(예를 들어, 온도, 압력 등)를 쉽게 제어할 수 있어, 퍼니스 방식보다 우수한 열처리 효과를 얻을 수 있다. 한편, 열 처리 공정은 통상적인 퍼니스 열공정에 의할 수도 있는데, 퍼니스 방식은 공정 챔버 내부 전체가 열적 평형 상태(thermal equilibrium)를 유지하므로 반도체 기판을 반복적으로 교체하여도 같은 온도-시간 특성을 유지하기 쉽다. 이러한 공정의 선택과 그에 따른 공정 온도와 공정 시간 등은 본 발명의 목적 범위 내에서 적절하게 조절될 수 있다.
다음으로, 상부 배선(도 1의 230 참조)을 형성한다.
상부 배선(도 1의 230 참조)을 형성하기 위하여, 먼저 도 6에 도시된 바와 같이 비아홀과 트렌치의 내벽에 씨드층(250)을 형성한다. 씨드층(250)은 예를 들면 PVD 방법으로 구리를 증착하고, 약 100 내지 2000Å의 두께를 갖도록 형성할 수 있다
이어서 전기도금법에 의해 비아홀(230a)과 트렌치(230b)를 도전성 물질로 매립한다. 이후 층간 절연막(200)의 상면이 노출되도록 CMP 등에 의해 평탄화하여, 도 1에 도시된 바와 같이 상부 배선(230)을 완성할 수 있다. 씨드층은 상부 배선(230)과 일체화되었으므로, 도 1에는 설명의 편의상 씨드층을 도시하지 않는다.
이후 당업계에 잘 알려진 후속공정에 의해 반도체 장치를 완성할 수 있다.
이하에서는 도 7a 및 도 7b를 참조하여 전술한 반도체 장치의 제조 공정상 측정된 SEM 사진이다.
도 7a는 전술한 도 4에 의해 설명된 결과물에 대하여 측정된 표면 분석 사진이다. 구체적으로, 확산 방지막이 형성된 비아홀의 저면의 표면을 나타낸다. 도 7a에 나타난 바와 같이, 표면은 확산 방지막에 의해 덮여있다.
도 7b는 도 4에 의해 설명된 결과물에 대하여 이후 열처리 공정을 한 다음의 도 5에 의해 설명된 결과물에서의 비아홀의 저면을 나타낸다. 구체적으로, 400℃에서 RTP 공정에 의해 1분 이내로 어닐링한 이후에 비아홀의 저면에 대하여 측정한 것이다. 도 7b를 참조하면 확산방지막과 하부 배선인 구리층과의 반전이 진행되어 그 결과 비아홀의 저면에 구리층이 노출됨을 알 수 있다. 도 7b에서 밝은 색으로 표시된 것이 구리 성분을 나타낸다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 본 발명의 반도체 장치 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 하부 배선과 상부 배선 간에 확산 방지막이 개재되지 않음으로써 구리 배선의 비저항을 줄일 수 있다.
둘째, 반도체 장치에서의 배선의 SIV(Stress-Induced Void) 특성 등의 신뢰성이 향상될 수 있다.

Claims (16)

  1. 하부 배선;
    상기 하부 배선 상에 형성되며 상기 하부 배선의 상면을 노출시키는 비아홀을 구비하는 층간 절연막;
    상기 비아홀의 양 측벽에 형성된 확산 방지막; 및
    상기 비아홀을 매립하며 상기 하부 배선과 직접적으로 콘택하는 상부 배선을 포함하되,
    상기 하부 배선 내에는 상기 비아홀의 연장된 방향에 상기 확산 방지막의 성분을 포함하는 불순물 영역이 형성된 반도체 장치.
  2. 제1항에 있어서,
    상기 하부 배선은 상기 비아홀의 저면과 맞닿거나 상기 비아홀 내로 상승된 상면 프로파일을 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 하부 배선 및 상기 상부 배선은 각각 구리 또는 구리 합금을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 확산 방지막은 TiN, Ti, Ta, TaN, TiSiN 또는 TaSiN을 포함하는 반도체 장치
  5. 제1항에 있어서,
    상기 확산 방지막의 두께는 10 내지 500Å인 반도체 장치.
  6. 하부 배선을 형성하고,
    상기 하부 배선의 상면을 노출시키는 비아홀이 구비된 층간 절연막을 형성하고,
    상기 비아홀의 내벽 및 저면을 덮는 확산 방지막을 형성하고,
    열처리하여 상기 비아홀의 저면에 형성된 상기 확산 방지막과 그 인접한 상기 하부 배선을 서로 반전시켜 상기 하부 배선 내에 상기 확산 방지막 성분을 포함하는 불순물 영역을 형성하고,
    상기 비아홀을 매립하며 상기 하부 배선과 직접적으로 콘택하는 상부 배선을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 하부 배선 및 상기 상부 배선은 각각 구리 또는 구리 합금을 포함하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 확산 방지막을 형성하는 것은 TiN, Ti, Ta, TaN, TiSiN 또는 TaSiN으로 형성하는 것인 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 확산 방지막을 형성하는 것은 그 두께가 10 내지 500Å로 형성하는 것인 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 확산 방지막을 형성하는 것은 상기 비아홀의 저면에 100Å 이하의 두께로 형성하는 것인 반도체 장치의 제조 방법.
  11. 제6항에 있어서,
    상기 열처리하는 것은 400 내지 700℃에서 수행하는 반도체 장치의 제조 방법.
  12. 제6항에 있어서,
    상기 열처리하는 것은 RTP 공정 또는 퍼니스 공정으로 진행하는 반도체 장치의 제조 방법.
  13. 제6항에 있어서, 상기 비아홀을 매립하는 것은
    상기 비아홀의 측벽에 형성된 상기 확산 방지막 상에 구리 씨드층을 형성하고,
    전기도금으로 구리층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  14. 제6항에 있어서, 상기 층간 절연막을 형성하는 것은 상기 비아홀의 상부에 트렌치를 더 형성하는 것을 포함하고,
    상기 확산 방지막을 형성하는 것은 상기 트렌치의 내벽에 확산 방지막을 동시에 형성하고,
    상기 비아홀을 매립하는 것은 상기 트렌치를 동시에 매립하는 것을 포함하는 반도체 장치의 제조 방법.
  15. 제6항에 있어서, 상기 열처리하는 것은
    상기 하부 배선의 상면이 상기 비아홀에 의해 노출되며,
    상기 하부 배선의 상면 프로파일이 상기 비아홀의 저면과 맞닿는 것을 포함하는 반도체 장치의 제조 방법.
  16. 제6항에 있어서, 상기 열처리하는 것은
    상기 하부 배선의 상면이 상기 비아홀에 의해 노출되며,
    상기 하부 배선의 상면 프로파일이 상기 비아홀의 내부로 상승하는 것을 포함하는 반도체 장치의 제조 방법.
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