JP2007150301A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】抵抗特性が改善され、信頼性が向上する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、下部配線１１０、層間絶縁膜１００、２００、拡散防止膜１２０、２４０、上部配線２３０を備えている。層間絶縁膜２００は、下部配線１１０上に形成され、下部配線１１０の上面が露出するビアホール２３０ａを有する。拡散防止膜２４０は、ビアホール２３０ａの両側壁に形成される。上部配線２３０は、ビアホール２３０ａを埋め込み、下部配線１１０と直接接触する。下部配線１１０内にはビアホール２３０ａの延びる方向に拡散防止膜１２０の成分を含む不純物領域１３０が形成される。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、より詳しくは、信頼性を向上した配線を備える半導体装置およびその形成方法に関するものである。

半導体装置が高集積化されるにつれて、信頼性のある配線に対する要求が増加している。半導体装置の配線材料としての銅（Ｃｕ）は、アルミニウム（Ａｌ）に比べて相対的に高い融点を有しており、エレクトロマイグレーション（Electro-Migration：ＥＭ）およびストレスマイグレーション（Stress-Migration：ＳＭ）特性に優れる。また、銅配線は、それだけでなく、低い比抵抗特性を有している。

ところで、銅成分は、半導体装置に用いられるシリコン、シリコン酸化膜のような絶縁膜内に広がって、電流漏れや寄生キャパシタンスを増加させるという短所がある。これを改善するために、一般的に銅層と絶縁膜との間に拡散防止膜が介在している。

このように、拡散防止膜によって、銅層の拡散は防止することができる。しかし、拡散防止膜を形成することによって、上部配線と下部配線とを連結するビア下部に銅よりも抵抗が大きな拡散防止膜が介在する結果をもたらす。そのため、配線の抵抗を高める要因となっている。

一方、デュアルダマシン工程を用いて銅配線を形成する場合、後続する半導体装置の様々な製造工程において行われる熱処理工程において、デュアルダマシン配線に加えられる熱応力により、デュアルダマシン配線の下部に巨大なボイド（Stress-Induced Void：ＳＩＶ）が形成されることがある。このようなＳＩＶが形成されると、て配線に電気的不良が生じ、半導体装置の信頼性が劣化するという問題がある。

特開２００５−０７２３８４号公報

そこで、本発明が達成しようとする技術的課題は、抵抗特性が改善されて信頼性が向上する半導体装置を提供することにある。
本発明が達成しようとする他の技術的課題は、抵抗特性が改善され信頼性が向上する半導体装置の製造方法を提供することにある。
本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及していないまた他の技術的課題は下記記載によって当業者が明確に理解できるものである。

本発明による半導体装置は、下部配線と、前記下部配線上に形成され、前記下部配線の上面が露出するビアホールを有する層間絶縁膜と、前記ビアホールの両側壁に形成された拡散防止膜と、前記ビアホールを埋め込み、前記下部配線と直接接触する上部配線とを備えている。そして、前記下部配線内には前記ビアホールの延びる方向に前記拡散防止膜の成分を含む不純物領域が形成される。

本発明の半導体装置の製造方法は、下部配線を形成し、前記下部配線の上面が露出するビアホールを有する層間絶縁膜を形成する段階と、前記ビアホールの内壁および底面を覆う拡散防止膜を形成する段階と、熱処理して前記ビアホールの底面に形成された前記拡散防止膜とこれに隣接する前記下部配線とを互いに反転させ、前記下部配線内に前記拡散防止膜の成分を含む不純物領域を形成する段階と、前記ビアホールを埋め込み、前記下部配線と直接接触する上部配線を形成する段階と、を含む。

本発明の半導体装置およびその製造方法によれば、以下のような効果が１つあるいはそれ以上得られる。
第１に、下部配線と上部配線との間に拡散防止膜が介在しないため、銅配線の比抵抗を低減することができる。
第２に、半導体装置における配線のＳＩＶ特性などの信頼性を向上させることができる。

以下、本発明の具体的な実施の形態を図面に基づいて詳細に説明する。
本発明の利点および特徴、そしてそれらを達成する方法は、添付する図面と共に詳細に後述する実施形態による明確になる。しかし、本発明は以下にて開示する実施形態に限定されるものではなく、異なる多様な形態によって実施することができるものである。本実施形態は、単に本発明の開示が十分にすることを目的とするものであり、本発明が属する技術分野において通常の知識を有する者に発明の範囲を明確にするために提供されるものであって、本発明は請求項によってのみ定義されるものである。明細書の全体に亘り、同一の参照符号は同一構成要素を示す。

本明細書で記述する実施形態は、本発明の理想的な例示的な断面図を参考にして説明する。したがって、製造技術、許容誤差などによって例示された図の形態が変形されることもある。したがって、本発明の実施形態は、図示された特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含むものである。例えば、直角で示されたエッチング領域は、角が丸められたり、あるいは所定曲率を有する形態にすることができる。したがって、図面で例示された領域は概略的な構成を有し、図面で例示された領域の形態は素子の領域の特定形態を例示するためのものであって、発明の範囲を制限するものではない。

以下、図１を参照して、本発明の一実施形態に係る半導体装置について説明する。
図１は、本発明の一実施形態に係る半導体装置の断面を示す。図１を参照すれば、本発明の一実施形態に係る半導体装置は、下部配線１１０、層間絶縁膜２００、上部配線２３０、および拡散防止膜２４０を備える。

下部配線１１０は、所定の絶縁膜１００内に形成される。絶縁膜１００は、図に示していないが、微細な素子が形成された半導体基板の上部に形成される。下部配線１１０は、例えば銅または銅合金から形成されている。また、下部配線１１０は、所定の拡散防止膜１２０によって囲まれている。

下部配線１１０内には所定の不純物領域１３０が設けられている。不純物領域１３０は、上部配線２３０を囲む拡散防止膜２４０の成分を含んでいる。不純物領域１３０は、拡散防止膜２４０の成分と下部配線１１０を構成する導電性物質との間の金属間化合物の形態や粒界偏析した形態で存在する。不純物領域１３０を上述のように形成することにより、従来のようにビアと接触する下部配線の界面付近に形成されるＳＩＶの発生が最小化される。不純物領域１３０は、ビアホール２３０ａの延びる方向の下部配線１１０内に形成される。

下部配線１１０の上面は、下部配線１１０上に形成されたビアホール２３０ａの底面と当接、またはビアホール２３０ａ内に一部突出したプロファイルを有する。
下部配線１１０の上部に形成され、ビアホール２３０ａを備える層間絶縁膜２００は、単一膜であってもよく、図１に示すように複数の絶縁膜２１０、２２０が積層された構造であってもよい。また、ビアホール２３０ａ上に形成された層間絶縁膜２２０内には、ビアホール２３０ａと連結されて上部配線２３０を形成するトレンチ２３０ｂを備えていてもよい。層間絶縁膜２００は、例えばシリコン酸化膜（ＳｉＯｘ）、ＰＥ−ＴＥＯＳ（Plasma Enhanced Tetra Ethyl Ortho Silicate）、ＰＥＯＸ（Plasma Enhanced Oxide）、ＦＳＧ（Fluoride Silicate Glass）、ＰＳＧ（Phosphor Silicate Glass）、ＢＰＳＧ（Boro Phospho Silica Glass）、ＵＳＧ（Undoped Silica Glass）、ＳｉＯＣ（Ｈ）、またはこれらの積層膜で形成される。

これらの層間絶縁膜間には、所定のエッチング停止膜１０５、２１５が介在する。エッチング停止膜１０５、２１５は、約２００〜１０００Å程度の厚さで形成され、例えば、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＳｉＣＮなどの材質からなる。しかし、本発明の目的範囲内で必要である場合、エッチング停止膜は層間絶縁膜間に介在しないこともあり得るのは言うまでもない。

ビアホール２３０ａの両側壁およびトレンチ２３０ｂの内壁には、例えば銅または銅合金などの導電性物質の拡散を防止する拡散防止膜２４０が形成される。このような拡散防止膜２４０は、例えばＴｉＮ、Ｔｉ、Ｔａ、ＴａＮ、ＴｉＳｉＮ、またはＴａＳｉＮを含む材質で形成されるが、これらに限定されることはない。このような拡散防止膜２４０は、約１０〜５００Åの厚さで形成される。

拡散防止膜２４０が形成されたビアホール２３０ａとトレンチ２３０ｂとは、銅または銅合金のような導電性物質で埋め込まれ、上部配線２３０が形成される。この時、上部配線２３０は、下部配線１１０と直接連結することができる。言い換えれば、下部配線１１０と上部配線２３０との間の界面には拡散防止膜のような如何なる他の膜質も介在せず、互いに直接接触する。したがって、従来問題になった拡散防止膜による抵抗劣化が排除されるため、半導体装置の抵抗特性が改善される。

以下では図２〜図６を参照して、図１に示された本発明の一実施形態に係る半導体装置の製造方法について説明する。以下、製造方法説明の際、本発明の技術分野で通常の知識を有する者に広く知られた工程段階によって形成される工程については本発明が曖昧に解釈されることを避けるために概略的に説明する。また、上記構造で説明した各構成要素のサイズ、形状、材質などに対する重複した説明は以後省略したり簡略に説明する。

図２〜図６は、本発明の一実施形態に係る半導体装置の製造方法を例示的に説明するための断面図である。以下では本発明の一実施形態に係る半導体装置の製造方法として、デュアルダマシン方法を例に挙げたが、本発明がシングルダマシン方法にも適用されることは勿論である。

先ず、図２に示すように、所定の微細素子が形成された半導体基板（図示せず）の上部に下部配線１１０ａを形成する。下部配線１１０ａは、銅または銅合金から形成されるものの、これらに限定されることはない。また、下部配線１１０ａは、所定の層間絶縁膜１００内にダマシン工程によって形成される。

下部配線１１０ａ上にはエッチング停止膜１０５が形成される。エッチング停止膜１０５は、後続工程で下部配線１１０ａの損傷を防止したり、エッチングの精密度を高めるだけでなく、銅のような金属配線物質の拡散を防止する。

次に、図３に示すように、下部配線１１０上にビアホール２３０ａが設けられた層間絶縁膜２００を形成する。この時、層間絶縁膜２００は、単一膜または複数膜が積層された構造である。また、ビアホール２３０ａの上部には所定のトレンチ２３０ｂがさらに形成される。層間絶縁膜２００の間には所定のエッチング停止膜２１５が形成される。ここで層間絶縁膜２００及びエッチング停止膜２１５は、主にＣＶＤ法（Chemical Vapor Deposition）によって形成されるが、これに限定されるものではない。しかし、本発明の目的範囲内で必要な場合、このようなエッチング停止膜２１５は層間絶縁膜間に介在しないこともあるのは言うまでもない。
このような工程は、当業界によく知らされた工程によることであるため、具体的な説明は省略する。

次に、図４に示すように、ビアホール２３０ａの内壁と底面、トレンチ２３０ｂの内壁に拡散防止膜２４０ａを形成する。
拡散防止膜２４０ａは、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮ、ＴｉＳｉＮ、またはＴａＳｉＮなどのような導電性材質で形成されるが、これらに限定するものではない。また、拡散防止膜２４０ａは、ＰＶＤ、ＡＬＤ、またはＭＯＣＶＤなどのような方法によって形成される。ここで、例えばＰＶＤによって拡散防止膜２４０ａを形成する場合、図４に示すようにビアホール２３０ａの内壁と底面には層間絶縁膜２２０の上部やトレンチ２３０ｂの内壁より相対的に薄い薄膜で形成される。

このような拡散防止膜２４０は、約１０〜５００Åの厚さで形成される。この時、ビアホール２３０ａの底面に形成される拡散防止膜の厚さは、約１００Å以下であることが後述する熱処理工程による下部配線層との反転（inversion）に有利である。

次に図４に示された結果物を熱処理する。熱処理によって、図５に示すように下部配線１１０内に不純物領域１３０が形成される。
ここで、不純物領域１３０は、熱処理によって所定の拡散防止膜２４０と下部配線１１０成分とが互いに反転されることによって形成される。具体的には、ビアホール２３０ａの底面に形成され下部配線１１０と接触している拡散防止膜２４０は、熱処理によって下部配線１１０がビアホール２３０ａ側に広がり、相対的に拡散防止膜２４０は下部配線１１０内に広がる。このため、下部配線１１０内には、拡散防止膜２４０の成分が下部配線１１０成分と金属間化合物を生成したり、粒界内に偏析したりする。その結果、下部配線１１０内には、ビアホール２３０ａの延びる方向に拡散防止膜２４０の成分を含む不純物領域１３０が形成される。したがって、ビアホール２３０ａの底面にあった拡散防止膜２４０が除去される効果をもたらし、ビアホール２３０ａによって下部配線１１０が再び露出する。ここで、下部配線１１０の上面プロファイルは、ビアホール２３０ａの底面と当接するか、ビアホール２３０ａの内部に突出する。

この時、熱処理は、サーマルバジェット（thermal budget）を考慮して適切に調節され、例えば約４００〜７００℃で実施される。また、熱処理工程は、ＲＴＰ（Rapid Thermal Processing）工程で実施される。ＲＴＰ工程で熱処理を実施する場合、熱処理環境の様々な変数（例えば、温度、圧力など）を容易に制御でき、炉方式より優れた熱処理効果を得ることができる。一方、熱処理工程は、通常的な炉熱工程で実施してもよい。炉方式では、工程チャンバの内部全体が熱平衡状態（thermal equilibrium）を維持するため、半導体基板を繰り返し交換しても同じ温度−時間特性を維持し易い。このような工程の選択と、それにともなう工程温度及び工程時間などは、本発明の目的範囲内で適切に調節される。

次に、上部配線を形成する。
上部配線を形成するために、先ず図６に示すように、ビアホールとトレンチの内壁とにシード層２５０を形成する。シード層２５０は、例えばＰＶＤ方法で銅を蒸着し、約１００〜２０００Åの厚さを有するように形成する。

次いで、電気メッキ法によって、ビアホール２３０ａとトレンチ２３０ｂとを導電性物質で埋め込む。以後、層間絶縁膜２００の上面が露出するように、ＣＭＰなどによって平坦化し、図１に示すように上部配線２３０を完成する。シード層２５０は、上部配線２３０と一体化されるため、図１には説明の便宜上、シード層２５０を図示していない。
以後、当業界によく知らされた後続工程によって半導体装置を完成する。

図７Ａおよび図７Ｂは、前述した半導体装置の製造工程において測定されたＳＥＭ写真である。
図７Ａは、前述した図４によって説明した結果物について測定された表面分析写真である。具体的には、拡散防止膜が形成されたビアホールの底面の表面を示す。図７Ａに示すように、表面は拡散防止膜によって覆われている。

図７Ｂは、図４によって説明した結果物について以後の熱処理工程をした後、図５によって説明した結果物のビアホールの底面を示す。具体的に、４００℃でＲＴＰ工程によって１分以内にアニーリングした後、ビアホールの底面を測定したものである。図７Ｂを参照すれば、拡散防止膜と下部配線の銅層との反転が進行し、その結果ビアホールの底面に銅層が露出していることが分かる。図７Ｂで明るい色で示されているのが銅成分を示す。

以上、添付した図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施可能であることを理解できる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではない。

（産業上の利用可能性）
本発明は、半導体装置およびその製造方法に関し、より詳しくは、下部配線と上部配線との間に拡散防止膜が介在しないことによって、銅配線の比抵抗を低減することができ、信頼性が向上した配線を備えた半導体装置およびその製造方法に関する技術分野に適用することができる。

本発明の一実施形態に係る半導体装置を示す断面図である。 図１に示された半導体装置を製造する方法を説明するための断面図である。 図１に示された半導体装置を製造する方法を説明するための断面図である。 図１に示された半導体装置を製造する方法を説明するための断面図である。 図１に示された半導体装置を製造する方法を説明するための断面図である。 図１に示された半導体装置を製造する方法を説明するための断面図である。 製造工程にともなうビアホール底面状態を示すＳＥＭ写真を示す図である。 製造工程にともなうビアホール底面状態を示すＳＥＭ写真を示す図である。

符号の説明

１００、２００、２１０、２２０：層間絶縁膜、１０５、２１５：エッチング停止膜、１１０：下部配線、１２０、２４０：拡散防止膜、１３０：不純物領域、２３０ａ：ビアホール、２３０ｂ：トレンチ、２３０：上部配線、２５０：シード層

Claims (15)

1. 下部配線と、
   前記下部配線上に形成され、前記下部配線の上面が露出するビアホールを有する層間絶縁膜と、
   前記ビアホールの両側壁に形成された拡散防止膜と、
   前記ビアホールを埋め込み、前記下部配線と直接接触する上部配線と、を備え、
   前記下部配線内には前記ビアホールが延びる方向に前記拡散防止膜の成分を含む不純物領域が形成されている半導体装置。
2. 前記下部配線は、前記ビアホールの底面と当接、または前記ビアホール内に突出した上面プロファイルを有する請求項１に記載の半導体装置。
3. 前記下部配線および前記上部配線は、各々銅または銅合金を含む請求項１に記載の半導体装置。
4. 前記拡散防止膜は、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮ、ＴｉＳｉＮ、またはＴａＳｉＮを含む請求項１に記載の半導体装置。
5. 前記拡散防止膜の厚さは、１０〜５００Åである請求項１に記載の半導体装置。
6. 下部配線を形成する段階と、
   前記下部配線の上面が露出するビアホールを有する層間絶縁膜を形成する段階と、
   前記ビアホールの内壁および底面を覆う拡散防止膜を形成する段階と、
   熱処理して前記ビアホールの底面に形成された前記拡散防止膜とこれに隣接する前記下部配線とを互いに反転させ、前記下部配線内に前記拡散防止膜の成分を含む不純物領域を形成する段階と、
   前記ビアホールを埋め込み、前記下部配線と直接接触する上部配線を形成する段階と、
   を含む半導体装置の製造方法。
7. 前記下部配線および前記上部配線は、各々銅または銅合金を含む請求項６に記載の半導体装置の製造方法。
8. 前記拡散防止膜は、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮ、ＴｉＳｉＮ、またはＴａＳｉＮで形成する請求項６に記載の半導体装置の製造方法。
9. 前記拡散防止膜は、その厚さを１０〜５００Åで形成する請求項６に記載の半導体装置の製造方法。
10. 前記拡散防止膜は、前記ビアホールの底面に１００Å以下の厚さで形成する請求項９に記載の半導体装置の製造方法。
11. 前記熱処理は、４００〜７００℃で行う請求項６に記載の半導体装置の製造方法。
12. 前記熱処理は、ＲＴＰ工程または炉工程で実施する請求項６に記載の半導体装置の製造方法。
13. 前記ビアホールを埋め込むとき、
    前記ビアホールの側壁に形成された前記拡散防止膜上に銅シード層を形成する段階と、
    電気メッキで銅層を形成する段階と、
    を含む請求項６に記載の半導体装置の製造方法。
14. 前記層間絶縁膜を形成するとき、前記ビアホールの上部にトレンチを形成する段階をさらに含み、
    前記拡散防止膜を形成するとき、前記トレンチの内壁に前記拡散防止膜を同時に形成し、
    前記ビアホールを埋め込むとき、前記トレンチを同時に埋め込む請求項６に記載の半導体装置の製造方法。
15. 前記熱処理は、
    前記下部配線の上面を前記ビアホールから露出させる段階と、
    前記下部配線の上面プロファイルを、前記ビアホールの底面と当接させる、または前記ビアホールの内部に突出させる段階と、
    を含む請求項６に記載の半導体装置の製造方法。