JP2009094477A - 半導体素子の金属配線形成方法 - Google Patents

半導体素子の金属配線形成方法 Download PDF

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Abstract

【課題】コンタクト抵抗を減らし、ギャップフィル特性を向上させることにより、コンタクトプラグ上に低抵抗金属配線を形成する金属配線形成方法を提供する。
【解決手段】金属配線形成方法は、半導体基板の上部の第２の絶縁膜１６にコンタクトホール１８を形成する段階、上記第２の絶縁膜の表面に沿ってＴｉＮ膜を含む第１のバリアメタル膜２０を形成するが、上記ＴｉＮ膜が上記第２の絶縁膜の側壁及び上部の表面より上記コンタクトホールの下部にさらに薄く形成されるように上記第１のバリアメタル膜を形成する段階、上記コンタクトホールを含む上記第１のバリアメタル膜上に第１の金属層を形成する段階、上記第１の金属層がリフローされ平坦化されながら上記コンタクトホールが満たされるように熱処理を行う段階、上記第１の金属層上に第２の金属層を形成する段階及び上記第２の金属層をパターニングして上部金属配線２４ａを形成する段階を含んでなる。
【選択図】図１Ｇ

Description

本発明は、半導体素子の金属配線形成方法に関するものであり、コンタクト抵抗を減らし、ギャップフィル特性を向上させて低抵抗金属配線を具現する半導体素子の金属配線形成方法に関するものである。
金属配線工程とは、半導体基板に形成された各回路に金属線を連結させる工程であり、通常、アルミニウム(Al)、銅(Cu)、金(Au)またはタングステン(W)などの金属材料を用いて進める。半導体素子の集積度が大きくなるにつれてデザインルールの減少と共にプログラムスピード(Program Speed)を要求していて、現在のタングステン(W)を用いた配線形成方法に代わって比抵抗が低い金属物質とロウ-K(low-k)物質を用いた配線形成方法が台頭されている。
一般に、半導体素子の金属配線は、ダマシン技法(Damascene Scheme)を用いて形成する。このようなダマシン技法を用いた半導体素子の金属配線形成工程を簡略に説明する。まず、ゲートなど所定の構造物が形成された半導体基板上に層間絶縁膜を蒸着した後、トレンチを形成し、トレンチを含む層間絶縁膜の上部にTi/TiN成分のバリアメタル膜を形成する。その後、バリアメタル膜の上部にトレンチを満たすようにタングステン(W)膜を形成した後、タングステン(W)膜とTi/TiN積層膜のバリアメタル膜を化学的機械的研磨(Chemical Mechanical Polishing; CMP)工程で平坦化してトレンチの内部にタングステン(W)金属配線を形成する。
しかし、現在のアルミニウム(Al)を用いたダマシン技法を適用する場合、 CMP工程時のアルミニウム(Al)の比較的もろい特性により、ディッシング(dishing)及びスクラッチ(scatch)などの問題が発生し、これは、金属配線形成時の信頼性を低下させる要因となる。アルミニウム(Al)の場合、上部にTi/TiN膜を蒸着するが、後続のコンタクト形成時に正確にアルミニウム(Al)の上部でエッチングが停止しないため、コンタクト抵抗が非正常に増加することがある。また、TiなしにTiNのみ蒸着するか、またはTiの比重が小さくなれば、アルミニウム(Al)とTiN蒸着時にN2ガスが反応してAlNを形成し、コンタクト抵抗の増加をもたらす。
本発明の目的は、化学気相蒸着方法でバリアメタル膜の上部にアルミニウム膜を蒸着する金属配線形成方法において、コンタクトホール内部に満たされるアルミニウム膜とバリアメタル膜との反応を最小化しながらコンタクトホール内部にバリアメタル膜が占める面積を減少させることにより、コンタクト抵抗を減らし、ギャップフィル特性は向上させることにより、コンタクトプラグ上に低抵抗金属配線を形成する半導体素子の金属配線形成方法を提供することにある。
本発明の一実施例による金属配線形成方法は、半導体基板の上部の第２の絶縁膜にコンタクトホールを形成する段階、第２の絶縁膜の表面に沿ってTiN膜を含む第１のバリアメタル膜を形成するが、TiN膜が第２の絶縁膜の側壁及び上部の表面よりコンタクトホールの下部にさらに薄く形成されるように第１のバリアメタル膜を形成する段階、コンタクトホールを含む第１のバリアメタル膜上に第１の金属層を形成する段階、第１の金属層がリフロー(reflow)されて平坦化されながらコンタクトホールが満たされるように熱処理を行う段階、第１の金属層上に第２の金属層を形成する段階、及び第２の金属層をパターニングして上部金属配線を形成する段階を含む。
上記において、TiN膜は、物理気相蒸着方法(Physical Vapor Deposition; PVD)で形成される。TiN膜は100〜200Åの厚さで形成される。
第１のバリアメタル膜は、Ti膜、TiリッチTixN膜(x>1、ただし、xは整数)及びTiN膜の積層構造で形成される。Ti膜は100〜300Åの厚さで形成される。TiリッチTixN膜は、Ti膜の蒸着の最終段階でN2ガスをパージさせた後、チャンバ内に加熱されたArガスを流してチャンバ内部及び半導体基板の温度を上昇させて反応によりTi膜の上部が置換されて形成される。
第１の金属層及び第２の金属層はアルミニウム(Al)で形成される。第１の金属層は前駆体としてメチルピロリジンアラン(Methyl Pyrrolidine Alane; MPA,(CH3)(CH2)4N・AlH3)ソースを用いる化学気相蒸着(Chemical Vapor Deposition; CVD)方法で形成される。第１の金属層は500〜1000Åの厚さで形成される。
熱処理は、半導体基板の温度を430〜450℃に上昇させる。第２の金属層は、物理気相蒸着(PVD)方法で形成される。物理気相蒸着(PVD)方法は、コールド蒸着段階(cold deposition)段階、プリ-ヒート(pre-heat)段階及びホット蒸着(hot deposition)段階で行われる。コールド蒸着段階で2000〜3000Åの厚さのアルミニウム(Al)膜を形成した後、加熱されたArを用いたプリ-ヒート段階でチャンバ及び半導体基板の温度を増加させた後、ホット蒸着段階で2000〜5000Åの厚さのアルミニウム(Al)膜を形成する。
第２の絶縁膜の形成前、半導体基板上に下部の金属配線及び第１の絶縁膜を形成する段階をさらに行う。下部の金属配線はアルミニウム(Al)で形成される。
第１の絶縁膜は、下部の金属配線と互いに異なるエッチング選択比を有する物質で形成され、シリコン酸化窒化膜(SiON)で形成される。コンタクトホール形成時、下部の金属配線の上部表面でエッチングが停止するようにする。
上部金属配線の形成後、上部金属配線上に第２のバリアメタル膜を形成する段階をさらに行う。第２のバリアメタル膜はTi/TiNの積層膜で形成される。
本発明は、次のような効果がある。
第１に、TiN膜を低いステップカバレッジ(step coverage)特性を有するように物理気相蒸着方法で形成し、コンタクトホールの下部にTiN膜の蒸着を最小化することにより、後続の前駆体としてMPA((CH3)(CH2)4N・AlH3)ソースを用いる化学気相蒸着方法を用いた金属配線用アルミニウム膜蒸着時に島(island)状にアルミニウムが蒸着されるのを防止し、アルミニウム(Al)膜の成長を有利にしてコンタクトホールのギャップフィル(gap-fill)特性を向上させることができる。
第２に、コンタクトホールの下部にTiN膜の蒸着を最小化してコンタクトホール内部でバリアメタル膜が占める面積を減らすことにより、コンタクト抵抗を減少させることができる。
第３に、Ti膜の上部をTiリッチTixN膜(x>1、ただし、xは整数)で置換させてコンタクトホール内部に満たされるアルミニウムとバリアメタル膜との反応を最小化して抵抗の確保に妨害される物質(TiAl3)の形成を抑制することにより、コンタクト抵抗を減少させることができる。
第４に、下部の金属配線上に下部の金属配線とエッチング選択比が異なる物質で絶縁膜を形成してコンタクトホール形成時のエッチングマージンを確保することにより、コンタクト抵抗を減少させることができる。
第５に、下部の金属配線とエッチング選択比が異なる物質を下部の金属配線と反応しない物質で形成することにより、界面で抵抗の確保に妨害される物質の形成を抑制してコンタクト抵抗の増加を抑制することができる。
第６に、コンタクト抵抗を減少させ、ギャップフィル特性を向上させることにより、低抵抗金属配線を形成を通じてRC遅延を減らして半導体素子のプログラムスピードを増加させて低消費電力を具現することができる。
第７に、MPAソースを用いる化学気相蒸着方法を用いた後、リフロー工程を通じてアルミニウム膜をコンタクトホール内部に満たすことにより、アルミニウム(Al)膜を平坦化するための化学的機械的研磨工程が省略されるため、金属配線の信頼性低下の要因を抑制することができる。
以下、添付した図面を参照し、本発明の一実施例をさらに詳しく説明する。しかし、本発明の実施例は、種々の異なる形態で変形されることができ、本発明の範囲が以下に詳述する実施例により限定されるものと解釈されてはならず、当業界で普遍的な知識を有する者に本発明をさらに完全に説明するために提供されるものと解釈されることが好ましい。
図１Ａ〜図１Ｇは、本発明の一実施例による半導体素子の金属配線形成方法を説明するための工程断面図である。
図１Ａを参照すれば、示されていないが、ゲートなど所定の構造物が形成された半導体基板(10)上に下部の金属配線(12)を形成する。この時、下部の金属配線(12)は、アルミニウム(Al)膜で形成することができる。その後、下部の金属配線(12)上に後続のコンタクト工程時にエッチングマージン(etch margin)を確保するために、下部の金属配線(12)と互いに異なるエッチング選択比を有する物質で第１の絶縁膜(14)を形成する。望ましくは、第１の絶縁膜(14)はシリコン酸化窒化膜(SiON)で形成することができ、この場合、第１の絶縁膜(14)と下部の金属配線(12)のアルミニウム(Al)が反応しないため、これらの界面(interface)で抵抗の確保に妨害されるAlNが形成されるのを抑制し、コンタクト抵抗が増加するのを防止することができる。
次いで、第１の絶縁膜(14)上に第２の絶縁膜(16)を形成する。第２の絶縁膜(16)は、層間絶縁膜として用いるためのものであり、酸化膜系列の物質で形成し、例えば、HDP(High Density Plasma)酸化膜、SOG(Spin On Glass)、BPSG(Boron-Phosphorus Silicate Glass)、PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)、USG(Undoped Silicate Glass)及びPSG(Phosphorus Silicate Glass)から選択されるいずれか一つで形成することができる。
図１Ｂを参照すれば、マスク(図示せず)を用いたエッチング工程で第２の絶縁膜(16)及び第１の絶縁膜(14)をエッチングする。この時、コンタクト抵抗が増加しないように下部の金属配線(12)の上部の表面でエッチングが停止するようにする。これにより、第２の絶縁膜(16)及び第１の絶縁膜(14)の内部に下部の金属配線(12)の表面を露出させるコンタクトホール(18)が形成される。
図１Ｃを参照すれば、コンタクトホール(18)を含む第２の絶縁膜(16)の表面に沿って第１のバリアメタル膜(20)を形成する。ここで、第１のバリアメタル膜(20)は、コンタクトホール(18)を含む第２の絶縁膜(16)の表面に沿ってライナ(liner)形態のTi膜(20a)、Tiリッチ(rich) TixN膜(x>1、ただし、xは整数; 20b)及びTiN膜(20c)の積層構造で形成することができる。
具体的には、 Ti膜(20a)は100〜300Åの厚さのTiを蒸着して形成する。TiリッチTixN膜(20b)は、Ti膜(20a)の蒸着の最終段階で一定時間N2ガスをパージ(purge)させた後、チャンバ(chamber)内に加熱されたアルゴン(Ar)ガスを流してチャンバの内部及び半導体基板(10)の温度を上昇させて反応によりTi膜(20a)の上部を置換させて形成する。
上記のように、Ti膜(20a)の上部をTiリッチTixN膜(20b)で置換させる場合、後続に金属配線形成のために蒸着されるアルミニウム(Al)との反応を抑制させて抵抗の確保に妨害されるTiAl3が形成されるのを防止することができ、これを通じてコンタクト抵抗が増加するのを防止することができる。
TiN膜(20c)は、低いステップカバレッジ(step coverage)特性を有するようにTiNを物理気相蒸着(Physical Vapor Deposition; PVD)方法で蒸着して形成する。この時、TiN膜(20c)は、TiリッチTixN膜(20b)上に100〜200Åの厚さの膜で形成する。この場合、低いステップカバレッジ特性により第２の絶縁膜(16)の側壁及び上部の表面よりコンタクトホール(118)の下部に、さらに薄くTiN膜(20c)が形成され、第２の絶縁膜(16)の上部の表面より側壁でTiN膜(20c)がさらに薄く形成される。これにより、コンタクトホール(18)の内部でバリアメタル膜(20)が占める面積が減少することにより、コンタクト抵抗を減少させることができる。
また、コンタクトホール(18)の下部にTiN膜(20c)の蒸着程度を最小化し、後続に前駆体としてMPA((CH3)(CH2)4N・AlH3)ソースを用いる化学気相蒸着方法(Chemical Vapor Deposition; CVD)を用いて金属配線形成のためのアルミニウム(Al)蒸着時に島(island)状にアルミニウム(Al)が蒸着されるのを防止し、アルミニウム(Al)膜の成長を有利にしてコンタクトホール(18)のギャップフィル(gap-fill)特性を向上させることができる。
図１Ｄを参照すれば、コンタクトホール(18)の一部が満たされるように、コンタクトホール(18)を含むバリアメタル膜(20)上に第１の金属層(22)を形成する。第１の金属層(22)は、後続の工程で形成される金属配線の抵抗を下げるためにアルミニウム(Al)で形成する。
ここで、第１の金属層(22)はCVD方法で形成し、望ましくは、前駆体(precursor)としてメチルピロリジンアラン(Methyl Pyrrolidine Alane; MPA、分子式:(CH3)(CH2)4N・AlH3)ソースを用いるCVD方法で形成する。
このようなMPAソースを用いるCVDアルミニウム(Al)方法を用いる場合、第１の金属層(22)は、第２の絶縁膜(16)の上部のTiN膜(20c)ではMPAソースがTiN膜(20c)の表面と反応して所々島(island)状に成長し、反面、TiN膜(20c)が薄い厚さで形成されたコンタクトホール(18)内部では島状に形成されないだけでなく、一部に所々形成された島も合わせられてアルミニウム(Al)膜で形成される。この時、第１の金属層(22)は500〜1000Åの厚さで形成することができる。
図１Ｅを参照すれば、加熱されたアルゴン(Ar)ガスをチャンバ内に注入して半導体基板(10)の温度を430〜450℃に上昇させる熱処理を行う。これにより、熱処理により半導体基板(10)の温度が上昇することにより、第１の金属層(22)中でTiN(20c)上に所々形成された島は合わせられて平坦化され、一部はリフロー(reflow)されてコンタクトホール(18)内部がアルミニウム(Al)膜である第１の金属層(22)で安定的に満たされながらコンタクトプラグ(22a)が形成される。
このように、MPAをソースとして用いるCVD方法を用いて第１の金属層(22)を蒸着した後、熱処理を行う場合、コンタクトホール(18)内部を効率的に満たしてコンタクトプラグ(22a)を安定的に形成することができる。
特に、現在のアルミニウム(Al)を用いたダマシン技法を適用しても、化学的機械的研磨(Chemical Mechanical Polishing; CMP)工程が省略されるため、アルミニウム(Al)の比較的もろい特性によりCMP時に発生したディッシング(dishing)及びスクラッチ(scatch)などの問題を根本的に解決し、後続の金属配線の信頼性低下の要因を抑制することができる。
図１Ｆを参照すれば、コンタクトプラグ(22a)上に第２の金属層(24)を形成する。第２の金属層(24)はアルミニウム(Al)で形成することができ、PVD方法を用いてコールド蒸着(cold deposition)段階、プリ-ヒート(pre-heat)段階及びホット蒸着(hot deposition)段階の順に行って形成する。
この時、コールド蒸着段階で2000〜3000Åの厚さのアルミニウム(Al)膜を形成した後、加熱されたアルゴン(Ar)を用いたプリ-ヒート段階を経てチャンバ及び半導体基板(10)の温度を上昇させた後、ホット蒸着段階で2000〜5000Åの厚さのアルミニウム(Al)膜を形成する。
その後、第２の金属層(24)上に第２のバリアメタル膜(26)を形成する。第２のバリアメタル膜(26)はTi/TiNの積層膜で形成することができ、第２の金属層(24)の蒸着後にイン-サイチュ(in-situ)で形成することができる。
図１Ｇを参照すれば、マスク(図示せず)を用いたエッチング工程で第２のバリアメタル膜(26)及び第２の金属層(24)をパターニングする。これにより、第２の金属層(24)からなる上部金属配線(24a)が形成される。この時、上部金属配線(24a)は、減少したコンタクト抵抗により低抵抗を有する下部の金属配線(24a)で形成される。
上記のように、本発明の一実施例では、低抵抗を有する下部の金属配線(28)形成を通じてRC遅延を減らすことにより、半導体素子のプログラムスピード(Program Speed)を増加させて消費電力を下げることができる。
本発明は、上記で記述した実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、上記実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。従って、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
本発明の一実施例による半導体素子の金属配線形成方法を説明するための工程断面図である。 本発明の一実施例による半導体素子の金属配線形成方法を説明するための工程断面図である。 本発明の一実施例による半導体素子の金属配線形成方法を説明するための工程断面図である。 本発明の一実施例による半導体素子の金属配線形成方法を説明するための工程断面図である。 本発明の一実施例による半導体素子の金属配線形成方法を説明するための工程断面図である。 本発明の一実施例による半導体素子の金属配線形成方法を説明するための工程断面図である。 本発明の一実施例による半導体素子の金属配線形成方法を説明するための工程断面図である。
符号の説明
10 :半導体基板
12 :下部の金属配線
14 :第１の絶縁膜
16 :第２の絶縁膜
18 :コンタクトホール
20 :第１のバリアメタル膜
20a : Ti膜
20b : TiリッチTixN膜
20c : TiN膜
22 :第１の金属層
22a :コンタクトプラグ
24 :第２の金属層
24a :上部金属配線
26 :第２のバリアメタル膜

Claims (20)

  1. 半導体基板の上部の第２の絶縁膜にコンタクトホールを形成する段階;
    上記第２の絶縁膜の表面に沿ってTiN膜を含む第１のバリアメタル膜を形成するが、上記TiN膜が上記第２の絶縁膜の側壁及び上部の表面より上記コンタクトホールの下部にさらに薄く形成されるように上記第１のバリアメタル膜を形成する段階;
    上記コンタクトホールを含む上記第１のバリアメタル膜上に第１の金属層を形成する段階;
    上記第１の金属層がリフローされ、平坦化されながら上記コンタクトホールが満たされるように熱処理を行う段階;
    上記第１の金属層上に第２の金属層を形成する段階;及び
    上記第２の金属層をパターニングして上部金属配線を形成する段階を含む半導体素子の金属配線形成方法。
  2. 上記TiN膜は、物理気相蒸着方法(Physical Vapor Deposition)で形成される請求項１に記載の半導体素子の金属配線形成方法。
  3. 上記TiN膜は、100〜200Åの厚さで形成される請求項１に記載の半導体素子の金属配線形成方法。
  4. 上記第１のバリアメタル膜は、Ti膜、TiリッチTixN膜(x>1、ただし、xは整数)及びTiN膜の積層構造で形成される請求項１に記載の半導体素子の金属配線形成方法。
  5. 上記Ti膜は、100〜300Åの厚さで形成される請求項４に記載の半導体素子の金属配線形成方法。
  6. 上記TiリッチTixN膜は、上記Ti膜の蒸着の最終段階でN2ガスをパージさせた後、チャンバ内に加熱されたArガスを流して上記チャンバ内部及び上記半導体基板の温度を上昇させ、反応により上記Ti膜の上部が置換されて形成される請求項４に記載の半導体素子の金属配線形成方法。
  7. 上記第１の金属層及び上記第２の金属層は、アルミニウム(Al)で形成される請求項１に記載の半導体素子の金属配線形成方法。
  8. 上記第１の金属層は前駆体としてメチルピロリジンアラン(Methyl Pyrrolidine Alane; MPA,(CH3)(CH2)4N・AlH3)ソースを用いる化学気相蒸着(Chemical Vapor Deposition)方法で形成される請求項７に記載の半導体素子の金属配線形成方法。
  9. 上記第１の金属層は、500〜1000Åの厚さで形成される請求項１に記載の半導体素子の金属配線形成方法。
  10. 上記熱処理は、上記半導体基板の温度を430〜450℃に上昇させる請求項１に記載の半導体素子の金属配線形成方法。
  11. 上記第２の金属層は、物理気相蒸着(PVD)方法で形成される請求項７に記載の半導体素子の金属配線形成方法。
  12. 上記物理気相蒸着(PVD)方法は、コールド蒸着段階、プリ-ヒート段階及びホット蒸着段階で行われる請求項１１に記載の半導体素子の金属配線形成方法。
  13. 上記コールド蒸着段階で2000〜3000Åの厚さのアルミニウム(Al)膜を形成した後、加熱されたArを用いたプリ-ヒート段階でチャンバ及び上記半導体基板の温度を増加させた後、ホット蒸着段階で2000〜5000Åの厚さのアルミニウム(Al)膜を形成する請求項１２に記載の半導体素子の金属配線形成方法。
  14. 上記第２の絶縁膜の形成前、
    上記半導体基板上に下部の金属配線及び第１の絶縁膜を形成する段階をさらに行う請求項１に記載の半導体素子の金属配線形成方法。
  15. 上記下部の金属配線は、アルミニウム(Al)で形成される請求項１４に記載の半導体素子の金属配線形成方法。
  16. 上記第１の絶縁膜は、上記下部の金属配線と互いに異なるエッチング選択比を有する物質で形成される請求項１４に記載の半導体素子の金属配線形成方法。
  17. 上記第１の絶縁膜は、シリコン酸化窒化膜(SiON)で形成される請求項１６に記載の半導体素子の金属配線形成方法。
  18. 上記コンタクトホール形成時に、
    上記下部の金属配線の上部表面でエッチングが停止するようにする請求項１４に記載の半導体素子の金属配線形成方法。
  19. 上記上部金属配線の形成後、
    上記上部金属配線上に第２のバリアメタル膜を形成する段階をさらに行う請求項１に記載の半導体素子の金属配線形成方法。
  20. 上記第２のバリアメタル膜は、Ti/TiNの積層膜で形成される請求項１９に記載の半導体素子の金属配線形成方法。
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