CN100524753C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN100524753C
CN100524753C CNB2005100975252A CN200510097525A CN100524753C CN 100524753 C CN100524753 C CN 100524753C CN B2005100975252 A CNB2005100975252 A CN B2005100975252A CN 200510097525 A CN200510097525 A CN 200510097525A CN 100524753 C CN100524753 C CN 100524753C
Authority
CN
China
Prior art keywords
layer
contact plug
etching stopping
dielectric layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005100975252A
Other languages
English (en)
Other versions
CN1921114A (zh
Inventor
崔亨福
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1921114A publication Critical patent/CN1921114A/zh
Application granted granted Critical
Publication of CN100524753C publication Critical patent/CN100524753C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Abstract

本发明提供了半导体器件及其制造方法。该半导体器件包括：层间电介质(ILD)层，形成于半导体衬底上；接触塞，形成于ILD层中，从而接触塞的预定部分在ILD层上方突出；蚀刻停止层，形成于ILD层上，暴露接触塞的顶部；以及电容器的底电极，部分地形成于蚀刻停止层中以通过蚀刻停止层和接触塞而与ILD层隔离以防止与ILD层的直接接触，以及以与接触塞部分地接触。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法；尤其涉及半导体器件中的金属-绝缘体-金属(MIM)电容器及其制造方法，其中该MIM电容器包括柱型底电极。
背景技术
通常地，记忆单元中的电容器包括用于储存节点电介质层的底电极和用于板的上电极。这里，为了应对大的集成规模，在有限的单元区域内确保用于器件操作的所需容量颇为重要。
传统地，这样的容量是通过以柱型或凹型形成底电极以增加表面积来确保的。然而，对于增加凹型底电极的表面积存在局限，于是难以获得足够容量。因此，近来使用柱型电容器以确保容量。
以下参照图1，描述用于制造传统柱型电容器的方法。图1是图示了传统柱型电容器的截面图。
首先，尽管未图示，位线被形成于半导体衬底10上，其上形成半导体电路，比如金属氧化物半导体(MOS)晶体管，尽管未图示。然后，在如上所得的包括位线和衬底10的衬底结构上方形成基于氧化物的层间电介质(ILD)层12。接着，尽管未图示，在如上所得的衬底结构上形成接触孔，其暴露衬底10的预定部分。然后，在如上所得的包括接触孔的衬底结构上方形成多晶硅层，然后平坦化多晶硅层的表面以形成储存节点接触塞14。
随后，尽管未图示，在包括储存节点接触塞14的ILD层12上方依次形成基于氮化物的蚀刻停止层16和基于氧化物的牺牲绝缘层。然后，尽管未图示，牺牲绝缘层和蚀刻停止层16的预定部分被蚀刻，以形成暴露储存节点接触塞14的开口。一般地，在形成这样的开口时，开口和接触塞14未对准。这样的未对准是由在开口形成中所用的光掩模设备的对准余量缺乏引起的。
而且，阻挡金属层18被形成于储存节点接触塞14的暴露部分上。具体而言，钛(Ti)被形成于包括开口的牺牲绝缘层上，然后进行硅化物工艺以在储存节点接触塞14上形成由TiSix制成的阻挡金属层18，其中x是自然数。这里，在储存节点接触塞14中通过Ti和硅(Si)之间的反应来形成TiSix。然后，通过湿剥离(wet strip)工艺移除Ti的未反应部分。
而且，氮化钛(TiN)作为电容器的底电极材料被形成于如上所得的衬底结构上方。这里，TiN的一部分由于开口和接触塞14之间的上述未对准而变得与ILD层12接触。然后，通过蚀刻来移除在牺牲绝缘层之上暴露的TiN部分，底电极20与TiN的相邻部分隔离。
接着，进行湿浸出(wet dip out)工艺以移除牺牲绝缘层。这样形成了U形柱型底电极20，其在蚀刻停止层16上方突出。
然而，在湿浸出工艺过程中，在湿浸出工艺中使用的化学品经过底电极20与ILD层12相接触的部分渗入ILD层12中，溶解ILD层12的一部分。作为参照，ILD层12的一部分溶解的这种效应被称作漏斗(bunker)缺陷，该漏斗缺陷在图1中由‘B’表示。这样的漏斗缺陷是由于通常用作底电极20的TiN层的表面以具有柱状结构的颗粒形状来形成而产生的。也就是，经过形成底电极20的TiN颗粒，化学品经过底电极20与ILD层12之间的接触区渗入ILD层12中，常常造成漏斗缺陷。这样的漏斗缺陷可引起芯片失效。
发明内容
因此，本发明的目的是提供能够防止漏斗缺陷的半导体器件及其制造方法。
根据本发明的一方面，提供了一种半导体器件，包括：层间电介质(ILD)层，形成于半导体衬底上；接触塞，形成于ILD层中，从而接触塞的预定部分在ILD层上方突出；蚀刻停止层，形成于ILD层上，暴露接触塞的顶部；以及电容器的底电极，部分地形成于蚀刻停止层中以通过蚀刻停止层和接触塞而与ILD层隔离以防止与ILD层的直接接触，以及以与接触塞部分地接触。
根据本发明的另一方面，提供了一种用于制造半导体器件的方法，包括：形成ILD层，其中接触塞被形成于衬底上；使ILD层凹陷预定深度，以在ILD层上方突出接触塞的预定部分；在ILD层上形成覆盖接触塞的蚀刻停止层；以与蚀刻停止层不同的蚀刻选择比在蚀刻停止层上形成牺牲绝缘层；蚀刻牺牲绝缘层和蚀刻停止层以形成暴露接触塞的预定部分的开口；在开口和牺牲绝缘层之上形成电容器的底电极；以及移除牺牲绝缘层，其中电容器的底电极部分地形成于蚀刻停止层中，通过蚀刻停止层和接触塞与ILD层隔离以防止与ILD层的直接接触，而与接触塞部分地接触。
附图说明
参照结合附图给出的具体实施例的如下说明，本发明的以上和其它目的及特点将变得更好地理解，在附图中：
图1是图示了半导体器件中传统柱型电容器的截面图；
图2是图示了根据本发明具体实施例的半导体器件的截面图；以及
图3至图9是图示了根据本发明具体实施例用于制造半导体器件的方法的截面图。
具体实施方式
参照附图，将具体描述根据本发明具体实施例的半导体器件及其制造方法。并且关于附图，为了明确，夸大了层和区域的图示厚度。当第一层被指代为位于第二层上或衬底“上”，可能是指第一层恰好在第二层或该衬底上形成，或者也可能是指第三层可存在于第一层和衬底之间。另外，贯穿本发明具体实施例的相同索引号表示相同或相似元素。
图2是图示了根据本发明具体实施例的半导体器件的截面图。
参照图2，根据本发明具体实施例的半导体器件包括：半导体衬底110上形成的层间电介质(ILD)层112；ILD层112中形成的接触塞114，从而接触塞114的预定部分在ILD层112之上突出；ILD层112上形成的蚀刻停止层118，暴露接触塞114的顶部；以及电容器底电极126，其通过蚀刻停止层118和接触塞114从ILD层112隔离以防止直接接触，且与接触塞114部分地接触。
并且，根据本发明具体实施例的半导体器件进一步包括：在如上所得的衬底结构之上形成的电介质层128；以及在电介质层128之上形成的具有高度差的电容器上电极130。此外，进一步包括在接触塞114的一部分上形成的阻挡金属层124。
这里，底电极126以氮化钛(TiN)形成，电介质层128是通过采用从组中选择的一种材料而形成，该组包括氧氮化钽(TaON)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化铝(Al2O3)、氧化铪(HfO2)、氮化铪(HfN)、SrTiO3、钛酸锶钡(Ba，Sr)TiO3和(铅(Pb)、Sr)TiO3。并且，上电极130是通过采用从组中选择的一种材料形成，该组包括TiN、钌(Ru)和多晶硅。从而，形成金属-绝缘体-金属(MIM)电容器133，其具有诸如TiN/TaON/TiN结构的MIM结构。
这时，形成柱型底电极126，从而底电极126的预定部分在蚀刻停止层118上方突出从约
Figure C200510097525D0009092856QIETU
到约
Figure C200510097525D0009092907QIETU
范围的厚度。并且，电介质层128以从约
Figure C200510097525D0009092917QIETU
到约
Figure C200510097525D0009092921QIETU
范围的厚度形成，上电极130以从约
Figure C200510097525D0009092926QIETU
到约
Figure C200510097525D0009092931QIETU
范围的厚度形成。
另一方面，蚀刻停止层118是通过采用具有与ILD层112不同的蚀刻选择比的材料即基于氮化物的材料而形成。优选地，蚀刻停止层118以氮化硅(Si3N4)形成。并且，蚀刻停止层形成118以从约
Figure C200510097525D0009092949QIETU
到约
Figure C200510097525D0009092958QIETU
范围的厚度形成。
阻挡金属层124是通过采用从组中选择的一种材料而形成，该组包括Six、CoSix和ZrSix，以减小接触塞114和底电极126之间的接触阻抗。这里，x是自然数。优选地，阻挡金属层124以TiSix形成，其厚度范围从约
Figure C200510097525D0009093031QIETU
到约
Figure C200510097525D0009093039QIETU
。
作为结论，在根据本发明具体实施例的半导体器件中，基于氮化物的蚀刻停止层118在底电极126和ILD层112之间形成，以防止底电极126和ILD层112间的直接接触。这样，底电极126和ILD层112以一定间距相互隔离。通过该隔离，能够防止经过底电极126和ILD层112的接触区而产生的漏斗缺陷。
图3至图9是图示了用于制造图2中的半导体器件的方法的截面图。
如图3所示，ILD层112在衬底110上形成，其上已形成用于字线和位线的晶体管，尽管未图示。这里，ILD层112通过采用基于氧化物的材料而形成。例如ILD层112是通过采用从组中选择的一种而形成，该组包括高密度等离子体(HDP)氧化物层、硼磷硅酸盐玻璃(BPSG)层、磷硅酸盐(PSG)层、等离子体增强原硅酸四乙酯(PETEOS)层、等离子体增强化学气相沉积(PECVD)层、未掺杂硅酸盐玻璃(USG)层、氟化硅酸盐玻璃(FSG)层、掺碳氧化物(CDO)层、有机硅酸盐玻璃(OSG)层及其组合。
随后，通过进行掩模工艺和蚀刻工艺来蚀刻ILD层112。这样，尽管未图示，形成多个接触孔，其暴露衬底10的预定部分。
进而，在如上所得的衬底结构之上形成塞材料即多晶硅，填充多个接触孔。然后，在如上所得的衬底结构上进行回蚀刻工艺或化学机械抛光(CMP)工艺。这样，形成在多个接触孔中掩埋的多个储存节点接触塞114(此后称作接触塞)。
此外，如图4所示，进行蚀刻工艺116以使ILD层112凹陷预定深度‘H’，从而接触塞的的预定部分突出到ILD层112之上。这里，通过在由氧化物制成的ILD层112和由多晶硅制成的接触塞114之间使用蚀刻选择比来进行蚀刻工艺116。这时，预定深度‘H’的范围是从约
Figure C200510097525D0010093058QIETU
到约
Figure C200510097525D0010093106QIETU
。优选地，预定深度‘H’应约为
Figure C200510097525D0010093123QIETU
。这里，深度
Figure C200510097525D0010093123QIETU
是防止ILD层内形成的位线受到破坏的优化深度。
如上所述，ILD层112被预先凹陷预定深度‘H’，以防止跟随的底电极126(参照图7)和ILD112层之间的直接接触。这样，防止在用于移除跟随的牺牲绝缘层120(参照图5)的湿浸出工艺中所用的化学品渗入ILD层112中。因而，防止ILD层112的漏斗缺陷。
接着，如图5所示，在凹陷的ILD层112和接触塞114之上形成蚀刻停止层118。这里，蚀刻停止层118根据相邻接触塞114的间距而改变其厚度，由此可平坦化蚀刻停止层118。例如，相邻接触塞114的间距变得越窄，蚀刻停止层118的厚度变得越薄。这里，蚀刻停止层118是以从约
Figure C200510097525D0011093153QIETU
到约
Figure C200510097525D0011093203QIETU
范围的厚度形成。
例如，考虑到在此半导体器件中相邻触塞114间的间距通常等于或低于100nm，蚀刻停止层118是以从约
Figure C200510097525D0011093208QIETU
到约
Figure C200510097525D0010093123QIETU
范围的厚度形成。优选地，蚀刻停止层118以厚度
Figure C200510097525D0011093211QIETU
形成。随着接触塞114之间的间距变窄，蚀刻停止层118可容易地填充接触塞114之间拓扑更低的区域，以及蚀刻停止层118能够在垂直方向建立自身。因此，蚀刻停止层118和接触塞114之间的高度差逐渐被移除。
这里，蚀刻停止层118以与ILD层112和跟随的牺牲绝缘层120不同的蚀刻选择比的材料形成。例如，蚀刻停止层118以基于氮化物的材料形成。优选地使用氮化硅(Si3N4)。
然后，上述牺牲绝缘层120在蚀刻停止层118上形成。这里，牺牲绝缘层120通过采用化学气相沉积(CVD)方法而形成。并且，牺牲绝缘层120以与ILD层112相同的基于氧化物的材料形成，以及牺牲绝缘层120能够以单一或叠层形成。
这里，牺牲绝缘层120和蚀刻停止层118以从约
Figure C200510097525D0011093238QIETU
到约
Figure C200510097525D0011093246QIETU
范围的整体厚度形成。
随后，如图6所示，进行掩模工艺和蚀刻工艺以蚀刻牺牲绝缘层120。这里，蚀刻工艺首先在牺牲绝缘层120的上部停止。然后，蚀刻牺牲绝缘层120直到暴露接触塞114的顶部为止。结果，形成暴露了接触塞的部分的开口122。这里，通常在与接触塞114未对准的位置中形成开口122，暴露接触塞114的预定部分。
而且，如图7所示，阻挡金属层124在接触塞114的顶上形成，并且在开口122的底部处暴露(参见图6)。阻挡金属层124的功能是作为欧姆接触层，以降低跟随的底电极126和接触塞114之间的接触阻抗。
这里，阻挡金属层124是通过从组中选择的一种材料而形成，该组包括TiSix、ArSix和CoSix，其中x是自然数。例如，形成钛(Ti)、锆(Zr)或钴(Co)层，然后进行硅化物工艺以使Ti、Zr或Co层与接触塞114反应，以形成阻挡金属层124。接着，通过湿剥离工艺，移除Ti、Zr、或Co的未反应部分。优选地，TiSix被用来形成阻挡金属层124。
接着，在具有高度差的牺牲绝缘层120和开口122之上形成用于底电极的金属层126。这里，金属层126通过采用CVD方法或原子层沉积(ALD)方法以从约
Figure C200510097525D0012093308QIETU
到约
Figure C200510097525D0012093312QIETU
范围的厚度而形成。优选地，金属层126以TiN形成。
然后，进行回蚀刻工艺或CMP工艺中，以移除金属层126在牺牲绝缘层120之上暴露的部分。这样，每个都由牺牲绝缘层120隔离的底电极126被形成于开口122之上。
而且，如图8所示，进行湿浸出工艺以移除牺牲绝缘层120(参见图7)。例如，在缓冲氧化物蚀刻剂(BOE)溶液中，将包括底电极126的整个半导体结构浸泡约10秒到约3,600秒，以溶解牺牲绝缘层120，其中氟化氢(HF)和NH4F以约100：1或约300：1的比率混合。优选地，整个半导体结构在从约4℃到约80C°的温度范围的BOE溶液中浸泡约120秒，以移除牺牲绝缘层120。由此完成这样的结构，其特定部分在蚀刻停止层118上方突出，即U形柱型底电极126。
随后，如图9所示，电介质层128在底电极126和蚀刻停止层118之上形成。这里，电介质层128是通过采用金属有机化学气相沉积(MOCVD)方法或ALD方法而形成，其厚度范围从约到约
Figure C200510097525D0012093335QIETU
。特别地，电介质层128是通过采用从组中选择的一种材料形成，该组包括TaON、Ta2O5、TiO2、Al2O3、HfO2、HfN、SrTiO3(Ba、Sr)TiO3、(Pb、Sr)TiO3及其组合。
而且，用于电容器的上电极130在电介质层128上形成。这里，上电极130是通过采用溅射方法、CVD方法和ALD方法中的一种而形成，其厚度范围从约
Figure C200510097525D0013093355QIETU
到约。特别地，上电极130是通过采用从一组中选择的一种材料而形成，该组包括TiN、Ru和多晶硅。于是完成MIM电容器133，其具有由金属制成的底电极126/电介质层128/由金属制成的上电极130的堆叠结构。
根据本发明的具体实施例，ILD层的漏斗缺陷可通过如下来防止：使ILD层凹陷预定深度，从而防止底电极和ILD层直接接触；在底电极和ILD层之间形成蚀刻停止层，其中蚀刻停止层具有与ILD层不同的蚀刻选择比。因此，防止了芯片失效，带来了半导体器件的提高产量。
本申请包含与2005年8月25日向韩国专利局提交的韩国专利申请No.KR 2005-0078288有关的主题内容，这里将其引入作为参考。
尽管本发明已经参照特定具体实施例而给予描述，但是对于本领域的技术人员明显的是，可进行各种变化和改型而并不脱离如所附权利要求书中限定义的本发明的精神和范围。

Claims (37)

1.一种半导体器件，包括：
层间电介质层，形成于半导体衬底上；
接触塞，形成于层间电介质层中，从而接触塞的预定部分在层间电介质层上方突出；
蚀刻停止层，形成于层间电介质层上，暴露接触塞的顶部；以及
电容器的底电极，部分地形成于蚀刻停止层中，通过蚀刻停止层和接触塞而与层间电介质层隔离以防止与层间电介质层的直接接触，而与接触塞部分地接触。
2.权利要求1的半导体器件，其中底电极包括氮化钛。
3.权利要求2的半导体器件，其中底电极以柱型形成。
4.权利要求1的半导体器件，其中蚀刻停止层是通过采用具有与层间电介质层不同的蚀刻选择比的材料而形成。
5.权利要求4的半导体器件，其中蚀刻停止层是通过采用基于氮化物的材料而形成。
6.权利要求5的半导体器件，其中蚀刻停止层包括氮化硅。
7.权利要求1的半导体器件，进一步包括接触塞上形成的阻挡金属层。
8.权利要求7的半导体器件，其中阻挡金属层包括从由TiSix、CoSix和ZrSix构成的组中选择的一种，其中x是自然数。
9.权利要求8的半导体器件，进一步包括：
电介质层，形成于蚀刻停止层和底电极之上；以及
电容器的上电极，形成于电介质层上。
10.权利要求9的半导体器件，其中电介质层包括从组中选择的一种，该组包括氧氮化钽、氧化钽、氧化钛、氧化铝、氧化铪、氮化铪、钛酸锶、(Ba，Sr)TiO3和(Pb，Sr)TiO3。
11.权利要求9的半导体器件，其中上电极包括从由氮化钛、钌和多晶硅构成的组中选择的一种。
12.一种用于制造半导体器件的方法，包括：
形成层间电介质层，其中接触塞被形成于衬底上；
使层间电介质层凹陷预定深度，以在层间电介质层上方突出接触塞的预定部分；
在层间电介质层上形成覆盖接触塞的蚀刻停止层；
与蚀刻停止层不同的蚀刻选择比在蚀刻停止层上形成牺牲绝缘层；
蚀刻该牺牲绝缘层和该蚀刻停止层以形成暴露接触塞的预定部分的开口；
在开口和牺牲绝缘层之上形成电容器的底电极；以及
移除牺牲绝缘层，
其中电容器的底电极部分地形成于蚀刻停止层中，通过蚀刻停止层和接触塞与层间电介质层隔离以防止与层间电介质层的直接接触，而与接触塞部分地接触。
13.权利要求12的方法，其中蚀刻停止层的形成是通过按照接触塞和相邻接触塞之间的间距来控制蚀刻停止层的厚度而进行，从而蚀刻停止层被平坦化。
14.权利要求13的方法，其中蚀刻停止层的厚度是由相邻接触塞的间距确定。
15.权利要求14的方法，其中蚀刻停止层的厚度随着相邻接触塞之间的间距变窄而变薄。
16.权利要求15的方法，其中蚀刻停止层的厚度范围从
Figure C200510097525C00031
到
Figure C200510097525C00032
17.权利要求16的方法，其中蚀刻停止层和牺牲绝缘层的整个厚度范围从到
Figure C200510097525C00034
18.权利要求12的方法，其中在层间电介质层的凹陷化时，预定深度的范围从
Figure C200510097525C00035
到
Figure C200510097525C00036
19.权利要求12的方法，其中底电极包括氮化钛。
20.权利要求19的方法，其中底电极的形成包括：
在开口和牺牲绝缘层之上形成底电极；以及
通过回蚀刻工艺和化学机械抛光工艺中的一种，由牺牲绝缘层隔离底电极。
21.权利要求20的方法，其中底电极的形成利用原子层沉积方法和化学气相沉积方法中的一种。
22.权利要求12的方法，其中层间电介质层和牺牲绝缘层包括基于氧化物的材料。
23.权利要求12的方法，其中蚀刻停止层以基于氮化物的材料形成。
24.权利要求23的方法，其中蚀刻停止层包括氮化硅。
25.权利要求12的方法，在形成开口以后，进一步包括在暴露于开口的底部处的接触塞上形成阻挡金属层。
26.权利要求25的方法，其中阻挡金属层的形成包括：
在开口之上形成金属层；
通过进行硅化物工艺在接触塞上形成阻挡金属层；以及
移除金属层在硅化物工艺中的未反应部分。
27.权利要求26的方法，其中金属层包括从由钛、钴和锆构成的组中选择的一种。
28.权利要求26的方法，其中金属层的形成利用化学气相沉积方法和原子层沉积方法中的一种。
29.权利要求25的方法，其中阻挡金属层是由从包括TiSix、CoSix和ZrSix的组中选择的材料形成，其中x是自然数。
30.权利要求12的方法，其中牺牲绝缘层的移除包括进行湿浸出工艺。
31.权利要求30的方法，其中湿浸出工艺利用缓冲氧化物蚀刻剂溶液。
32.权利要求31的方法，其中湿浸出工艺是在从4℃到80C°范围的温度进行10秒至3,600秒。
33.权利要求12的方法，在移除牺牲绝缘层之后，进一步包括：
在底电极和蚀刻停止层之上形成电介质层；以及
在电介质层上形成电容器的上电极。
34.权利要求33的方法，其中电介质层的形成利用金属有机化学气相沉积方法和原子层沉积方法中的一种。
35.权利要求33的方法，其中电介质层包括从由氧氮化钽、氧化钽、氧化铝、氧化铪、氮化铪、钛酸锶、(Ba、Sr)TiO3和(Pb、Sr)TiO3构成的组中选择的材料。
36.权利要求33的方法，其中上电极的形成利用溅射方法、化学气相沉积方法和原子层沉积方法中的一种。
37.权利要求36的方法，其中上电极包括从由氮化钛、钌和多晶硅构成的组中选择的一种。
CNB2005100975252A 2005-08-25 2005-12-30 半导体器件及其制造方法 Expired - Fee Related CN100524753C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050078288 2005-08-25
KR1020050078288A KR100722988B1 (ko) 2005-08-25 2005-08-25 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
CN1921114A CN1921114A (zh) 2007-02-28
CN100524753C true CN100524753C (zh) 2009-08-05

Family

ID=37778773

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100975252A Expired - Fee Related CN100524753C (zh) 2005-08-25 2005-12-30 半导体器件及其制造方法

Country Status (4)

Country Link
US (1) US7820507B2 (zh)
JP (1) JP5105741B2 (zh)
KR (1) KR100722988B1 (zh)
CN (1) CN100524753C (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714899B1 (ko) * 2005-07-14 2007-05-04 삼성전자주식회사 스토리지 노드들을 갖는 반도체 소자 및 그 제조방법
KR100795363B1 (ko) * 2006-11-24 2008-01-17 삼성전자주식회사 반도체 소자의 도전성 배선 및 이의 형성방법과 이를구비하는 플래시 메모리 장치 및 이의 제조 방법
US7964491B2 (en) * 2008-01-21 2011-06-21 Hynix Semiconductor Inc. Method of forming metal wiring of nonvolatile memory device
KR100977716B1 (ko) 2008-05-21 2010-08-24 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
EP2166562B1 (en) * 2008-09-22 2019-03-20 IMEC vzw Method for forming a capacitor having a strontium titanium oxide dielectric layer by means of ALD
KR20100087915A (ko) * 2009-01-29 2010-08-06 삼성전자주식회사 실린더형 스토리지 노드를 포함하는 반도체 메모리 소자 및그 제조 방법
KR101129919B1 (ko) * 2010-04-15 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
FR2971363B1 (fr) * 2011-02-04 2013-09-06 St Microelectronics Crolles 2 Procédé de fabrication et de reoxydation d'un condensateur tin/ta2o5/tin
US8686486B2 (en) * 2011-03-31 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Memory device
KR101895460B1 (ko) * 2012-03-23 2018-09-05 삼성전자주식회사 커패시터 구조물 및 이의 형성 방법
US20150243665A1 (en) * 2012-08-24 2015-08-27 Shinichi Nakata Semiconductor device and method of manufacturing semiconductor device
KR20200039074A (ko) 2018-10-04 2020-04-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5204835A (en) * 1990-06-13 1993-04-20 Waferscale Integration Inc. Eprom virtual ground array
CN1054702C (zh) * 1995-06-26 2000-07-19 现代电子产业株式会社 制造半导体器件电容器的方法
JPH11274431A (ja) * 1998-03-23 1999-10-08 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000077622A (ja) * 1998-08-31 2000-03-14 Texas Instr Inc <Ti> 半導体記憶装置及びその製造方法
US6168989B1 (en) * 1999-05-26 2001-01-02 Taiwan Semiconductor Manufacturing Company Process for making new and improved crown-shaped capacitors on dynamic random access memory cells
KR100322536B1 (ko) * 1999-06-29 2002-03-18 윤종용 에치 백을 이용한 다결정 실리콘 컨택 플러그 형성방법 및 이를 이용한 반도체 소자의 제조방법
JP5156155B2 (ja) * 1999-10-13 2013-03-06 アプライド マテリアルズ インコーポレイテッド 半導体集積回路を製造する方法
KR20010061021A (ko) * 1999-12-28 2001-07-07 박종섭 반도체소자의 저장전극 형성방법
KR100338780B1 (ko) * 2000-09-15 2002-06-01 윤종용 층간절연막의 손상을 방지할 수 있는 반도체 메모리 소자및 그 제조방법
JP2002110945A (ja) * 2000-09-29 2002-04-12 Fujitsu Ltd 半導体装置及びその製造方法
KR100382738B1 (ko) * 2001-04-09 2003-05-09 삼성전자주식회사 반도체 소자의 메탈 컨택 형성 방법
KR100418581B1 (ko) * 2001-06-12 2004-02-11 주식회사 하이닉스반도체 메모리 소자의 제조방법
JP3863391B2 (ja) * 2001-06-13 2006-12-27 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP2003023102A (ja) * 2001-07-05 2003-01-24 Mitsubishi Electric Corp キャパシタの製造方法
JP2003100659A (ja) 2001-09-27 2003-04-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6645846B2 (en) * 2001-10-24 2003-11-11 Micron Technology, Inc. Methods of forming conductive contacts to conductive structures
JP4005805B2 (ja) * 2001-12-17 2007-11-14 株式会社東芝 半導体装置
TW544916B (en) * 2002-01-10 2003-08-01 Winbond Electronics Corp Memory device having complex type contact plug and its manufacturing method
KR100423900B1 (ko) * 2002-02-08 2004-03-22 삼성전자주식회사 반도체 장치의 커패시터 형성 방법
JP4047631B2 (ja) * 2002-05-28 2008-02-13 エルピーダメモリ株式会社 王冠構造のキャパシタを有する半導体集積回路装置およびその製造方法
KR100475272B1 (ko) * 2002-06-29 2005-03-10 주식회사 하이닉스반도체 반도체소자 제조방법
KR100493025B1 (ko) * 2002-08-07 2005-06-07 삼성전자주식회사 반도체 메모리 장치의 제조 방법
KR100476936B1 (ko) 2002-10-30 2005-03-17 삼성전자주식회사 엠아이엠 구조의 커패시터를 갖는 반도체소자 및 그형성방법
TWI271872B (en) * 2002-12-30 2007-01-21 Hynix Semiconductor Inc Capacitor and method for fabricating the same
KR100469158B1 (ko) * 2002-12-30 2005-02-02 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
JP4470144B2 (ja) * 2003-03-19 2010-06-02 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
JP2004289046A (ja) * 2003-03-25 2004-10-14 Renesas Technology Corp キャパシタを有する半導体装置の製造方法
KR100487563B1 (ko) 2003-04-30 2005-05-03 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR100532437B1 (ko) * 2003-05-26 2005-11-30 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR100508094B1 (ko) * 2003-06-26 2005-08-17 삼성전자주식회사 커패시터를 구비하는 반도체 소자 및 그 형성 방법
KR100534100B1 (ko) * 2003-12-15 2005-12-06 삼성전자주식회사 콘택 플러그의 상부 측벽을 노출시켜 전하저장전극을형성하는 반도체 소자의 제조 방법들
JP4916168B2 (ja) * 2004-12-28 2012-04-11 株式会社ハイニックスセミコンダクター シリンダ構造のキャパシタを有する半導体メモリ装置の製造方法
JP2006190765A (ja) * 2005-01-05 2006-07-20 Elpida Memory Inc 半導体装置及びその製造方法
US7381646B2 (en) * 2005-08-15 2008-06-03 Chartered Semiconductor Manufacturing, Ltd. Method for using a Cu BEOL process to fabricate an integrated circuit (IC) originally having an al design

Also Published As

Publication number Publication date
US20070045703A1 (en) 2007-03-01
US7820507B2 (en) 2010-10-26
KR100722988B1 (ko) 2007-05-30
JP2007059861A (ja) 2007-03-08
KR20070023934A (ko) 2007-03-02
CN1921114A (zh) 2007-02-28
JP5105741B2 (ja) 2012-12-26

Similar Documents

Publication Publication Date Title
CN100524753C (zh) 半导体器件及其制造方法
KR100449949B1 (ko) 강유전체 메모리 소자의 캐패시터 제조방법
US20010025976A1 (en) Method for manufacturing a capacitor of a semiconductor device
US7173301B2 (en) Ferroelectric memory device with merged-top-plate structure and method for fabricating the same
US7858483B2 (en) Method for fabricating capacitor of semiconductor device
US20090291542A1 (en) Method for fabricating semiconductor device
KR100728959B1 (ko) 반도체 소자의 캐패시터 형성방법
US6602756B2 (en) Semiconductor device and its manufacture
US7115468B2 (en) Semiconductor device and method for fabricating the same
US6656784B2 (en) Method for fabricating capacitors
JP2005136414A (ja) キャパシタ、それを備えた半導体素子およびその製造方法
US7547598B2 (en) Method for fabricating capacitor in semiconductor device
KR100738576B1 (ko) 반도체 장치의 캐패시터 및 그 형성방법
CN100590845C (zh) 半导体器件中电容器的制造方法
KR100846384B1 (ko) 반도체 장치의 제조방법
KR20070000776A (ko) 반도체 소자의 캐패시터 형성방법
KR100700330B1 (ko) 캐패시터의 제조 방법
KR100683485B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20060136240A (ko) 반도체 장치의 캐패시터 및 그 형성방법
KR100694991B1 (ko) 반도체 소자의 커패시터 제조 방법
KR100622610B1 (ko) 반도체소자의 캐패시터 및 그의 제조 방법
KR20060074127A (ko) 반도체 소자의 캐패시터 형성방법
KR20030058668A (ko) 반도체소자의 캐패시터 형성방법
KR20060076453A (ko) 엠아이엠 캐패시터의 플러그 형성방법
KR19990079947A (ko) 도전층이 절연막의 외부를 감싸는 형태의 하부전극을 갖는 반도체소자의 커패시터 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090805

Termination date: 20131230