KR100683485B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 MIM 구조의 캐패시터에서 하부전극과 스토리지노드콘택(SNC) 플러그 사이의 오믹콘택을 가능케하여 소자 패일을 방지하는데 그 목적이 있다.
본 발명은 상부에 층간절연막에 의해 분리된 콘택 플러그가 형성된 반도체 기판을 준비하는 단계; 상기 기판 전면 상에 캐패시터 절연막을 형성하는 단계; 상기 캐패시터 절연막을 식각하여 상기 콘택 플러그를 노출시키는 캐패시터용 홀을 형성하는 단계; 상기 홀을 포함하는 캐패시터 절연막 상에 실리사이드용 금속막을 증착하는 단계; 상기 금속막과 콘택 플러그를 반응시켜 상기 콘택 플러그 표면에 금속실리사드층을 형성하는 단계; 상기 금속실리사이드 형성시 미반응된 잔류 금속막을 제거하는 단계; 상기 잔류금속막 제거시 상기 금속실리사이드층의 표면에 형성된 질화막을 제거하기 위한 세정 단계; 및 상기 홀 표면에 하부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
실리사이드, 오믹, 캐패시터, 하부전극, 콘택 플러그

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE}
도 1은 종래 SNC 플러그와 하부전극 사이에서 발생되는 문제를 나타낸 도면.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 필드산화막
12a : 게이트 12b : 하드마스크
12 : 게이트 적층구조 13 : 게이트 스페이서
14, 16 : 제 1 및 제 2 층간절연막
15 : 비트라인 17 : SNC 플러그
18a : 질화막 18b : 산화막
18 : 캐패시터 절연막 19 : 캐패시터용 홀
20 : 티타늄 21 : 티타늄실리사이드층
22 : 하부전극 23 : 유전막
24 : 상부전극 200 : 캐패시터
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 캐패시터의 상부 및 하부전극으로 금속막을 사용하는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로, 메모리셀에 사용되는 캐패시터는 스토리지(storage)용 하부 전극, 유전막, 및 플레이트(plate)용 상부전극으로 이루어진다.
또한, 제한된 면적 내에서 큰 커패시턴스를 얻기 위해서는 얇은 유전체막 두께를 확보하거나, 3차원적인 캐패시터의 구조를 통해서 유효 면적을 증가시키거나, 탄탈륨산화물(Ta2O5)과 같은 고유전율의 유전막을 적용하는 등의 몇 가지 조건이 만족되어야 하는데, 이 중 Ta2O5와 같은 고유전율의 유전막을 적용하는 경우에는 캐패시터의 상부 및 하부 전극을 TiN, W, WN, Ru, RuO2, Ir, IrO2 등의 금속을 사용한 금속-절연체-금속(Metal-Insulator-Metal; MIM) 구조로 캐패시터를 형성한다.
한편, 이러한 MIM 구조의 캐패시터에서는 하부전극과 하부전극 콘택층인 스토리지노드콘택(storage node contact; SNC) 플러그와의 오믹(ohmic) 콘택을 위한 실리사이드 공정의 안정화가 가장 중요하다.
그런데, SNC 플러그 형성 후 실리사이드층 형성을 위해 티타늄(Ti)과 같은 실리사이드용 금속막을 증착하고, 급속열처리(Rapid Thermal Annealing; RTA)에 의한 실리사이드 공정을 수행하게 되면, 티타늄실리사이드(TiSi2)층이 형성되는 과정 에서 확산된 실리콘(Si)이 티타늄실리사이드층 표면에 극미세 산화층으로 존재하게 되고, 이러한 산화층이 후속 미반응 티타늄 제거를 위한 세정공정에서 질화막(SixNy)으로 변질되어, 도 1과 같이 티타늄실리사이드(TiSi2)층과 하부전극의 계면에서 백색의 띠 형상으로 존재하게 된다.
이에 따라, SNC 플러그와 하부전극 사이의 콘택 저항이 높아지게 되어, 결국 소자 패일을 초래하게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 상부 및 하부전극으로서 금속막을 사용하는 MIM 구조의 캐패시터에서 하부전극과 스토리지노드콘택(SNC) 플러그 사이의 오믹콘택을 가능케하여 소자 패일을 방지하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 상부에 층간절연막에 의해 분리된 콘택 플러그가 형성된 반도체 기판을 준비하는 단계; 상기 기판 전면 상에 캐패시터 절연막을 형성하는 단계; 상기 캐패시터 절연막을 식각하여 상기 콘택 플러그를 노출시키는 캐패시터용 홀을 형성하는 단계; 상기 홀을 포함하는 캐패시터 절연막 상에 실리사이드용 금속막을 증착하는 단계; 상기 금속막과 콘택 플러그를 반응시켜 상기 콘택 플러그 표면에 금속실리사드층을 형성하는 단계; 상기 금속실리사이드 형성시 미반응된 잔류 금속막을 제거하는 단계; 상기 잔류금속막 제거시 상기 금속실리사이드층의 표면에 형성된 질화막을 제거하기 위한 세정 단계; 및 상기 홀 표면에 하부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
여기서, 세정은 HxPOy를 이용하여 수행하는데, 이때 HxPOy는 액상을 함유하는 상태 또는 액상과 기상을 함유하는 상태를 가질 수 있는데, HxPOy가 액상의 상태를 가질 경우 온도를 120 내지 500℃로 조절하는 것이 바람직하다. 또한, HxPOy에서 x는 1 내지 4, y는 1 내지 5로 각각 조절하는 것이 바람직하며, HxPOy가 1% 내지 20% 의 H2O를 함유할 수도 있다.
또한, 금속막은 티타늄(Ti)막, 코발트(Co)막, 티타늄-알루미늄(Ti-Al)막, 티타늄-실리콘-알루미늄(Ti-Si-Al)막 중 선택되는 어느 하나이다.
또한, 금속실리사이드층은 N2, NH3, Ar 또는 Ne을 사용하여 500 내지 1000℃의 온도범위에서 램프업 속도를 10 내지 300℃/초 정도로 유지하여 수행하는 급속열처리를 통해 형성된다.
또한, 금속막의 제거는 NH4OH＋H2O2를 이용한 습식식각으로 수행하는데, 이때 NH4OH＋H2O2의 온도는 20℃ 내지 100℃로 조절한다.
또한, 하부전극은 TiN, W, WN, Ru, RuO2, Ir 또는 IrO2의 금속막으로 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2e를 참조하여 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명한다.
도 2a를 참조하면, 필드산화막(11), 게이트(12a)/하드마스크(12a)의 게이트 구조(12) 및 게이트 스페이서(13)가 형성되고, 제 1 층간절연막(14)에 의해 게이트(12a)와 절연되면서 제 1 층간절연막(14)에 구비된 제 1 콘택홀에 매립되어 제 1 층간절연막(14) 상에 비트라인(15)이 형성된 반도체 기판(10)을 준비한다. 그 다음, 비트라인(15)을 덮도록 제 1 층간절연막(14) 상에 제 2 층간절연막(16)을 형성하고, 기판(10)의 일부가 노출되도록 제 2 층간절연막(16)과 제 1 층간절연막(14)을 식각하여 제 2 콘택홀을 형성한다. 그 다음, 제 2 콘택홀을 매립하도록 폴리실리콘막을 증착하고, 화학기계연마(Chemcial Mechanical Polishing; CMP) 또는 에치백 공정에 의해 폴리실리콘막을 분리시켜 기판(10)과 콘택하는 SNC 플러그(17)를 형성한다.
도 2b를 참조하면, 기판 전면 상에 캐패시터 절연막(18)으로서 질화막(18a)과 산화막(18b)을 순차적으로 증착한다. 여기서, 질화막(18a)은 후속 산화막(18b)제거시 식각정지막으로 작용한다. 그 다음, SNC 플러그(17) 및 그 주변의 제 2 층간절연막(16)이 일부 노출되도록 캐패시터 절연막(18)을 식각하여 캐패시터용 홀 (19)을 형성한다. 그 후, 홀(19)을 포함하는 캐패시터 절연막(18) 상에 실리사이드용 금속으로서 티타늄(Ti)막(20)을 증착한다. 바람직하게, 티타늄막(20)은 물리기상증착(Physical Vapor Deposition; PVD), 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 1 내지 200Å의 두께로 증착한다. 또한, 티타늄막(20)은 코발트(Co)막, 티타늄-알루미늄(Ti-Al)막, 티타늄-실리콘-알루미늄(Ti-Si-Al)막 등으로 대체될 수 있다.
도 2c를 참조하면, 이후 형성될 하부전극과 SNC 플러그(17)와의 오믹콘택을 위해 RTA로 실리사이드 공정을 수행하여, SNC 플러그(17)의 Si와 티타늄막(20)의 Ti를 서로 반응시켜 SNC 플러그(17) 표면에 티타늄실리사이드(TiSi2)층(21)을 형성한다. 여기서, RTA는 N2, NH3, Ar 또는 Ne을 사용하여 500 내지 1000℃의 온도범위에서 램프업 속도(lamp up rate)를 10 내지 300℃/초 정도로 유지하여 수행한다. 그 후, NH4OH＋H2O2를 이용한 습식식각을 수행하여 미반응된 티타늄을 완전히 제거한다. 바람직하게, NH4OH＋H2O2의 온도는 100℃ 이하(20℃ 내지 100℃)로 조절한다. 이때, 도 2c에 도시된 바와 같이, 티타늄실리사이드층(21)이 형성되는 과정에서 확산된 실리콘(Si)에 의해 발생된 극미세 산화층이 질화막(SixNy; 100)으로 변질되어 티타늄실리사이드층(21) 표면에 존재하게 된다.
도 2d를 참조하면, HxPOy를 이용하여 세정을 수행하여 질화막(100)을 완전히 제거하여 티타늄실리사이드층(21) 표면을 완전히 노출시킨다. 이때, HxPOy는 액상을 함유하는 상태를 가질 수도 있고, 액상과 기상을 함유하는 상태를 가질 수 도 있는데, 액상의 상태를 가질 경우에는 온도를 120 내지 500℃로 조절하는 것이 바람직하고, x는 1 내지 4, y는 1 내지 5로 각각 조절하는 것이 바람직하다. 또한, HxPOy가 H2O를 함유할 수도 있는데, 이 경우 H2O의 함유율은 1% 내지 20%로 유지하는 것이 바람직하다.
도 2e를 참조하면, 캐패시터용 홀(19)을 포함하는 캐패시터 절연막(18) 상부에 TiN, W, WN, Ru, RuO2, Ir 또는 IrO2의 금속막을 증착하고, CMP 또는 에치백 공정에 의해 금속막을 분리시켜 하부전극(22)을 형성한다. 그 후, 하부전극(22) 및 캐패시터 절연막(18) 상에 고유전율의 유전막(23)을 형성하고, 유전막(23) 상에 TiN, W, Ru, Ir 등의 금속막으로 상부전극(24)을 형성하여 MIM 구조의 캐패시터(200)를 완성한다. 이때, 유전막(23)으로서는 탄탈륨산화물(Ta2O5), 알루미늄산화물(Al2O3), 하프늄산화물(HfO2), 실리콘산화물(SiO2), 지르코늄산화물(ZrO3)의 단일막 또는 이들의 복합막을 사용한다.
상기 실시예에 의하면, 하부전극(22)을 형성하기 전에 티타늄실리사이드층 (21) 표면의 질화막(100)을 완전히 제거함에 따라, 티타늄실리사이드층(21)에 의해 하부전극(22)과 SNC 플러그(17) 사이의 오믹콘택이 가능해지므로 우수한 콘택 저항을 얻을 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 상부 및 하부전극으로서 금속막을 사용하는 MIM 구조의 캐패시터에서 하부전극과 스토리지노드콘택(SNC) 플러그 사이의 오믹콘택이 가능해져 우수한 콘택저항을 얻을 수 있으므로 소자의 수율 및 신뢰성을 향상시킬 수 있다.

Claims (11)

  1. 상부에 층간절연막에 의해 분리된 콘택 플러그가 형성된 반도체 기판을 준비하는 단계;
    상기 기판 전면 상에 캐패시터 절연막을 형성하는 단계;
    상기 캐패시터 절연막을 식각하여 상기 콘택 플러그를 노출시키는 캐패시터용 홀을 형성하는 단계;
    상기 홀을 포함하는 캐패시터 절연막 상에 실리사이드용 금속막을 증착하는 단계;
    상기 금속막과 콘택 플러그를 반응시켜 상기 콘택 플러그 표면에 금속실리사드층을 형성하는 단계;
    상기 금속실리사이드 형성시 미반응된 잔류 금속막을 제거하는 단계;
    상기 잔류금속막 제거시 상기 금속실리사이드층의 표면에 형성된 질화막을 제거하기 위한 세정 단계; 및
    상기 홀 표면에 하부전극을 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 금속실리사이드층의 표면에 형성된 질화막을 제거하기 위한 세정 단계는, HxPOy를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 2 항에 있어서,
    상기 HxPOy는 액상을 함유하는 상태 또는 액상과 기상을 함유하는 상태를 가지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 3 항에 있어서,
    상기 HxPOy가 액상의 상태를 가질 경우 온도를 120 내지 500℃로 조절하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 HxPOy에서 x는 1 내지 4, y는 1 내지 5로 각각 조절하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 5 항에 있어서,
    상기 HxPOy가 1% 내지 20%의 H2O를 함유하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 1 항에 있어서,
    상기 금속막은 티타늄(Ti)막, 코발트(Co)막, 티타늄-알루미늄(Ti-Al)막, 티타늄-실리콘-알루미늄(Ti-Si-Al)막 중 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 금속실리사이드층은,
    N2, NH3, Ar 또는 Ne를 사용하여 500 내지 1000℃의 온도범위에서 램프업 속도를 10 내지 300℃/초 정도로 유지하여 수행하는 급속열처리를 통해 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제 1 항 또는 제 7 항에 있어서,
    상기 금속막의 제거는 NH4OH＋H2O2를 이용한 습식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제 9 항에 있어서,
    상기 NH4OH＋H2O2의 온도는 20℃ 내지 100℃로 조절하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 제 1 항에 있어서,
    상기 하부전극은 TiN, W, WN, Ru, RuO2, Ir 또는 IrO2의 금속막으로 이루어진 반도체 소자의 캐패시터 제조방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030045470A (ko) * 2001-12-04 2003-06-11 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그의 제조 방법
KR20040049119A (ko) * 2002-12-05 2004-06-11 삼성전자주식회사 선택적인 막 제거를 위한 세정 용액 및 그 세정 용액을사용하여 실리사이드 공정에서 막을 선택적으로 제거하는방법

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