KR100646947B1 - 반도체 소자의 커패시터 제조 방법 - Google Patents

반도체 소자의 커패시터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 적층형(Stack) 커패시터의 정전 용량을 확보하기 위하여 하부 전극을 높게 형성해 하부 전극과 유전체막과의 유효 표면적을 증가시키는 공정기술에서, 산화저항성이 큰 귀금속(Noble Metal)등을 이용하여 하부 전극을 형성할 경우에 식각 공정에 어려움이 있기 때문에, 식각 공정 없이 하부 전극 시드층을 이용한 전기 도금법으로 하부 전극을 형성하되, 하부 전극 시드층을 Pr 합금막(Pt Alloy)으로 형성하므로써 식각의 어려움 없이 원하는 높이의 하부 전극을 용이하게 형성하여 정전 용량을 확보하고, 산화막과의 접착력이 높아 더미 산화막(Dummy Oxide)에 의한 패턴 형성이 용이하며 유전체막 증착시 산소 확산을 방지하여 커패시터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법이 개시된다.
커패시터, 전기 도금법, 전도층

Description

반도체 소자의 커패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}
도 1 및 도 2는 종래의 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 도시한 단면도.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 단면도.
도 4는 하부 전극 시드층의 종류에 따라 커패시터의 특성을 비교하기 위하여 도시한 특성 그래프.
<도면의 주요 부분에 대한 부호 설명>
1, 21, 41 : 반도체 기판 2, 22, 42 : 제 1 절연막
3, 23, 43 : 폴리실리콘층 4, 24, 44 : 티타늄 실리사이드막
5, 25, 45 : 티타늄 나이트라이드막
46 : 하부 전극 시드층 47 : 제 2 절연막
8, 28, 48 : 하부 전극 9, 29, 49 : 유전체막
10, 30, 50 : 상부 전극 A : Pt 하부 전극 시드층 특성 곡선
B : Pt-Ir 하부 전극 시드층 특성 곡선
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 적층구조 커패시터의 정전 용량을 확보하기 위해 하부 전극을 높게 형성하여 하부 전극과 유전체막과의 유효 표면적을 증가시키는 반도체 소자의 커패시터 제조 방법에 관한 것이다.
최근 들어, 반도체 소자의 집적도가 높아짐에 따라 특히 DRAM에서 소프트 에러를 방지하고, 소자의 안정된 동작을 유지하기 위해서는 커패시터 단위 셀당 25fF 이상의 정전용량이 필요하고, 아울러 누설전류도 충분히 낮아야 한다. 그러나, 소자의 집적도가 높아지면서 정전 용량 확보에 어려움이 생기자 고유전율 값을 가지는 유전체막을 사용하는 연구가 활발히 진행중이다. 커패시터의 정전 용량을 확보하는 방법으로는 유전체막의 유전율 뿐만이 아니라 하부 전극과 유전체막과의 유효 표면적을 넓게 하는 방법도 있다. 그중 한가지가 하부 전극을 높게 형성하여 유전체막과의 유효 표면적을 넓히는 방법이 있으나, 유전율이 높은 유전체막을 사용할 경우에는 산화저항성이 큰 귀금속(Noble Metal)으로 하부 전극을 형성해야 하는데, 미세구조에서는 귀금속으로 하부 전극 물질을 형성한 후 식각하는 공정의 난이도가 매우 높아 어려움이 있다.
도 1을 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(1) 상에 층간 절연막(2)을 형성하고, 반도체 기판(1)의 접합부가 노출되는 콘택홀을 형성한 후, 콘택 플러그용 폴리실리콘(3)을 매립한 뒤 화학적 기계적 연마 공정으로 평탄화 한다. 이후, 폴리실리콘(3) 상부에 스퍼터링으로 접촉막(4) 및 금속/산소 확산 방지막(5)을 형성한 뒤 스퍼터링으로 Pt 등과 같은 금속물질을 형성한 후 소정 부위만큼 제거하여 하부 전극(8)을 형성한다. 다시, 전체구조 상에 높은 유전율 값을 가지는 유전체막(9) 및 상부전극(10)을 형성하여 커패시터를 제조한다.
상기의 공정으로 제조한 커패시터는 Pt 등과 같은 귀금속 물질을 전체 상부에 형성한 후 식각 공정을 통해 하부 전극이 형성되는데, 미세구조에서는 Pt 등과 같은 귀금속 물질을 식각하는데 상당한 어려움이 있다. 또한, 접촉막(4) 및 금속/산소 확산 방지막(5)이 콘택홀 외부에 형성되어 하부 전극(8)과 유전체막(9)과의 접촉 면적을 감소시켜 정전 용량을 감소시키는 문제점이 있다.
도 2를 참조하면, 하부 전극(28)과 유전체막(29)의 접촉면적을 최대한으로 확보하기 위하여 콘택 플러그용 폴리실리콘(24)을 콘택홀의 일정부분까지만 매립하고, 접촉막(24) 및 금속/산소 확산 방지막(25)을 콘택홀의 내부에 형성한다. 그러나, 콘택홀을 형성하기 위한 콘택 마스크와 하부 전극(28)을 형성하기 위한 식각 마스크간의 정렬오차를 피할 수 없어 금속/산소 확산 방지막(25)의 노출로 인해 유전체막(29) 형성 후 커패시터의 누설전류 특성이 열화된다.
따라서, 본 발명은 식각 공정없이 소정 영역에 원하는 높이로 하부 전극을 형성하기 위하여 하부 전극 시드층을 이용한 전기 도금법으로 하부 전극을 형성하되, 하부 전극 시드층을 Pt 합금막으로 형성하므로써 정전 용량을 확보함과 동시에, 유전체막 증착시 산소 확산을 방지하여 커패시터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 커패시터 제조 방법은 제 1 콘택홀에 의해 접합부가 개방되는 제 1 절연막이 형성된 반도체 기판이 제공되는 단계, 제 1 콘택홀 내부의 일부를 폴리실리콘층으로 매립하는 단계, 제 1 콘택홀 내부의 나머지 부분을 티타늄 실리사이드막 및 티타늄 나이트라이드막으로 매립한 후 화학적 기계적 연마를 실시하는 단계, 전체 상부에 하부 전극 시드층을 형성하는 단계, 하부 전극 시드층 상부에 제 2 절연막을 형성한 후 소정 영역에 제 2 콘택홀을 형성하는 단계, 전기 도금법으로 제 2 콘택홀 내부에 하부 전극을 형성하는 단계, 제 2 절연막을 제거한 후, 노출된 하부 전극 시드층을 제거하는 단계 및 전체구조 상부에 유전체막 및 상부 전극을 순차적으로 형성하는 단계를 포함하여 이루어진다.
상기의 단계에서, 폴리실리콘층은 500 내지 5000Å의 두께로 형성한 뒤, 상기 제 1 콘택홀 경계면에서 안쪽으로 500 내지 3000Å의 깊이까지 제거하여 형성한다.
티타늄 실리사이드막은 티타늄을 이용하여 200 내지 2000Å의 두께로 형성한 후, 550 내지 950℃의 온도범위에서 30 내지 120초 동안 RTN처리하여 형성한다.
티타늄 나이트라이드막은 스퍼터링 또는 화학 기상 증착법을 이용하여 200 내지 7000Å 두께로 형성한다. 티타늄 나이트라이드막 대신에 탄탈륨 질화막, 티타늄 알루미늄 나이트라이드막 및 티타늄 실리나이트라이드막 중 어느 하나를 이용하여 형성할 수도 있다.
티타늄 실리사이드막 또는 상기 티타늄 나이트라이드막은 탄탈륨을 사용하여 형성할 수도 있다.
제 2 절연막은 더미 산화막으로 PSG 또는 USG막을 이용하여 1000 내지 10000Å의 두께로 형성하고, 제거할 때는 HF 또는 BOE를 이용한 습식 식각을 5 내지 30분 동안 실시하여 제거한다.
하부 전극 시드층은 상온 내지 550℃의 온도범위에서 Pt-Ir, Pt-Ru 및 Pt-Rh 등과 같은 Pt 합금막을 100 내지 10000Å두께로 형성한다. 노출된 하부 전극 시드층을 제거할 때는 건식 에치백 공정으로 제거한다.
유전체막은 BST 고유전율 박막이나 SrTiO3막 등을 이용하여 300 내지 750℃의 온도범위에서 100 내지 1000Å의 두께로 형성한다. BST 고유전율 박막은 300 내지 550℃의 온도범위에서 100 내지 1000Å의 두께로 형성하고, 어닐링한 후에, 300 내지 750℃의 온도범위에서 100 내지 1000Å의 두께로 형성하는 2중막으로 형성할 수 있다.
상부 전극은 화학 기상 증착법으로 Pt, 이산화 루테늄 및 이산화 이리듐 등을 이용하여 100 내지 1000Å의 두께로 형성한다. 상부 전극 형성 후 300 내지 750℃의 온도범위에서 질소 분위기로 10 내지 60분 동안 관상열처리를 실시한다.
유전체막 또는 상기 상부 전극 형성 후 급속 열처리로 300 내지 750℃의 온도범위에서 질소 및 산소 분위기로 10 내지 240초간 후속 열공정을 실시할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 단면도이다.
도 3a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(41) 상에 제 1 절연막(42)을 형성한 후, 접합부가 노출되도록 제 1 콘택홀을 형성한다. 이후, 제 1 콘택홀 내부에 콘택 플러그용 폴리실리콘층(43)을 500 내지 5000Å의 두께로 형성한 뒤, 제 1 콘택홀 경계면에서 안쪽으로 500 내지 3000Å의 깊이까지 콘택 플러그용 폴리실리콘층(43)을 제거한다.
도 3b를 참조하면, 제 1 콘택홀 안쪽의 콘택 플러그용 폴리실리콘층 상부에 티타늄 실리사이드막(44) 및 티타늄 나이트라이드막(45)을 순차 형성한다.
티타늄 실리사이드막(44)은 티타늄을 200 내지 2000Å의 두께로 형성한 후, 550 내지 950℃의 온도범위에서 30 내지 120초 동안 RTN(Rapid Thermal Nitiridation) 처리하여 티타늄과 콘택 플러그용 폴리실리콘층(43)의 실리콘을 반응시키어 형성된 실리사이드막으로, 콘택 플러그용 폴리실리콘층(43)상에만 선택적으로 형성되게 된다.
이후, 반응하지 않은 티타늄을 제거하고, 스퍼터링 또는 화학 기상 증착법으로 티타늄 나이트라이드막을 200 내지 7000Å의 두께로 증착하고 전면 식각 공정이나 화학적 기계적 연마 공정을 이용하여 제 1 콘택홀 내부에만 남도록 하여 티타늄 나이트라이드막(45)을 형성한다.
삭제
티타늄 실리사이드막(44) 및 티타늄 나이트라이드막(45)은 티타늄 대신에 탄탈륨을 이용하여 형성할 수 있다. 또한, 티타늄 나이트라이드막(45)은 탄탈륨 질화막, 티타늄 알루미늄 나이트라이드막 및 티타늄 실리나이트라이드막 등으로 대신하여 형성할 수 있다.
도 3c를 참조하면, 전체구조 상부에 물리증착법으로 Pt 합금막으로 하부 전극 시드층(46) 및 제 2 절연막(47)을 형성한 후, 하부 전극이 형성될 부분을 식각해 적어도 제 1 콘택홀보다 크거나 같은 사이즈의 제 2 콘택홀을 형성한다.
하부 전극 시드층(46)은 상온 내지 550℃의 온도범위에서 100 내지 10000Å 두께의 Pt 합금막 예를 들어 Pt-Ir, Pt-Ru 및 Pt-Rh 등으로 형성한다. 제 2 절연막(47)은 높은 식각율을 가진 더미 산화막(Dummy Oxide)을 이용하여 1000 내지 10000Å의 두께로 형성한다.
도 3d를 참조하면, 전기 도금법을 이용하여 제 2 콘택홀 내부에 Pt등과 같으 귀금속으로 하부전극(48)을 형성한 후, 습식 세정으로 제 2 절연막 및 노출된 하부 전극 시드층(46)을 순차적으로 제거한다.
제 2 절연막은 습식 식각으로 제거되며, HF 또는 BOE에 의해 5 내지 30분간 진행하여 식각한다. 제 2 절연막이 제거되면서 노출되는 하부 전극 시드층(46)은 드라이 에치 백(Dry Etch Back)공정으로 식각된다.
도 3e를 참조하면, 하부 전극(48)을 포함한 전체구조 상에 유전체막(50)을 형성한다. 유전체막(49)을 형성한 후에는 후속 열공정을 실시할 수도 있다.
유전체막(49)은 300 내지 750℃의 온도범위에서 100 내지 1000Å의 두께로 형성되며, BST 고유전율 박막이나 SrTiO3막 등을 이용하여 형성한다. BST 고유전율 박막은 300 내지 550℃의 온도범위에서 100 내지 1000Å의 두께로 형성하고, 어닐링한 후에, 300 내지 750℃의 온도범위에서 100 내지 1000Å의 두께로 형성하는 2중막으로 형성할 수도 있다. 후속 열공정은 급속 열처리로 300 내지 750℃의 온도범위에서 질소 및 산소 분위기로 10 내지 240초간 실시한다.
도 3f를 참조하면, 전체구조 상에 상부 전극(50)을 형성한 후, 관상열처리를 한다. 상부 전극(50)을 형성한 후에는 후속 열공정을 실시할 수도 있다.
상부 전극(50)은 화학 기상 증착법으로 Pt, 이산화 루테늄 및 이산화 이리듐 등을 이용하여 100 내지 1000Å의 두께로 형성한다. 관상열처리는 300 내지 750℃의 온도범위에서 질소 분위기로 10 내지 60분 동안 실시한다. 후속 열공정은 급속 열처리로 300 내지 750℃의 온도범위에서 질소 및 산소 분위기로 10 내지 240초간 실시한다.
상기의 공정에서 Pt 합금막 등과 같은 하부 전극 시드층(46)을 형성하고, 제 2 절연막(47)에 제 2 콘택홀을 형성하여 하부 전극(48)이 형성될 영역에만 하부 전극 시드층(46)을 노출시킨 후 전기 도금법으로 원하는 높이의 하부 전극(48)을 형 성한 뒤 제 2 절연막(47)을 제거하므로써 식각 공정의 어려움 없이 용이하게 하부 전극(48)을 형성할 수 있다. 또한, 하부 전극 시드층(46)으로 Pt 합금막을 형성하되 하부 전극(48)의 하부에 형성하므로써 유전체막(49) 형성시 티타늄 나이트라이드막(45)으로의 산소확산을 방지하여 커패시터의 전기적 특성을 향상시킨다.
도 4는 하부 전극 시드층의 종류에 따라 커패시터의 특성을 비교하기 위하여 도시한 특성 그래프이다. 도면부호 A는 하부 전극 시드층을 Pt 형성한 경우의 커패시터 특성 곡선이고, 도면부호 B는 하부 전극 시드층을 Pt-Ir 합금으로 형성한 경우의 커패시터 특성 곡선이다.
도 4를 참조하면, 유효 산화막 두께(Tox), 손실 요소(Dissipation Factor) 및 전류 밀도(J Density) 특성 모든 면에서 Pt 하부 전극 시드층을 이용해 형성하한 커패시터의 특성보다 Pt_Ir 하부 전극 시드층을 이용해 형성한 커패시터의 특성이 우수하다.

상술한 바와 같이, 본 발명은 Pt 합금막을 이용한 하부 전극 시드층을 이용하여 전기 도금법으로 하부 전극을 용이하게 형성하면서 정전 용량을 확보할 수 있으며, 하부 전극 시드층은 유전체막 형성시 티타늄 나이트라이드막으로의 산소확산을 방지해줌으로써 커패시터의 전기적 특성을 향상시키는 효과가 있다.

Claims (16)

  1. 제 1 콘택홀에 의해 접합부가 개방되는 제 1 절연막이 형성된 반도체 기판이 제공되는 단계;
    상기 제 1 콘택홀 내부의 일부를 폴리실리콘층으로 매립하는 단계;
    상기 제 1 콘택홀 내부의 나머지 부분을 티타늄 실리사이드막 및 티타늄 나이트라이드막을 순차 형성는 단계;
    전체 상부에 Pt 합금막으로 하부 전극 시드층을 형성하는 단계;
    상기 하부 전극 시드층 상부에 제 2 절연막을 형성한 후 소정 영역에 제 2 콘택홀을 형성하는 단계;
    전기 도금법으로 상기 제 2 콘택홀 내부에 Pt 합금으로 된 하부 전극을 형성하는 단계;
    상기 제 2 절연막을 제거한 후, 노출된 상기 하부 전극 시드층을 제거하는 단계; 및
    상기 하부전극을 포함한 전면에 유전체막을 형성하고 후속 열처리 공정을 실시하는 단계;
    상기 유전체막상에 상부 전극을 형성하고 후속 열처리 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 폴리실리콘층은 500 내지 5000Å의 두께로 형성한 뒤, 상기 제 1 콘택홀 경계면에서 안쪽으로 500 내지 3000Å의 깊이까지 제거하여 형성하는 것을 특징 으로 하는 반도체 소자의 커패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 티타늄 실리사이드막은 티타늄을 200 내지 2000Å의 두께로 형성하는 단계;
    550 내지 950℃의 온도범위에서 30 내지 120초 동안 RTN처리하여 상기 티타늄과 상기 폴리실리콘층을 반응시키어 티타늄 실리사이드막을 형성하는 단계;
    상기 반응시 반응하지 않고 남은 티타늄을 제거하는 단계를 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 티타늄 나이트라이드막은 스퍼터링 또는 화학 기상 증착법을 이용하여 200 내지 7000Å 두께로 형성하고 화학적 기계적 연마 공정을 실시하여 형성하는 것을 특징을 하는 반도체 소자의 커패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 티타늄 나이트라이드막 대신에 탄탈륨 질화막, 티타늄 알루미늄 나이트라이드막 및 티타늄 실리나이트라이드막 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 티타늄 실리사이드막 또는 상기 티타늄 나이트라이드막은 탄탈륨을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 절연막은 더미 산화막으로 PSG 또는 USG막을 이용하여 1000 내지 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  8. 제 1 항에 있어서,
    상기 하부 전극 시드층은 상온 내지 550℃의 온도범위에서 Pt-Ir, Pt-Ru 및 Pt-Rh 등과 같은 Pt 합금막을 100 내지 10000Å두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 2 절연막은 HF 또는 BOE를 이용한 습식 식각을 5 내지 30분 동안 실 시하여 제거하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  10. 제 1 항에 있어서,
    상기 노출된 하부 전극 시드층은 건식 에치백 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  11. 삭제
  12. 제 1 항에 있어서,
    상기 유전체막은 BST 고유전율 박막이나 SrTiO3막 등을 이용하여 300 내지 750℃의 온도범위에서 100 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  13. 제 10 항에 있어서,
    상기 BST 고유전율 박막은 300 내지 550℃의 온도범위에서 100 내지 1000Å의 두께로 형성하고, 어닐링한 후에, 300 내지 750℃의 온도범위에서 100 내지 1000Å의 두께로 형성하는 2중막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  14. 제 1 항에 있어서,
    상기 상부 전극은 화학 기상 증착법으로 Pt, 이산화 루테늄 및 이산화 이리듐 등을 이용하여 100 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  15. 제 1 항에 있어서,
    상기 상부 전극 형성 후 300 내지 750℃의 온도범위에서 질소 분위기로 10 내지 60분 동안 관상열처리를 실시하는 경우를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  16. 제 1 항에 있어서,
    상기 유전체막 또는 상기 상부 전극 형성 후에 실시되는 상기 후속 열공정은 급속 열처리로 300 내지 750℃의 온도범위에서 질소 및 산소 분위기로 10 내지 240초간 실시하는 경우를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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