KR100559720B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 금속/산소 확산 방지막을 다결정 실리콘 플러그의 콘택 리세스 내에 형성하므로 확산 방지막과 유전체막과의 접촉으로 인한 유전체막의 특성 저하를 방지하고, 노블 메탈을 사용하여 하부 전극을 실린더 구조로 형성하므로 유효 표면적의 증가 및 노블 메탈 식각의 어려움을 해결하고, 스퍼터법 및 화학기상증착법 각각으로 노블 메탈 하부 전극을 이중층으로 형성하므로, 우선 방위가 서로 다른 하부층 및 상부층이 형성되므로 인해 후속 고유전체막 증착시 산소의 확산이 방지되어 캐패시터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관하여 기술된다.
고유전체 캐패시터, 실린더형 하부 전극, 노블 메탈 하부 전극

Description

반도체 소자의 캐패시터 제조 방법 {Method of manufacturing a capacitor in a semiconductor device}
도 1은 종래 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
1, 11: 반도체 기판 2, 12: 접합부
3, 13: 층간 절연막 4, 14: 다결정 실리콘 플러그
5, 15: 접촉막 6, 16: 금속/산소 확산 방지막
7, 17: 하부 전극 17a: 제 1 도전층
17b: 제 2 도전층 8, 18: 유전체막
9, 19: 상부 전극 21: 희생 산화막
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 캐패시터의 전극 재료로 노블 메탈(noble metal)을 사용하는 고유전체 캐패시터에서 유효 표면적을 증대시키면서 캐패시터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
기존의 캐패시터 제조에 사용되는 유전체막 재료로는 유전율이 약 7인 Si3N4이나 유전율이 약 25인 Ta2O5등을 사용하였으며, 충분한 정전 용량을 확보하기 위해 하부 전극을 3차원 구조로 형성하였다. 그러나, 반도체 소자가 고집적화 되어 갈수록 하부 전극을 3차원 구조로 형성하기가 어려워 충분한 정전 용량을 확보하는데 한계에 도달하게 되었다. 이를 해결하기 위해 높은 유전율을 갖는 유전체를 사용하는 고유전체 캐패시터가 개발되어야 한다.
최근, 기가(Giga) DRAM 시대의 고유전체 캐패시터로 SrTiO3이나 (Ba, Sr)TiO3 (이하, BST 칭함)와 같은 고유전체를 적용하려는 연구가 활발히 진행되고 있다. 이러한 고유전체의 사용에 적합한 캐패시터의 전극 재료로는 Pt, Ir, Ru등과 같은 노블 메탈이 대두되고 있다.
종래 반도체 소자의 고유전체 캐패시터 제조 방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1을 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(1) 상에 층간 절연막(3)을 형성하고, 층간 절연막(3)의 일부분을 식각하여 접합부(2)가 노출되는 콘택 홀을 형성한 후, 콘택 홀내에 다결정 실리콘 플러그(4)를 형성한다. 다결정 실리콘 플러그(4) 상부에 접촉막(5), 금속/산소 확산 방지막(6) 및 노블 메탈 하부 전극(7)을 순차적으로 형성한다. 노블 메탈 하부 전극(7)을 포함한 전체 구조상에 BST 유전체막(8) 및 상부 전극(9)을 순차적으로 형성하여 종래 고유전체 캐패시터를 완성한다.
상기한 종래 고유전체 캐패시터 제조 방법에 있어서, 하부 전극(7)은 Pt, Ir, Ru등과 같은 노블 메탈을 증착한 후 플라즈마 내에서 이온들의 강한 충격을 사용하는 스퍼터 식각을 주 메커니즘으로 하여 형성하는데, 낮은 식각 선택비 때문에 수직 형상으로 패터닝하기가 어려운 문제가 있다. 고집적 반도체 소자의 개발에 적용하기 위해서는 패턴의 수직 형상이 약 88°이상의 각도로 형성되어야 하는데, 기존의 방법으로는 패턴의 수직 형상이 80°정도의 수준에서 머물고 있는 상황이다. 이와 같이 패턴의 수직 형상이 80°정도의 수준에서는 하부 전극의 높이를 높게 하는데 한계가 있게되어 고집적 반도체 소자의 개발에 적용이 불가능한 실정이다. 따라서, 노블 메탈의 패턴 형성 방법을 개선하기 전까지는 BST 유전체와 같은 고유전체를 이용하는 캐패시터를 제조하는 것은 무의미하다.
또한, 확산 방지막(6)이 유전체막(8)과 접촉하게 되어 후속 열공정시 이 부분에 산화가 일어나 유전 특성을 저하시키는 문제가 있다. 더욱이 BST와 같은 고유전체는 증착 후에 막의 안정화를 위해 O2 분위기에서 열처리를 실시하게 되는데, 이 때 O2가 하부 전극(7)을 통해 확산 방지막(6)으로 확산되어 확산 방지막(6)을 산화시켜 캐패시터의 전기적 특성을 저하시키는 문제가 있다.
따라서, 본 발명은 노블 메탈 하부 전극의 유효 표면적을 증대시키면서 캐패시터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 층간 절연막에 콘택 홀이 형성된 반도체 기판이 제공되는 단계; 상기 콘택 홀 내에 콘택 리세스를 갖는 다결정 실리콘 플러그를 형성하는 단계; 상기 다결정 실리콘 플러그의 콘택 리세스 내에 접촉막 및 금속/산소 확산 방지막을 형성하는 단계; 상기 확산 방지막 상에 제 1 도전층 패턴을 형성하는 단계; 상기 제 1 도전층 패턴 이외의 부분에 희생 산화막을 형성한 후, 제 2 도전층을 증착하는 단계; 상기 희생 산화막 상부의 상기 제 2 도전층을 제거한 후, 상기 희생 산화막을 제거하고, 이로 인하여 상기 제 1 및 제 2 도전층으로 된 실린더 구조의 하부 전극이 형성되는 단계; 및 상기 하부 전극 상에 유전체막 및 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(11) 상에 층간 절연막(13)을 형성하고, 층간 절연막(13)의 일부분을 식각하여 접합부(12)가 노출되는 콘택 홀을 형성한 후, 콘택 리세스(recess)를 갖는 다결정 실리콘 플러그(14)를 콘택 홀 내에 형성한다. 다결정 실리콘 플러그(14)의 콘택 리세스 내에 접촉막(15) 및 금속/산소 확산 방지막(16)을 형성한다.
상기에서, 다결정 실리콘 플러그(14)는 화학기상증착법으로 콘택 홀이 완전히 매립되도록 다결정 실리콘을 증착한 후, 전면 식각 공정이나 화학적 기계적 연마 공정을 과도하게 실시하여 콘택 홀의 입구로부터 내부 쪽으로 다결정 실리콘이 더 식각 되도록 하여 리세스를 갖도록 형성한다.
접촉막(15)은 리세스를 갖는 다결정 실리콘 플러그(14)를 포함한 층간 절연막(13) 상에 Ti를 스퍼터법이나 화학기상증착법으로 증착한 후, 550 내지 950℃ 의 온도에서 30 내지 120초간 급속 열 질화(RTN : Rapid Thermal Nitridation)처리하여 다결정 실리콘 플러그(14)의 표면에 티타늄실리사이드를 형성하고, 미반응된 Ti를 제거하여 형성된다. 접촉막(15)은 Ti 대신에 Ta를 사용하여 탄탈륨실리사이드로 형성할 수 있다.
확산 방지막(16)은 TiAlN, TaN, TiN, TaN, TiSiN등을 스퍼터링이나 화학기상증착법으로 증착한 후, 전면 식각 공정이나 화학적 기계적 연마 공정으로 접촉막(15) 상에 형성한다.
도 2b를 참조하면, 확산 방지막(16)을 포함한 전체 구조상에 제 1 도전층(17a)을 증착한 후, 마스크 공정 및 건식 식각 공정으로 패터닝한다. 패터닝된 제 1 도전층(17a)을 포함한 전체 구조상에 희생 산화막(21)을 증착한 후, 제 1 도전층(17a)의 패터닝에 사용된 마스크와 반대 극성을 갖는 마스크를 사용한 건식 식각 공정으로 희생 산화막(21)을 식각하여 패터닝된 제 1 도전층(17a)을 노출시킨다. 패터닝된 제 1 도전층(17a)을 포함한 전체 구조상에 제 2 도전층(17b)을 증착한다.
상기에서, 제 1 도전층(17a)은 Pt, Ir, Ru등과 같은 노블 메탈을 스퍼터법으로 100 내지 2000Å의 두께로 증착한 후, 패터닝하여 형성된다. 제 1 도전층(17a)으로 Pt를 사용할 경우, Pt를 20 내지 500℃의 온도 및 0.5 내지 2.5kW의 전압에서 스퍼터법으로 증착한다. 제 2 도전층(17b)은 Pt, Ir, Ru등과 같은 노블 메탈을 화학기상증착법으로 100 내지 2000Å의 두께로 증착한다. 제 2 도전층(17b)으로 Pt를 사용할 경우, MeCpPtMe3[(CH3)3(CH3C5H4)Pt]를 반응 원료로 사용하여 250 내지 550℃의 온도와, 0.1 내지 5 Torr의 압력에서, Ar, O2 및 H2 가스를 0 내지 500 sccm 의 유량으로 공급하여 화학기상증착법으로 증착한다. 희생 산화막(21)은 식각이 용이한 도프트 산화물(doped oxide)인 PSG를 사용한다.
도 2c를 참조하면, 패터닝된 제 1 도전층(17a) 상에 제 2 도전층(17b)을 남기기 위해 화학적 기계적 연마 공정이나 전면 식각 공정으로 희생 산화막(21) 상부 의 제 2 도전층(17b)을 제거하고, 이후 노출된 희생 산화막(21)을 제거하여 제 1 및 제 2 도전층(17a, 17b)으로 된 실린더 구조의 하부 전극(17)이 형성된다. 하부 전극(17)을 포함한 전체 구조상에 유전체막(18)을 형성한다.
상기에서, 유전체막(18)은 BST나 SrTiO3와 같은 고유전체를 400 내지 750℃의 온도에서 100 내지 3000Å의 두께로 증착한 후, 질소와 산소 분위기로 10 내지 120초간 급속 열처리를 실시하여 형성하거나, 400 내지 550℃의 온도에서 100 내지 1000Å의 두께로 1차 증착한 후 급속 열처리하고, 400 내지 750℃의 온도에서 100 내지 3000Å의 두께로 2차 증착한 후 급속 열처리하여 형성한다.
도 2d를 참조하면, 유전체막(18) 상에 상부 전극(19)을 형성하여 본 발명의 캐패시터가 완성된다.
상기에서, 상부 전극(19)은 하부 전극(17)과 동일한 전극 재료를 사용하거나 RuO2, IrO2를 사용하여 500 내지 2000Å의 두께로 증착하고, 400 내지 750℃의 질소 분위기에서 10 내지 60분간 관상열처리공정을 실시한 후, 450 내지 750℃의 온도에서 질소 및 산소 분위기로 10 내지 120초간 급속 열처리하여 형성한다.
상술한 바와 같이, 본 발명은 금속/산소 확산 방지막을 다결정 실리콘 플러그의 콘택 리세스 내에 형성하므로 확산 방지막과 유전체막과의 접촉으로 인한 유전체막의 특성 저하를 방지하고, 노블 메탈을 사용하여 하부 전극을 실린더 구조로 형성하므로 유효 표면적의 증가 및 노블 메탈 식각의 어려움을 해결하고, 스퍼터법 및 화학기상증착법 각각으로 노블 메탈 하부 전극을 이중층으로 형성하므로, 우선 방위가 서로 다른 하부층 및 상부층이 형성되므로 인해 후속 고유전체막 증착시 산소의 확산이 방지되어 캐패시터의 전기적 특성을 향상시킬 수 있다.

Claims (9)

  1. 층간 절연막에 콘택 홀이 형성된 반도체 기판이 제공되는 단계;
    상기 콘택 홀 내에 콘택 리세스를 갖는 다결정 실리콘 플러그를 형성하는 단계;
    상기 다결정 실리콘 플러그의 콘택 리세스 내에 접촉막 및 금속/산소 확산 방지막을 형성하는 단계;
    상기 확산 방지막 상에 제 1 도전층 패턴을 형성하는 단계;
    상기 제 1 도전층 패턴 이외의 부분에 희생 산화막을 형성한 후, 제 2 도전층을 증착하는 단계;
    상기 희생 산화막 상부의 상기 제 2 도전층을 제거한 후, 상기 희생 산화막을 제거하고, 이로 인하여 상기 제 1 및 제 2 도전층으로 된 실린더 구조의 하부 전극이 형성되는 단계; 및
    상기 하부 전극 상에 유전체막 및 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 접촉막은 티타늄실리사이드나 탄탈륨실리사이드로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 확산 방지막은 TiAlN, TaN, TiN, TaN 및 TiSiN 중 어느 하나로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 도전층 패턴은 Pt, Ir, Ru와 같은 노블 메탈을 스퍼터법으로 증착한 후, 패터닝하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 1 항에 있어서,
    제 2 도전층은 Pt, Ir, Ru와 같은 노블 메탈을 화학기상증착법으로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 도전층은 MeCpPtMe3[(CH3)3(CH3C5H4)Pt]를 반응 원료로 사용하여 250 내지 550℃의 온도와, 0.1 내지 5 Torr의 압력에서, Ar, O2 및 H2 가스를 0 내지 500 sccm 의 유량으로 공급하여 화학기상증착법으로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 희생 산화막은 도프트 산화물인 PSG를 증착한 후, 상기 제 1 도전층 패턴 상부의 PSG를 제거하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 1 항에 있어서,
    상기 유전체막은 BST나 SrTiO3와 같은 고유전체를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 상부 전극은 Pt, Ir, Ru, RuO2, IrO2중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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