KR100604659B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 캐패시터의 하부전극 패터닝 공정 시의 오정렬에 따른 유전 물질(고유전체 또는 강유전체)과 확산방지막의 접촉을 근본적으로 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하기 위한 것으로, 본 발명은, 소정의 하부층상에 캐패시터 하부전극용 콘택홀이 형성된 층간절연막을 형성하는 단계; 상기 하부전극용 콘택홀 내부에 폴리실리콘플러그, 오믹콘택층 및 확산방지막을 적층 구조로 형성하되, 상기 확산방지막이 상기 콘택홀 입구로부터 소정 깊이 아래로 리세스 되도록 하는 단계; 상기 리세스된 확산방지막을 포함한 전면에 희생막을 형성하는 단계; 하부전극 영역의 상기 희생막을 선택식각하되, 상기 캐패시터 하부전극용 콘택홀에 매립된 상기 확산방지막이 노출되도록 하는 단계; 상기 하부전극 영역에 매립되면서 상기 확산방지막 상부의 나머지 리세스 공간을 매립하는 하부전극용 전도막을 형성하는 단계; 상기 희생막을 제거하는 단계; 및 상기 희생막 제거후에 드러난 하부전극용 전도막 상부에 유전체막 및 상부전극용 전도막을 차례로 형성하는 단계를 포함하여 이루어진다.
Ti막, TiAIN막, SrO막

Description

반도체 소자의 캐패시터 형성방법{A method for forming capacitor in semiconductor device}
도 1은 종래 기술에 따라 형성된 고유전체 캐패시터의 단면을 도시한 도면.
도2a 내지 도2i는 본 발명의 일실시예에 따른 고유전체 캐패시터의 형성공정도.
*도면의 주요 부분에 대한 부호의 간단한 설명
23 : TiSix막 24 : TiAlN막
26 : RuO2막 27a : SrRuO3막
28 : BST막 29 : Pt막
본 발명은 반도체 제조기술에 관한 것으로, 특히 탄탈륨 산화막(Ta2O5), (Ba, Sr)TiO3(BST)등의 고유전 물질 또는 SrBi2Ta2O9(SBT), Pb(ZrxTix-1)O3(PZT)등의 강유전 물질을 유전체막으로 사용하는 고집적 메모리 소자의 캐패시터 형성방법에 관한 것이다.
현재 반도체 메모리 소자는 크게 RAM(Random Access Memory)과 ROM(Read only Memory)로 구분할 수가 있다. 특히, RAM은 다시 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(Static RAM)으로 나눠지며, 이 중에서도 DRAM은 1개의 트랜지스터(transistor)와 1개의 캐패시터로 1개의 단위셀(unit cell)이 구성되어 집적도에서 가장 앞서고 있는 소자이다.
한편, 고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 현재에는 256M DRAM이나 1G DRAM이 양산단계에 근접하고 있다.
이와 같이 DRAM의 집적도가 높아질수록 메모리 셀의 면적은 256M DRAM의 경우 0.5㎛2, 셀의 기본구성요소 중의 하나인 캐패시터의 면적은 0.3㎛2이하로 작아져야 한다. 이러한 이유로 256M 급 이상의 고집적 소자에서는 종래의 반도체 공정에서 사용되는 기술이 한계를 보이기 시작하고 있다.
즉, 64M DRAM에서 지금까지 사용되어 온 유전재료인 SiO2/Si3N4 등을 사용하여 캐패시터를 제조할 경우 필요한 캐패시턴스를 확보하기 위해서는 박막의 두께를 최대한 얇게 하더라도 캐패시터가 차지하는 면적은 셀 면적의 6배가 넘어야 한다.
이러한 이유로 캐패시턴스의 확보를 위해 그 표면적을 늘리는 방안이 제시되고 지금까지 이에 대한 연구가 계속되고 있다. 캐패시터의 하부전극 표면적을 증가 시키기 위해서 3차원 구조의 스택 캐패시터 구조 또는 트렌치형 캐패시터 구조 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된 바가 있다.
그러나, 256M DRAM 이상의 소자에서는 유전율이 낮은 SiO2/Si3N4계 유전물질로는 캐패시턴스를 늘이기 위해 더 이상 두께를 줄일 수도 없고, 표면적을 늘이기 위해 그 구조를 더 복잡하게 만드는 경우 공정과정이 너무 복잡하여 제조단가의 상승과 수율이 떨어지는 등의 문제점이 많다.
이와 같은 문제점을 해결하기 위해서, 유전물질을 종래 SiO2/Si3N4계 유전물질에서 보다 높은 유전상수를 갖는 탄탈륨 산화막(Ta2O5), (Ba, Sr)TiO3(BST)등의 고유전 물질을 캐패시터의 유전체막으로 채용하게 되었다.
그런데, 이와 같은 고유전물질의 유전상수는 캐패시터의 하부전극에 따라 크게 달라지게 되며, 지금까지의 연구결과로는 백금(Pt), 이리듐(Ir), 로듐(Rh), 루테늄(Ru) 등의 금속 물질이나, IrO2, RuO2와 같은 금속성 산화물 위에 증착했을 때 우수한 유전특성을 나타낸다고 알려져 있다.
도 1은 종래 기술에 따라 형성된 고유전체 캐패시터의 단면을 도시한 도면으로서, 이하 이를 참조하여 살펴보기로 한다.
종래 기술에 따른 공정은 먼저, 소정 공정이 완료된 반도체 기판(10) 상에 층간절연막(12)을 형성한 후 캐패시터 하부전극이 형성될 영역에 하부층의 접합영역(11)을 노출시키도록 콘택홀을 형성한다. 다음으로, 폴리실리콘 플러그(13), 오믹콘택(Ohmic contact)용 금속막(예컨대, TiSix)(14) 및 확산방지막(예컨대, TiN)(15)의 적층구조로 콘택홀을 매립한다.
다음으로, 캐패시터 하부전극용 금속막(16)으로 백금 또는 이산화루테늄(RuO2)을 증착하고 이를 패터닝을 하여 하부전극을 형성한다.
마지막으로, 전체 구조물의 상부에 탄탈륨 산화막(Ta2O5), SBT 등의 고유전체막(17) 및 상부전극용 금속막(18)을 차례로 증착하게 된다.
그러나, 상기 종래 기술은 반도체 소자가 집적화 됨에 따라 콘택 플러그와 하부전극과의 정렬 시 여유공간이 매우 줄어들게 되어 오정렬로 인한 문제점이 발생할 수가 있다.
구체적으로 살펴보면, 콘택 플러그와 하부전극간에 오정렬이 발생하였을 경우, 상기 도1에서의 도면부호 'A' 부분에서와 같이 고유전체막(17)과 확산방지막(15)이 서로 맞닿게 되는 부분이 발생하게 된다. 이와 같이, 고유전체막(17)과 확산방지막(15)이 만나는 부분(A)에서는 고유전체막(17)의 유전특성이 크게 저하되고, 누설전류가 증가하는 문제점이 발생되게 된다.
또한, 하부전극용 금속막(16) 물질로 이산화루테늄막(RuO2)을 사용할 경우에는, 고유전체막(17) 형성 후 500℃ 이상의 고온 산소 분위기에서 실시하는 후속 열처리 시 이산화루테늄막이 산소와 반응하여 독성 기체상태인 RuO4를 형성하여 산화되거나 이산화루테늄막 자체의 표면이 거칠어져 누설전류 특성이 열화되는 문제점이 있다.
한편, 이러한 문제점은 SrBi2Ta2O9(SBT), Pb(ZrxTix-1)O3(PZT) 등의 강유전체막 을 사용하는 것을 제외하고는 일반 고유전체 캐패시터와 유사한 강유전체 캐패시터 형성공정 시에도 적용되고 있다.
본 발명은 캐패시터의 하부전극 패터닝 공정 시의 오정렬에 따른 유전 물질(고유전체 또는 강유전체)과 확산방지막의 접촉을 근본적으로 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 소정의 하부층상에 캐패시터 하부전극용 콘택홀이 형성된 층간절연막을 형성하는 단계; 상기 하부전극용 콘택홀 내부에 폴리실리콘플러그, 오믹콘택층 및 확산방지막을 적층 구조로 형성하되, 상기 확산방지막이 상기 콘택홀 입구로부터 소정 깊이 아래로 리세스 되도록 하는 단계; 상기 리세스된 확산방지막을 포함한 전면에 희생막을 형성하는 단계; 하부전극 영역의 상기 희생막을 선택식각하되, 상기 캐패시터 하부전극용 콘택홀에 매립된 상기 확산방지막이 노출되도록 하는 단계; 상기 하부전극 영역에 매립되면서 상기 확산방지막 상부의 리세스 공간을 매립하는 하부전극용 전도막을 형성하는 단계; 상기 희생막을 제거하는 단계; 및 상기 희생막 제거후에 드러난 하부전극용 전도막 상부에 유전체막 및 상부전극용 전도막을 차례로 형성하는 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2i는 본 발명의 일실시예에 따른 고유전체 캐패시터의 형성공정도를 나타낸 것이다.
본 실시예에 따른 고유전체 캐패시터 형성공정은 먼저, 도 2a에 도시된 바와 같이 실리콘기판(20)에 대해 모스 트랜지스터, 비트라인 등을 포함한 소정의 하부층 공정을 진행하고, 그 과정에서 형성된 층간절연막(21)을 선택식각하여 실리콘 기판(20)에 형성된 모스 트랜지스터의 접합이 노출되도록 콘택홀을 형성한다.
이어서, 전체 구조 상부에 화학기상증착(Chemical Vapor Deposition, CVD)법으로 500 ~ 5000Å 두께의 폴리실리콘막을 증착한 후 콘택홀에만 폴리실리콘이 남아 있고 나머지 층간절연막(21) 상부에서는 완전히 제거되도록 비등방성 전면 식각을 실시하여 폴리실리콘 플러그(22)를 형성시킨다. 이때, 폴리실리콘 플러그(22)의 높이는 층간절연막(21)의 최상부보다 500 ~ 3000Å 정도 낮게 리세스(recess) 되도록 한다.
다음으로, 도 2b에 도시된 바와 같이 전체 구조 상부에 오믹콘택층 형성을 위해 스퍼터링법 또는 CVD법으로 200 ~ 2000Å 정도 두께의 티타늄(Ti)막을 형성한 후 550 ~ 950℃ 정도의 온도에서 30 ~ 120초 동안 질소급속열공정(Rapid Thermal Nitridation, RTN)을 실시하여 Ti막을 티타늄실리사이드막(TiSix)(23)으로 상변형시켜 이를 오믹콘택층으로 사용한다. 이후, 반응하지 않은 Ti막은 제거하여 TiSix막(23)이 콘택홀 내부에 형성되도록 한다.
다음으로, 도 2c에 도시된 바와 같이 전체 구조 상부에 확산방지막 형성을 위해 스퍼터링법 또는 CVD법으로 1000 ~ 7000Å 정도 두께의 TiAlN막(24)을 증착한다. 이때, TiAlN막(24)을 대신하여 TaN막, TiN막, TiSiN막을 사용하여 형성할 수도 있다. 계속하여, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)를 실시하여 상부를 평탄화시킨 후 전면 비등방성 식각을 실시하여 콘택홀 내부에만 TiAlN막(24)이 남도록 한다. 이때, TiAlN막(24) 상부가 층간절연막(21)의 최상부보다 800 ~ 3000Å 정도 낮게 리세스되도록 한다.
다음으로, 도 2d에 도시된 바와 같이 전체 구조 상부에 3000 ~ 10000Å 정도 두께의 희생산화막(25)을 형성한 후, 하부전극 형성 영역의 희생산화막(25)을 선택식각 한다. 이때, 콘택영역에서는 TiAlN막(24)이 노출되도록 한다.
다음으로, 도 2e에 도시된 바와 같이 전체 구조 상부에 하부전극용 RuO2막(26)을 증착하고, 에치백 또는 CMP공정을 실시하여 희생산화막(25) 상부의 RuO2막(26)을 제거한다. 이어서, 습식식각법으로 희생산화막(25)을 제거한다. 이때, RuO2막(26)의 형성은 Ru(C2H5C5H4)2의 화학식으로 표현되는 Ru(EtCp)2(Ethylcyclopentadieyl)라는 물질을 반응원료로 사용하며, 실온 ~ 550℃의 온도, 0.1 ~ 5Torr의 압력, 0 ~ 300sccm 유량의 아르곤(Ar) 가스, 0 ~ 400sccm 유량의 산소(O2) 가스를 제공하는 조건에서 CVD법으로 형성한다. 이때, RuO2막(26)과 TiAlN막(24)간의 계면부위가 층간절연막(21) 선택식각 시 형성된 콘택홀의 내부에 형성되도록 한다. 이때, RuO2막(26) 시 사용하는 반응원료를 Ru(EtCp)2 대신에 Ru(DPM)3 (Ru-tridepivaloymethadienyl-Ru, Ru(C11H19O2)3) 또는 Ru-3 (Tris(2,4Octanedionato)-Ru, Ru(C8H13O2)3)를 사용할 수 있다. 상기 희생산화막(25) 제거후에, RuO2막(26)은 TiAlN막(24) 상부의 리세스 공간을 매립하는 형태가 된다.
다음으로, 도 2f에 도시된 바와 같이 전체 구조 표면을 따라 CVD법을 사용하여 50 ~ 500Å 정도 두께를 가지는 SrO막(27)을 형성한다. 이때, SrO막(27)은 Sr(C11H19O2)2(C9H23N3)으로 표현되는 Sr(thd)2-pmdt(Bis(tetramethylheptanedionato)-Sr-pentamethyldiethylene triamine)이라는 물질을 반응원료로 사용하며, 400 ~ 450℃ 온도, 0.5 ~ 5Torr 압력, 100 ~ 500sccm 유량의 아르곤(Ar) 가스, 100 ~ 500sccm 유량의 산소(O2) 가스를 제공하는 조건을 사용하여 형성한다.
다음으로, 도 2g에 도시된 바와 같이 400 ~ 550℃ 정도 온도의 산소(O2) 분위기에서 급속열처리를 실시하여 SrO막(27)을 SrRuO3막(27a)으로 변형시킨 후, 패터닝된 RuO2막(26)을 덮도록 이를 패터닝하여 고유전체 캐패시터 하부전극 패턴을 형성한다. 여기서, SrRuO3막(27a)는 급속열처리에 의해 RuO2막(26)의 표면과 SrO(27)이 반응하여 형성된 것이다.
다음으로, 도 2h에 도시된 바와 같이 전체 구조 표면을 따라 BST막(28)을 형성한 후 BST막(28)의 안정화를 위하여 300 ~ 750℃ 정도 온도의 질소/산소 분위기에서 10 ~ 24초 동안 급속열처리를 실시한다.
BST막(28)은 반응원료로 Ba(C11H19O2)2(C9H23N3)의 화학식으로 표현되는 Ba(thd)2-pmdt(Bis(tetramethylheptanedionato)-Ba-pentamethyldiethylene triamine), Sr(thd)2-pmdt, Ti(C11H19O2)2(OC3H7)2의 화학식으로 표현되는 Ti(i-O-Pr)2(thd)2(Bis(isoproxy)bis(tetramethylheptanedionato)Titanium)를 사용하며, 300 ~ 750℃ 정도의 온도, 0.5 ~ 5 Torr 정도의 압력, 100 ~ 500sccm 유량의 아르곤(Ar) 가스, 100 ~ 500sccm 유량의 산소(O2) 가스를 제공하는 조건에서 CVD법으로 100 ~ 1000Å 정도의 두께로 형성한다.
한편, BST막(28)은 300 ~ 550℃ 정도의 온도에서 100 ~1000Å 두께로 증착하고, 후속 열공정을 진행한 후, 300 ~ 750℃ 온도에서 100 ~ 1000Å 두께를 다시 증착하여 이중막으로 형성할 수 있다. 또한, BST막(28)을 대신하여 SrTiO3를 사용할 수도 있다.
다음으로, 도 2i에 도시된 바와 같이 전체 구조 상부에 상부전극용 전도막 형성을 위하여 CVD법으로 100 ~ 1000Å 두께의 백금막(29)을 형성한 후 300 ~750℃ 온도의 질소 분위기에서 10 ~ 60분 동안 노(furnace) 열처리를 실시한다. 이때, 상부전극용 전도막 형성은 백금막(29) 대신에 금속성 산화물인 RuO2막 또는 IrO2막을 사용하여 형성할 수도 있다.
상기와 같이 공정을 진행하게 되면, 고유전체막과 확산방지막이 접촉할 가능성을 완전히 배제할 수 있게 된다. 즉, 본 발명에서는 하부전극용 전도막의 하부가 하부전극용 콘택홀 내에 위치하도록 형성함으로써, 하부전극 형성을 위한 콘택의 오정렬에 의해 발생할 수 있는 문제점을 해결할 수 있다.
한편, 본 발명에서 도입된 SrRuO3막은 하부전극의 내산화성을 증대시키는 역할을 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 본 실시예에서는, 캐패시터의 유전체막으로 고유전체막을 사용하였으나, SrBi2Ta2O9(SBT), Pb(ZrxTix-1)O3(PZT)와 같은 강유전체를 사용할 때도 본 발명은 적용된다.
본 발명은 캐패시터의 누설전류를 억제하고, 유전체 특성을 향상시키는 효과가 있으며, 이로 인하여 소자의 전기적 특성 및 신뢰도를 향상시킬 수 있다.

Claims (3)

  1. 소정의 하부층상에 캐패시터 하부전극용 콘택홀이 형성된 층간절연막을 형성하는 단계;
    상기 하부전극용 콘택홀 내부에 폴리실리콘플러그, 오믹콘택층 및 확산방지막을 적층 구조로 형성하되, 상기 확산방지막이 상기 콘택홀 입구로부터 소정 깊이 아래로 리세스 되도록 하는 단계;
    상기 리세스된 확산방지막을 포함한 전면에 희생막을 형성하는 단계;
    하부전극 영역의 상기 희생막을 선택식각하되, 상기 캐패시터 하부전극용 콘택홀에 매립된 상기 확산방지막이 노출되도록 하는 단계;
    상기 하부전극 영역에 매립되면서 상기 확산방지막 상부의 리세스 공간을 매립하는 하부전극용 전도막을 형성하는 단계;
    상기 희생막을 제거하는 단계; 및
    상기 희생막 제거후에 드러난 하부전극용 전도막 상부에 유전체막 및 상부전극용 전도막을 차례로 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 형성방법.
  2. 제1항에 있어서,
    상기 하부전극용 전도막이 RuO2막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제2항에 있어서,
    상기 희생막 제거후 유전체막 형성전에,
    상기 희생막 제거후에 드러난 하부전극용 전도막 상에 SrO막을 형성하는 단계;
    400 ~ 550℃ 온도의 산소(O2) 분위기에서 급속열처리를 실시하여 상기 SrO막을 SrRuO3막으로 변형시키는 단계; 및
    상기 하부전극용 전도막을 덮도록 상기 SrRuO3막 패턴을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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