KR0165408B1 - 고유전막 캐패시터의 제조방법 - Google Patents
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Abstract
고유전막 캐패시터 제작을 위한 열처리 조건을 최적화한 캐패시터 제조방법을 개시한다. 본 발명은 트랜지스터들이 형성되어 있는 소정 기판상의 층간절연막 위에 하부전극을 형성하고, 상기 하부전극 상에 페로브스카이트(perovskite) 구조의 강유전 박막을 형성하고, 상기 강유전 박막 상에 상부전극을 형성하여 고유전막 캐패시터를 제작한 후, 상기 결과물을 질소 분위기에서 700∼800℃의 온도로 약 30분간 열처리하여 종래 기술에 비해 고유전막의 등가-산화막 환산두께를 줄여 유전특성을 개선하고 캐패시턴스를 증대시킬 수 있는 효과를 발휘한다.
Description
제1a도 내지 제1d도는 종래기술에 의한 고유전막 캐패시터의 제조방법을 각 단계별로 순차적으로 도시한 공정단면도.
제2a도 내지 제2d도는 본 발명에 의한 고유전막 캐패시터의 제도방법을 각 단계별로 순차적으로 도시한 공정단면도이다.
제3도는 종래기술과 본 발명의 열처리 조건에 따른 고유전막의 누설전류 차이를 비교 설명하기 위한 그래프.
제4도는 본 발명의 열처리 온도 변화에 따른 누설전류 특성 결과를 요약한 그래프이다.
본 발명은 고집적 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 고유전막 캐패시터 제작을 위한 열처리 조건을 최적화한 캐패시터 제조방법에 관한 것이다.
DRAM(Dynamic Random Access Memory) 장치의 집적도가 증가함에 따라, 제한된 셀 면적내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 보통 다음의 세가지로 나뉘어질 수 있다. 즉, ① 유전체막을 박막화하는 방법, ② 스토리지 노드의 입체화를 통한 캐패시터의 유료면적을 증가시키는 방법, 및 ③ 유전상수가 큰 물질을 사용하는 방법이 그것이다.
이 중, 첫 번째 방법은 유전체막의 두께를 100Å 이하로 박막화하는 경우, 파울러 노드하임(Fowler-Nordheim)전류에 의해 신뢰성이 저하되기 때문에 대용량 메모리소자에 적용하기가 어렵다는 단점이 있다.
두 번째 방법은, 3차원 구조의 캐패시터를 제조하기 위하여 공정이 복잡해지고 공정단가가 증가하게 되는 문제점을 안고 있다.
따라서, 최근에는 세 번째 방법, 즉, 페로브스카이트(perovskite) 구조의 강유전체(ferroelectric), 예컨대 PZT (PbZrTiO3)이나 BST(BaSrTiO3) 등을 유전체막으로서 사용하는 방법이 채택되고 있다. 이러한 강유전체를 사용하게 되면, 캐패시터 구조를 간단한 스택형 구조로 형성하여도 충분한 커패시턴스를 얻을 수 있으며 공정단계를 크게 줄일 수 있다.
강유전체는 기존의 산화막, 실리콘질화막, 또는 탄탈륨 펜트옥사이드(Ta2O5)막과는 달리 자발분극(spontaneous polarization) 현상을 갖고, 유전상수(dielectric constant)가 보통 수백∼1,000 정도인 물질을 말한다. 예를 들어, BST와 같은 고유전막은 유전율이 300∼800으로 실리콘 산화막에 비해 100-200배 높은 값을 갖고 있다. 이러한 강유전체를 유전막으로 사용하는 경우, 강유전체를 수백Å의 후막으로 형성하여도 등가-산화막 두께(equivalent oxide thickness)를 10Å 이하로 박막화할 수 있다.
그러므로, Gbit-급 DRAM 소자의 캐패시터 유전막으로 고유전율 재료 또는 강유전체 재료를 사용하기 위한 연구가 가속되고 있고, 실제로 이 재료들을 유전층에 사용한 제품이 출하되어 실용 가능성을 보이고 있다.
상술한 바와 같은 고유전율의 유전막을 이용하는 경우, 캐패시터의 전극을 구성하는 물질은, 『 ① 전극 위에서 페로브스카이트 구조의 형성이 가능해야 하고, ② 전극과 강유전체와의 계면에 저유전체막이 생성되지 않아야 하며, ③ 실리콘 또는 강유전체의 구성 원자들이 상호확산되는 것을 방지할 수 있어야 하며, ④ 그 패터닝이 용이해야 한다.』등의 조건들을 만족하여야 한다.
따라서, 통상 열처리 공정을 수반하여 제조되는 고유전막 캐패시터의 전극 물질로서 고유전율, 강유전체 재료와 접촉하여도 산화하지 않는 성질을 가진 백금(Pt:platinum)과 같은 비산화성 금속을 사용되고 있다.
그러나, 상기 백금과 같은 비산화성 귀금속을 전극물질로 사용하는 경우에도 열처리에 따라 유전박막 내의 특성변화, 캐패시터의 유전막과 상, 하부 전극과의 계면에서의 특성 변화가 심하게 관측되고 있는 실정이다.
또한, BST와 같은 고유전막 증착시 및/또는 증착 후 기존의 산소분위기에서의 열처리 공정을 수행하는 경우, 고유전층의 박막화 한계가 등가-산화막 환산 두께로 약 4.5Å이 되기 때문에 250 Mbit-급 이상의 DRAM 소자에 적용하기가 현실적으로 어려운 실정에 있다.
따라서, 본 발명은 이러한 기술적 배경하에서 안출된 것으로서, 그 목적은 캐패시터 형성을 위한 열처리 조건을 최적화하여 유전특성을 개선하고 캐패시턴스를 증대시킬 수 있는 고유전막 캐패시터의 제조방법을 제공하는데 있다.
상기 목적 달성을 위한 본 발명은 하기 단계를 포함하여 적어도 하나의 캐패시터를 제작하는 것을 특징으로 한다.
a) 트랜지스터들이 형성되어 있는 소정 기판상의 층간절연막 위에 하부전극을 형성하는 단계.
b) 상기 하부전극 상에 페로브스카이트(perovskite) 구조의 강유전 박막을 형성하는 단계.
c) 상기 강유전 박막 상에 상부전극을 형성하는 단계.
d) 상기 결과물을 질소 분위기에서 700∼800℃의 온도로 열처리하는 단계.
본 발명의 바람직한 실시예에 의하면, 캐패시터 형성을 위한 열처리 조건을 최적화 하여, 예를 들어, 750℃ 이하의 온도와 질소(N2) 가스 분위기 하에서 약 30분간 열처리 공정을 진행함으로써, 종래 기술에 비해 고유전막의 등가-산화막 환산두께를 줄여 유전특성을 개선하고 캐패시턴스를 증대시킨다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명한다.
제2a도∼2d도는 본 발명의 바람직한 실시예에 의한 캐패시터 제조방법을 각 단계별로 순차적으로 도시한 것으로서, 제1a도∼제1d도와 각각 대응된다.
제2a도를 참조하여, p형의 실리콘 기판(도시 안됨)에 N-웰 및 P-웰(21)을 형성한 후, 통상의 LOCOS(LOCal Oxidation) 격리 방법을 이용하여 필드산화막(22)을 형성한다. 이어, 상기 필드산화막(22)에 의해 한정된 활성영역 상에 워드라인 게이트 패턴(23)을 형성한 후, 자기-정렬 공정에 의해 소스/드레인 영역을 형성하여 트랜지스터를 만든다.
이어, 상기 트랜지스터의 소스/드레인 영역과의 접촉을 위한 폴리실리콘 패드(25)를 형성한 후, 유동성이 우수한 BPSG(Borophosphorus Silica Glass)를 증착하여 제1평탄화층(24)을 형성한다. 비트라인을 형성한 다음, 역시 BPSG를 피복하여 제2평탄화층(도시 안됨)을 형성한다. 통상의 사진식각 공정을 이용하여 매몰 콘택트(Buried Contact) 부위를 개구한 후, 상기 사진식각 공정에 사용된 감광막 패턴을 애싱(ashing) 및 황산 스트립 공정으로 제거한다. 상기 개구된 매몰 콘택트의 양측면에 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 질화막(Si3N4)을 약 300Å 정도의 두께로 도포한 후, 이방성 건식식각 방식으로 상기 질화막을 에치-백하여 스페이서(26)를 형성한다.
연이어, 100:1 HF 공정으로 자연산화막을 제거한 후, LPCVD 방식으로 n-형 불순물이 첨가된 폴리실리콘을 약 3000Å 증착한 다음, 에치-백하여 상기 패드(25)에 접속된 플러그(27)를 형성한다.
상기 결과물 상에 비산화성 금속인 백금(Pt)을 증착한 후, 스토리지 노드가 형성될 부위를 남기고 패터닝하여 하부전극(29)을 형성한다. 이때, 상기 하부전극(29)의 부착력 강화 및 하지막과의 상호 확산을 방지하기 위한 목적으로, 상기 제2평탄화층과 상기 하부전극(29)과의 계면에 500Å 두께의 Ti, TiN 또는 Ta으로 이루어진 장벽층(28)을 형성하는 단계를 부가하는 것이 바람직하다.
또한, 상기 하부전극(29)의 구성물질인 백금(Pt) 대신에, 500∼3000Å 두께의 Ru, RuO2, Ir, 및 IrO2으로 이루어진 일군의 그룹 가운데 어느 하나의 비산화성 금속을 사용할 수도 있다.
제2b도를 참조하여, 상기 공정을 통하여 스토리지 노드 패턴인 하부전극(29)이 형성된 결과물 전면에 고유전율을 갖는 페로브스카이트(perovskite) 구조의 강유전 박막(30), 예를 들어 (Ba, Sr)TiO3(BST)를 600∼660℃ 에서의 스퍼터링 증착방법에 의해 200∼500Å 두께로 증착한다. 이때, 상기 강유전 박막(30)으로 (Ba, Sr)TiO3(BST) 대신에, SrTiO3(STO), (Pb, Zr)TiO3(PTZ) 또는 PLZT와 같은 강유전체를 사용할 수 있다.
제2c도를 참조하여, 백금(Pt)을 약 1000Å 정도의 두께로 증착한 후 통상의 사진식각 공정을 이용하여 플레이트 전극 패턴이 형성될 부위를 남기고 제거하여 상부전극(40)을 형성한다. 이때에도 역시, 상기 상부전극(40)으로 백금(Pt) 대신에 Ru, RuO2, Ir, IrO2, TiN, 또는 A1을 사용할 수 있다.
제2d도는 본 발명에 의한 열처리 공정을 나타낸다.
즉, 질소(N2) 가스 분위기에서 약 750℃ 이하의 온도로 약 30분간 열처리 공정을 수행하여 고유전막 캐패시터의 제작을 완료한다. 참고적으로, 종래의 열처리 공정조건은 제1d도를 참조하여, 산소(O2) 가스 분위기에서 약 350∼400℃의 온도로 수행된다.
본 발명에 의한 효과는 하기의 그래프들에 의해 보다 명확해질 것이다. 제3도는 종래기술과 본 발명에 의한 열처리 조건에 따라 제작된 고유전막의 누설전류(leakage current) 특성을 비교, 분석한 결과를 요약한 그래프를 나타낸다.
시료로 사용된 고유전 박막(30)은 640℃의 온도에서 200Å의 두께로 동일 조건에서 증착된 BST를 사용하였으며, 채워진 써클(filled circle)로 표시된 선은 750℃의 산소분위기에서 열처리된 시료의 누설전류를, 비워진 써클(blanked circle)로 표시된 선은 동일 온도의 질소분위기에서 열처리된 시료의 누설전류 특성을 각각 나타낸 것이다. 상기 그래프에서 쉽게 알 수 있는 바와같이, 본 발명에 의한 열처리 조건에 의해 누설전류가 상당히 개선됨을 알 수 있다.
제4도는 본 발명에 의한 열처리 조건 가운데 온도 변화에 따른 누설전류 특성 결과를 요약한 그래프를 나타내고 있다. 제4도의 그래프에서, W로 표기된 얇은 실선은 550℃의 온도 조건을, X로 표기된 얇은 점선은 650℃의 온도 조건을, Y로 표기된 굵은 실선은 750℃의 온도 조건을, Z로 표기된 굵은 점선은 850℃의 온도 조건을 각각 나타낸다.
제4도의 그래프에 도시된 바와같이, 열처리 온도가 증가할수록 누설전류는 점차 감소되지만, 750℃ 이상의 온도에서는 오히려 누설전류 특성이 약화됨을 알 수 있다. 따라서, 최적의 온도 조건으로 750℃의 온도가 가장 바람직함을 알 수 있었다.
이와 같이 적정화된 본 발명의 열처리 조건으로 열처리 공정을 수행한 후의 등가-산화막 환산두께를 측정한 결과, BST 유전박막의 물리적 두께가 약 200Å인 경우, 2.4Å 정도가 되어, 종래의 O2분위기에서 열처리 공정을 수행한 것에 비해, 상당한 캐패시턴스의 증가를 기대할 수 있다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
Claims (6)
- 고집적 반도체장치의 고유전막 캐패시터 제조 방법에 있어서, 트랜지스터들이 형성되어 있는 소정 기판상의 층간절연막 위에 하부전극을 형성하는 단계; 상기 하부전극 상에 페로브스카이트(perovskite)구조의 강유전 박막을 형성하는 단계; 상기 강유전 박막 상에 상부전극을 형성하는 단계; 및 상기 결과물을 질소와 아르곤 등과 같은 비산화성 분위기에서 700∼800℃의 온도로 열처리하는 단계를 구비하는 것을 특징으로 하는 고유전막 캐패시터 제조방법.
- 제1항에 있어서, 상기 하부전극의 부착력 향상 및 하지막과의 상호 확산을 방지하기 위하여, 상기 층간절연막과 상기 하부전극과의 계면에 Ti, TiN 또는 Ta으로 이루어진 장벽층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 고유전막 캐패시터의 제조 방법.
- 제1항에 있어서, 상기 하부전극의 구성물질로서, 500∼3000Å 두께의 Pt, Ru, Ir, 및 IrO2으로 이루어진 일군의 그룹 가운데 어느 하나의 비산화성 금속을 사용하는 것을 특징으로 하는 고유전막 캐패시터 제조 방법.
- 제1항에 있어서, 상기 페로브스카이트(perovskite) 구조의 강유전 박막으로 BST, STO, PZT 및 PLZT중의 어느 하나를 사용하는 것을 특징으로 하는 고유전막 캐패시터의 제조 방법.
- 제1항 및 제4항중의 어느 한 항에 있어서, 상기 강유전 박막이 600∼660℃ 에서의 스퍼터링 증착방법에 의해 200∼500Å 두께로 증착되는 것을 특징으로 하는 고유전막 캐패시터 제조 방법.
- 제1항에 있어서, 상기 열처리 시간이 30분인 것을 특징으로 하는 고유전막 캐패시터 제조 방법.
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| KR20000025577A (ko) * | 1998-10-13 | 2000-05-06 | 윤종용 | 질소 분위기 열처리에 의한 pzt 캐패시터의 제조 방법 |
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1995
- 1995-07-11 KR KR1019950020393A patent/KR0165408B1/ko not_active IP Right Cessation
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| KR20000025577A (ko) * | 1998-10-13 | 2000-05-06 | 윤종용 | 질소 분위기 열처리에 의한 pzt 캐패시터의 제조 방법 |
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| KR970008551A (ko) | 1997-02-24 |
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